CN110413580A - 针对fpga配置码流的压缩方法、系统、装置 - Google Patents
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Abstract
本发明属于压缩算法技术领域，具体涉及了一种针对FPGA配置码流的压缩方法、系统、装置，旨在解决传统FPGA的压缩算法压缩比不够高、电路开销大的问题。本发明方法包括：依次判断获取的FPGA配置码流的比特文件的预设位数的比特数据，若不均为0，将数据压缩为m；若均为0且连续次数小于设定阈值，将数据压缩为p；若均为0且连续次数等于设定阈值，将数据压缩为q。本发明针对FPGA配置码流的特点进行设计，压缩比方面的得到较大的提升，相比于传统的算法，本发明方法提高了14％‑30％的压缩比，另外，本发明压缩算法结构简单、电路开销小。
Description
技术领域
本发明属于压缩算法技术领域，具体涉及了一种针对FPGA配置码流的压缩方法、系统、装置。
背景技术
FPGA是由其对应的配置码流进行配置的，而FPGA内部资源越多，其所需要的配置码流信息越多，存储配置码流信息所需的外部存储空间就越大。目前有些FPGA的配置码流信息多达几十MB，需要占用大量的容量有限的外部存储空间。因此，需要采用压缩算法对FPGA配置码流进行压缩，从而达到减少FPGA配码所占用的存储空间的目的。
目前，有一些诸如LZ77、RLE编码、bitmask编码等传统的压缩算法被应用到对FPGA配置码流的压缩上，但是这些传统压缩算法的压缩效果均不够理想：压缩比不够高或电路开销较大。
发明内容
为了解决现有技术中的上述问题，即传统压缩算法压缩比不够高、电路开销大的问题，本发明提供了一种针对FPGA配置码流的压缩方法，该压缩方法包括：
步骤S10，获取FPGA配置码流的比特文件作为待压缩文件；
步骤S20，依次判断所述待压缩文件第一预设位数的比特数据是否均为0，若为否，则将数据压缩为m，令k＝0；若为是，则k＝k+1；k为初始值为0的自然数；
步骤S30，判断k是否等于第二预设阈值，若为否，则依据预设数据压缩列表将数据压缩为p；若为是，则将k置0，并删除最新压缩的2k-2位比特数据，根据预设数据压缩列表将数据压缩为q；
步骤S40，判断所述待压缩文件是否压缩完毕，若为是，则输出压缩文件；若为否，则跳转步骤S20。
在一些优选的实施例中，步骤S20中“将数据压缩为m”，其方法为：
设定第一预设位数为x，且x＝2N，N为正整数；设定数据压缩后首位为i，其余编码为a；
其中，i为预设数据压缩列表中对应的1bit或2bit的二进制数，a为(log2x)bit的二进制数。
在一些优选的实施例中，所述预设数据压缩列表为：
(i,p,q)∈{(0,10,11),(0,11,10),(1,00,01),(1,01,00),(10,0,11),(11,0,10),(00,1,01),(01,1,00),(10,11,0),(11,10,0),(00,01,1),(01,00,1)}；
其中，i为第一预设位数的比特数据不均为0时，数据压缩后首位；p为第一预设位数的比特数据均为0且连续次数小于第二预设阈值时，数据压缩结果；q为第一预设位数的比特数据均为0且连续次数等于第二预设阈值时，数据压缩结果。
在一些优选的实施例中，所述数据m长度为：
(log2x+1)bit或(log2x+2)bit。
本发明的另一方面，提出了一种针对FPGA配置码流的压缩系统，该压缩系统包括获取模块、压缩模块、输出模块；
所述获取模块，配置为获取FPGA配置码流的比特文件作为待压缩文件；
所述压缩模块，配置为根据不同的条件按照预设的列表压缩数据，获取压缩文件；
所述输出模块，配置为输出获取的压缩文件。
在一些优选的实施例中，所述压缩模块包括数据判别模块、次数判别模块、计数模块、压缩数据列表模块；
所述数据判别模块，配置为用于判别获取的第一预设位数的比特数据是否均为0，根据判别结果选择压缩数据列表模块中相应压缩数据；
所述次数判别模块，配置为判别获取的第一预设位数的比特数据均为0的连续次数，根据判别结果选择压缩数据列表模块中相应压缩数据；
所述计数模块，配置为记录连续第一预设位数的比特数据均为0的次数；
所述压缩数据列表模块，配置为存储数据在不同条件下的压缩数据列表。
本发明的第三方面，提出了一种存储装置，其中存储有多条程序，所述程序适于由处理器加载并执行以实现上述的针对FPGA配置码流的压缩方法。
本发明的第四方面，提出了一种处理装置，包括处理器、存储装置；所述处理器，适于执行各条程序；所述存储装置，适于存储多条程序；所述程序适于由处理器加载并执行以实现上述的针对FPGA配置码流的压缩方法。
本发明的有益效果：
(1)本发明针对FPGA配置码流的压缩方法，针对FPGA配置码流的特点进行设计，在压缩比方面的得到较好的效果。相比于传统算法，本发明提出的压缩算法能将压缩比提高14％到30％。
(2)本发明针对FPGA配置码流的压缩方法，结构简单、对应的电路开销小。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是本发明针对FPGA配置码流的压缩方法的流程示意图；
图2是本发明针对FPGA配置码流的压缩方法的编码方法示意图；
图3是本发明针对FPGA配置码流的压缩方法一种实施例的设定x＝8,k＝16,(i,p,q)＝(1,00,01)时压缩算法的编码示意图；
图4是本发明针对FPGA配置码流的压缩方法一种实施例的与LZ77压缩算法压缩文件大小对比图；
图5是本发明针对FPGA配置码流的压缩方法一种实施例的与LZ77压缩算法压缩比大小对比图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
本发明的一种针对FPGA配置码流的压缩方法，包括：
步骤S10，获取FPGA配置码流的比特文件作为待压缩文件；
步骤S20，依次判断所述待压缩文件第一预设位数的比特数据是否均为0，若为否，则将数据压缩为m，令k＝0；若为是，则k＝k+1；k为初始值为0的自然数；
步骤S30，判断k是否等于第二预设阈值，若为否，则依据预设数据压缩列表将数据压缩为p；若为是，则将k置0，并删除最新压缩的2k-2位比特数据，根据预设数据压缩列表将数据压缩为q；
步骤S40，判断所述待压缩文件是否压缩完毕，若为是，则输出压缩文件；若为否，则跳转步骤S20。
为了更清晰地对本发明针对FPGA配置码流的压缩方法进行说明，下面结合图1对本发明方法实施例中各步骤展开详述。
本发明一种实施例的针对FPGA配置码流的压缩方法，包括步骤S10-步骤S40，各步骤详细描述如下：
步骤S10，获取FPGA配置码流的比特文件作为待压缩文件。
FPGA配置码流有一个重要的特性：在由0和1组成的码流文件中，0的个数往往能占到总数的90％以上。而当一个设计电路的规模较小或所选用的FPGA内部资源相对较多时，这个特性会更加显著，0的个数甚至在99％以上。
步骤S20，依次判断所述待压缩文件第一预设位数的比特数据是否均为0，若为否，则将数据压缩为m，令k＝0；若为是，则k＝k+1；k为初始值为0的自然数。
待压缩文件第一预设位数的比特数据不均为0，将数据压缩为m：
设定第一预设位数为x，且x＝2N，N为正整数；设定数据压缩后首位为i，其余编码为a；
其中，i为预设数据压缩列表中对应的1bit或2bit的二进制数，a为(log2x)bit的二进制数。
数据m长度为：
(log2x+1)bit或(log2x+2)bit。
步骤S30，判断k是否等于第二预设阈值，若为否，则依据预设数据压缩列表将数据压缩为p；若为是，则将k置0，并删除最新压缩的2k-2位比特数据，根据预设数据压缩列表将数据压缩为q。
预设数据压缩列表为：
(i,p,q)∈{(0,10,11),(0,11,10),(1,00,01),(1,01,00),(10,0,11),(11,0,10),(00,1,01),(01,1,00),(10,11,0),(11,10,0),(00,01,1),(01,00,1)}；
其中，i为第一预设位数的比特数据不均为0时，数据压缩后首位；p为第一预设位数的比特数据均为0且连续次数小于第二预设阈值时，数据压缩结果；q为第一预设位数的比特数据均为0且连续次数等于第二预设阈值时，数据压缩结果。
步骤S40，判断所述待压缩文件是否压缩完毕，若为是，则输出压缩文件；若为否，则跳转步骤S20。
如图2所示，为本发明针对FPGA配置码流的压缩方法的编码方法示意图，当连续的x位比特数据不全为0时，将数据编码为m，m的首位为1(或2)bit数据i，后几位为a，a的长度为(log2x)bit；当连续的x位比特数据全为0且次数小于k时，将数据编码为2(或1)bit的数据p；当连续的x位比特数据全为0且次数等于k时，将数据编码为2(或1)bit的数据q。
本发明一个实例中，第一预设位数x为8，第二预设阈值k为16，(i,p,q)＝(1,00,01)。此时数据压缩编码如图3所示，当连续的8位比特数据不全为0时，将数据编码为m，m的首位为1bit数据1，后几位为a，a的长度为3bit；当连续的8位比特数据全为0且次数小于16时，将数据编码为2bit的数据00；当连续的8位比特数据全为0且次数等于16时，将数据编码为2bit的数据01。
此时待压缩文件的压缩过程为：
步骤1，依次输入8bit数据并判断是否8bit数据中所有位数据均为0，若为否，则将输入的8bit数据压缩为首位为1bit长度的1，后面为3bit长度的a，并将k置0；若为是，则令k＝k+1，k为初始值为0的自然数。
步骤2，判断k是否等于16，若为否，则将输入的8bit数据数据压缩为00；若为是，则将k置0，并删除最新压缩的30bit数据，将输入的8bit数据压缩为01。
步骤3，判断文件是否压缩完毕，若为是，则输出压缩文件；若为否，则跳转步骤1。
如此依次获取数据压缩，将连续的8×16＝128位连续的0压缩为01，连续的8位0压缩为00，贴合FPGA文件特点，压缩比高、结构简单。
本发明还可以在牺牲一定压缩比的情况下，进一步简化算法：
以一次处理8bit数据为例，判断是否8bit数据中所有位数据均为0，若为否，则将输入的8bit数据压缩为首位为1bit长度的1，后面为3bit长度的a；若为是，则将输入的8bit数据压缩为00，如此循环直至文件中所有数据压缩完毕。
本发明相较于传统算法LZ77，压缩后的文件更小，压缩比更大。如图4所示，为本发明针对FPGA配置码流的压缩方法一种实施例的与LZ77压缩算法压缩文件大小对比图，横坐标代表压缩的比特文件，bgm、lu8peeng、paj_boundtop、rle_blobmerging、sha1、sv_ship0、sv_ship1分别为比特文件的文件名，纵坐标为文件压缩后的大小，深灰色柱代表采用LZ77算法压缩文件，浅灰色柱代表采用本发明方法压缩文件。从图4中可看出，本发明方法压缩后的文件更小。如图5所示，为本发明针对FPGA配置码流的压缩方法一种实施例的与LZ77压缩算法压缩比大小对比图，横坐标代表压缩的比特文件，bgm、lu8peeng、paj_boundtop、rle_blobmerging、sha1、sv_ship0、sv_ship1分别为比特文件的文件名，纵坐标代表压缩比，菱形点折线代表本发明压缩比，方形点折线代表LZ77算法压缩比。从图5中可看出，本发明方法的压缩比更高。综上所述，本发明算法相较于传统LZ77算法，针对FPGA配置码流文件的特点，压缩后文件更小、压缩比更大，更适用于FPGA配置码流的比特文件压缩。
本发明第二实施例的针对FPGA配置码流的压缩系统，该压缩系统包括获取模块、压缩模块、输出模块；
所述获取模块，配置为获取FPGA配置码流的比特文件作为待压缩文件；
所述压缩模块，配置为根据不同的条件按照预设的列表压缩数据，获取压缩文件；
所述输出模块，配置为输出获取的压缩文件。
其中，压缩模块包括数据判别模块、次数判别模块、计数模块、压缩数据列表模块；
所述数据判别模块，配置为用于判别获取的第一预设位数的比特数据是否均为0，根据判别结果选择压缩数据列表模块中相应压缩数据；
所述次数判别模块，配置为判别获取的第一预设位数的比特数据均为0的连续次数，根据判别结果选择压缩数据列表模块中相应压缩数据；
所述计数模块，配置为记录连续第一预设位数的比特数据均为0的次数；
所属技术领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统的具体工作过程及有关说明，可以参考前述方法实施例中的对应过程，在此不再赘述。
需要说明的是，上述实施例提供的针对FPGA配置码流的压缩系统，仅以上述各功能模块的划分进行举例说明，在实际应用中，可以根据需要而将上述功能分配由不同的功能模块来完成，即将本发明实施例中的模块或者步骤再分解或者组合，例如，上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块，以完成以上描述的全部或者部分功能。对于本发明实施例中涉及的模块、步骤的名称，仅仅是为了区分各个模块或者步骤，不视为对本发明的不当限定。
本发明第三实施例的一种存储装置，其中存储有多条程序，所述程序适于由处理器加载并执行以实现上述的针对FPGA配置码流的压缩方法。
本发明第四实施例的一种处理装置，包括处理器、存储装置；处理器，适于执行各条程序；存储装置，适于存储多条程序；所述程序适于由处理器加载并执行以实现上述的针对FPGA配置码流的压缩方法。
所属技术领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的存储装置、处理装置的具体工作过程及有关说明，可以参考前述方法实施例中的对应过程，在此不再赘述。
本领域技术人员应该能够意识到，结合本文中所公开的实施例描述的各示例的模块、方法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，软件模块、方法步骤对应的程序可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。为了清楚地说明电子硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以电子硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
术语“第一”、“第二”等是用于区别类似的对象，而不是用于描述或表示特定的顺序或先后次序。
术语“包括”或者任何其它类似用语旨在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备/装置不仅包括那些要素，而且还包括没有明确列出的其它要素，或者还包括这些过程、方法、物品或者设备/装置所固有的要素。
至此，已经结合附图所示的优选实施方式描述了本发明的技术方案，但是，本领域技术人员容易理解的是，本发明的保护范围显然不局限于这些具体实施方式。在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征作出等同的更改或替换，这些更改或替换之后的技术方案都将落入本发明的保护范围之内。
Claims (8)
1.一种针对FPGA配置码流的压缩方法，其特征在于，该压缩方法包括：
步骤S10，获取FPGA配置码流的比特文件作为待压缩文件；
步骤S20，依次判断所述待压缩文件第一预设位数的比特数据是否均为0，若为否，则将数据压缩为m，令k＝0；若为是，则k＝k+1；k为初始值为0的自然数；
步骤S30，判断k是否等于第二预设阈值，若为否，则依据预设数据压缩列表将数据压缩为p；若为是，则将k置0，并删除最新压缩的2k-2位比特数据，根据预设数据压缩列表将数据压缩为q；
步骤S40，判断所述待压缩文件是否压缩完毕，若为是，则输出压缩文件；若为否，则跳转步骤S20。
2.根据权利要求1所述的针对FPGA配置码流的压缩方法，其特征在于，步骤S20中“将数据压缩为m”，其方法为：
设定第一预设位数为x，且x＝2N，N为正整数；设定数据压缩后首位为i，其余编码为a；
其中，i为预设数据压缩列表中对应的1bit或2bit的二进制数，a为(log2x)bit的二进制数。
3.根据权利要求1或2所述的针对FPGA配置码流的压缩方法，其特征在于，所述预设数据压缩列表为：
(i,p,q)∈{(0,10,11),(0,11,10),(1,00,01),(1,01,00),(10,0,11),(11,0,10),(00,1,01),(01,1,00),(10,11,0),(11,10,0),(00,01,1),(01,00,1)}；
其中，i为第一预设位数的比特数据不均为0时，数据压缩后首位；p为第一预设位数的比特数据均为0且连续次数小于第二预设阈值时，数据压缩结果；q为第一预设位数的比特数据均为0且连续次数等于第二预设阈值时，数据压缩结果。
4.根据权利要求2所述的针对FPGA配置码流的压缩方法，其特征在于，所述数据m长度为：
(log2x+1)bit或(log2x+2)bit。
5.一种针对FPGA配置码流的压缩系统，其特征在于，该压缩系统包括获取模块、压缩模块、输出模块；
所述获取模块，配置为获取FPGA配置码流的比特文件作为待压缩文件；
所述压缩模块，配置为根据不同的条件按照预设的列表压缩数据，获取压缩文件；
所述输出模块，配置为输出获取的压缩文件。
6.根据权利要求5所述的针对FPGA配置码流的压缩系统，其特征在于，所述压缩模块包括数据判别模块、次数判别模块、计数模块、压缩数据列表模块；
所述数据判别模块，配置为用于判别获取的第一预设位数的比特数据是否均为0，根据判别结果选择压缩数据列表模块中相应压缩数据；
所述次数判别模块，配置为判别获取的第一预设位数的比特数据均为0的连续次数，根据判别结果选择压缩数据列表模块中相应压缩数据；
所述计数模块，配置为记录连续第一预设位数的比特数据均为0的次数；
所述压缩数据列表模块，配置为存储数据在不同条件下的压缩数据列表。
7.一种存储装置，其中存储有多条程序，其特征在于，所述程序适于由处理器加载并执行以实现权利要求1-4任一项所述的针对FPGA配置码流的压缩方法。
8.一种处理装置，包括
处理器，适于执行各条程序；以及
存储装置，适于存储多条程序；
其特征在于，所述程序适于由处理器加载并执行以实现：
权利要求1-4任一项所述的针对FPGA配置码流的压缩方法。
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