CN109933467A - 存储器系统及其操作方法 - Google Patents

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Abstract

本公开涉及一种存储器系统，其包括：非易失性存储器装置，其包括多个存储块和多个备用块；以及存储器控制器，其控制非易失性存储器装置。非易失性存储器装置可将备用信息存储到存储块或备用块中的任何一个块。当从存储块中检测到坏块时，非易失性存储器装置根据备用信息利用备用块中的任何一个替换坏块。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2017年12月18日提交的申请号为10-2017-0174467的韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种存储器系统和一种存储器系统的操作方法，且更特别地，涉及一种能够利用正常块替换在存储器系统的操作期间产生的坏块的存储器系统以及一种存储器系统的操作方法。
背景技术
存储器系统可包括：存储数据的多个存储器装置；以及设置为执行主机和存储器装置之间的通信的存储器控制器。
存储器装置中的每一个可包括多个平面。平面中的每一个可包括多个存储块。
为了更有效地管理存储器装置，已经提出了以超级块的方式来整理存储块的存储器系统，超级块中的每一个由两个或更多个存储块形成。这种存储器系统可以超级块为单位来操作存储器装置。
发明内容
本公开的各个实施例涉及一种能够容易地利用正常块替换在存储器系统的操作期间产生的坏块的存储器系统以及一种存储器系统的操作方法。
本公开的实施例提供了一种存储器系统，其包括：非易失性存储器装置，其包括多个存储块和多个备用块；以及存储器控制器，其控制非易失性存储器装置。非易失性存储器装置可将备用信息存储到存储块或备用块中的任何一个块。当从存储块中检测到坏块时，非易失性存储器装置可根据备用信息利用备用块中的任何一个来替换坏块。
本公开的实施例提供了一种存储器系统的操作方法，其包括：将执行各种操作的存储块与不执行操作的备用块分离；将备用块中的任何一个块指定为起始队列地址；以及当从存储块中检测到坏块时，利用被指定为起始队列地址的备用块来替换坏块。
本公开的实施例提供了一种存储器系统，其包括：多个路；以及存储器控制器，其控制路。路的备用信息可存储在一些路中。当从包括在路中的存储块中检测到坏块时，路可根据备用信息利用包括在路中的备用块来替换坏块，并且将替换的备用块的映射信息传输到存储器控制器。存储器控制器可根据备用信息将待更新的映射信息存储到缓冲存储器。
本公开的实施例提供了一种存储器系统，其包括：存储器装置，其包括一个或多个存储器平面，存储器平面中的每一个具有第一存储块组和第二存储块组；以及控制器，其控制存储器装置以根据第二存储块组中的空存储块的地址信息，在每一个平面中利用第二存储块组中的空存储块来替换第一存储块组中的坏存储块，其中地址信息包括分别表示用于替换的第一空存储块和用于替换的最后空存储块的地址的指针，并且其中控制器在每次替换时更新地址信息。
附图说明
图1是示出根据本公开的实施例的可操作地联接到主机的存储器系统的示图。
图2是示出图1所示的存储器系统中采用的存储器控制器的示例的示图。
图3是示出根据本公开的实施例的存储器系统的示图。
图4是示出图1所示的非易失性存储器装置的示例的示图。
图5是示出图4所示的非易失性存储器装置中采用的存储块的示例的示图。
图6是示出根据本公开的实施例的超级块的布置的示图。
图7是示出根据本公开的实施例的超级块组和备用块组的布置的示图。
图8是示出根据本公开的实施例的设置起始队列地址和结束队列地址的方法的示图。
图9是详细示出根据本公开的实施例的利用正常块替换坏块的方法的示图。
图10是示出根据本公开的实施例的管理备用信息的方法的示图。
图11是示出根据本公开的实施例的管理备用信息的方法的示图。
图12是示出根据本公开的实施例的存储器系统的操作方法的流程图。
图13是示出包括图2所示的存储器控制器的存储器系统的示例的示图。
图14是示出包括图2所示的存储器控制器的存储器系统的示例的示图。
图15是示出包括图2所示的存储器控制器的存储器系统的示例的示图。
图16是示出包括图2所示的存储器控制器的存储器系统的示例的示图。
具体实施方式
现将参照附图在下文中更全面地描述本发明的公开的示例性实施例；然而，应当注意的是，本发明可以不同的形式来实施，并且不应被解释为限于在此阐述的实施例。相反地，提供这些实施例以便使本公开彻底且充分，并且将示例性实施例的范围全面地传达给本领域的技术人员。
在附图中，为了说明清楚，可以夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
在下文中，将参照附图描述实施例。在本文中参考横截面图来描述实施例，其中横截面图为实施例(和中间结构)的示意图。这样，将预期到由于例如制造技术和/或容差而导致的图示形状的变化。因此，实施例不应被解释为限于在本文中所示的区域的特定形状，而是可包括例如由制造引起的形状偏差。在附图中，为清楚起见，可以夸大层和区域的长度和大小。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可用于描述各个部件，但其不应限制各个部件。这些术语仅用于将部件与其它部件区分开。例如，在不脱离本公开的实质和范围的情况下，第一部件可被称为第二部件，并且第二部件可被称为第一部件等。此外，“和/或”可包括所提及的部件中的任何一个或其组合。
此外，只要在句中没有特别提及，则单数形式可包括复数形式。此外，在说明书中可交换地使用“包括/包含”或“包括有/包含有”以表示可能存在或添加一个或多个部件、步骤、操作和元件。
此外，除非另有定义，否则本说明书中使用的包括技术术语和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。通常使用的字典中定义的术语应被解释为具有与在相关技术的背景下解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则其不应被解释为具有理想化或过于正式的含义。
还应注意的是，在本说明书中，“连接/联接”指一个部件不仅直接地联接另一部件，而且还通过中间部件间接地联接另一部件。另一方面，“直接连接/直接联接”指一个部件直接地联接另一部件而没有中间部件。
图1是示出根据本公开的实施例的存储器系统1000的示图。
参照图1，存储器系统1000可包括：非易失性存储器装置1100，其即使在电源关闭时也保留所存储的数据；缓冲存储器装置1300，其临时存储数据；以及存储器控制器1200，其在主机2000的控制下控制非易失性存储器装置1100和缓冲存储器装置1300，主机2000可操作地联接到存储器系统1000。
主机2000可使用诸如以下的各种通信方法中的至少一种来与存储器系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)。
存储器控制器1200可控制存储器系统1000的全部操作，并且控制主机2000与非易失性存储器装置1100之间的数据交换。例如，存储器控制器1200可响应于主机2000的请求来控制非易失性存储器装置1100编程或读取数据。此外，存储器控制器1200可存储与包括在非易失性存储器装置1100中的主存储块和子存储块有关的信息，并且可根据为编程操作而加载的数据量，可使非易失性存储器装置1100选择对主存储块或子存储块执行编程操作。在实施例中，非易失性存储器装置1100可以是或包括闪速存储器。
存储器控制器1200可控制主机2000与缓冲存储器装置1300之间的数据交换，或者将用于控制非易失性存储器装置1100的系统数据临时存储在缓冲存储器装置1300中。缓冲存储器装置1300可用作存储器控制器1200的操作存储器、高速缓冲存储器或缓冲存储器。缓冲存储器装置1300可存储待由存储器控制器1200执行的代码和命令。缓冲存储器装置1300可存储待由存储器控制器1200处理的数据。
存储器控制器1200可将从主机2000输入的数据临时存储到缓冲存储器装置1300，然后将临时存储在缓冲存储器装置1300中的数据传输到非易失性存储器装置1100并将其存储在非易失性存储器装置1100中。此外，存储器控制器1200可从主机2000接收数据和逻辑地址，并且将该逻辑地址转换成物理地址，其中物理地址表示非易失性存储器装置1100中的、数据待被实际存储的区域。存储器控制器1200可将逻辑到物理地址映射表存储在缓冲存储器装置1300中，其中逻辑到物理地址映射表表示逻辑地址与物理地址之间的映射关系。
在实施例中，缓冲存储器装置1300可以是或包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4SDRAM、低功耗双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)。
图2是示出图1的存储器控制器1200的示例的示图。
参照图2，存储器控制器1200可包括处理器710、存储器缓冲器720、错误校正码(ECC)电路730、主机接口740、缓冲器控制电路750、非易失性存储器装置接口760、数据随机化发生器770、缓冲存储器装置接口780和总线790。
总线790可提供存储器控制器1200的部件之间的通道。
处理器710可控制存储器控制器1200的全部操作并且执行逻辑操作。处理器710可通过主机接口740与外部主机2000通信，并且通过非易失性存储器装置接口760与非易失性存储器装置1100通信。此外，处理器710可通过缓冲存储器装置接口780与缓冲存储器装置1300通信。处理器710可通过缓冲器控制电路750来控制存储器缓冲器720。处理器710可使用存储器缓冲器720作为操作存储器、高速缓冲存储器或缓冲存储器来控制存储器系统1000的操作。
处理器710可根据多队列操作对从主机2000输入的多个命令进行排队。然后，处理器710可依次将排队的命令传输到非易失性存储器装置1100。
存储器缓冲器720可用作处理器710的操作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器720可存储待由处理器710执行的代码和命令。存储器缓冲器720可存储待由处理器710处理的数据。存储器缓冲器720可以是或包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路730可执行错误校正。ECC电路730可基于待通过非易失性存储器装置接口760而被写入在非易失性存储器装置1100中的数据来执行ECC编码。经ECC编码的数据可通过非易失性存储器装置接口760传输到非易失性存储器装置1100。ECC电路730可对通过非易失性存储器装置接口760从非易失性存储器装置1100接收的数据执行ECC解码。在实施例中，(未示出)ECC电路730可作为非易失性存储器装置接口760的部件被包括在非易失性存储器装置接口760中。
主机接口740可在处理器710的控制下与外部主机2000进行通信。主机接口740可使用诸如以下的各种通信方式中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)。
缓冲器控制电路750可在处理器710的控制下控制存储器缓冲器720。
非易失性存储器装置接口760可在处理器710的控制下与非易失性存储器装置1100通信。非易失性存储器装置接口760可通过通道与非易失性存储器装置1100通信命令、地址和数据。
在实施例中，存储器控制器1200可不包括存储器缓冲器720或缓冲器控制电路750。例如，在这种实施例中，处理器710可从设置在存储器控制器1200中的非易失性存储器装置(例如，只读存储器)加载代码以控制存储器控制器1200的操作。或者，处理器710可通过非易失性存储器装置接口760从非易失性存储器装置1100加载代码。
数据随机化发生器770可将数据进行随机化或将被随机化的数据去随机化。数据随机化发生器770可对待通过非易失性存储器装置接口760而被写入在非易失性存储器装置1100中的数据执行数据随机化操作。被随机化的数据可通过非易失性存储器装置接口760传输到非易失性存储器装置1100。数据随机化发生器770可对通过非易失性存储器装置接口760而从非易失性存储器装置1100接收的数据执行数据去随机化操作。例如，数据随机化发生器770可作为非易失性存储器装置接口760的部件被包括在非易失性存储器装置接口760中。
例如，存储器控制器1200的总线790可被分为控制总线和数据总线。数据总线可在存储器控制器1200中传输数据。控制总线可在存储器控制器1200中传输诸如命令和地址的控制信息。数据总线和控制总线可彼此分离，并且可既不互相干扰也不互相影响。数据总线可联接到主机接口740、缓冲器控制器750、ECC电路730、非易失性存储器装置接口760和缓冲存储器装置接口780。控制总线可联接到主机接口740、处理器710、缓冲器控制电路750、非易失性存储器装置接口760和缓冲存储器装置接口780。
缓冲存储器装置接口780可在处理器710的控制下与缓冲存储器装置1300通信。缓冲存储器装置接口780可通过通道与缓冲存储器装置1300通信命令、地址和数据。
图3是示出根据本公开的实施例的存储器系统1000的示例的示图。
参照图3，存储器控制器1200可通过通道CH1至CHk与非易失性存储器装置1100通信。存储器控制器1200可包括多个通道接口1201。通道CH1至CHk中的每一个可联接到通道接口1201中相应的一个通道接口。例如，第一通道CH1可联接到第一通道接口1201，第二通道CH2可联接到第二通道接口1201，并且第k通道CHk可联接到第k通道接口1201。通道CH1至CHk中的每一个可联接到一个或多个非易失性存储器装置1100。联接到不同通道的非易失性存储器装置1100可彼此独立地操作。例如，联接到第一通道CH1的非易失性存储器装置1100和联接到第二通道CH2的非易失性存储器装置1100可彼此独立地进行操作。例如，存储器控制器1200可通过第一通道CH1与联接到第一通道CH1的非易失性存储器装置1100通信数据或命令，并且并行地，可通过第二通道CH2与联接到第二通道CH2的非易失性存储器装置1100通信数据或命令。
通道CH1至CHk中的每一个可联接到多个非易失性存储器装置1100。非易失性存储器装置1100可通过各个不同的路来联接到每一个通道。例如，N个非易失性存储器装置1100可联接到每一个通道，并且每一个非易失性存储器装置1100可形成不同的路。例如，第一至第N非易失性存储器装置1100可联接到第一通道CH1。第一非易失性存储器装置1100可形成第一路Way1，第二非易失性存储器装置1100可形成第二路Way2，并且第N非易失性存储器装置1100可形成第N路WayN。在所示实施例的变型方案中，两个或更多个非易失性存储器装置1100可形成单个路。
因为连接到第一通道CH1的第一至第N非易失性存储器装置1100共享第一通道CH1，所以联接到第一通道CH1的第一至第N非易失性存储器装置1100可以顺序或串行通信的方式与存储器控制器1200通信数据或命令，而非并行地与存储器控制器1200通信数据或命令(即，同时通信)。例如，当存储器控制器1200通过第一通道CH1将数据传输到形成第一通道CH1的第一路Way1的第一非易失性存储器装置1100时，形成第一通道CH1的第二路Way2至第N路WayN的第二至第N非易失性存储器装置1100中的每一个不能通过第一通道CH1与存储器控制器1200通信数据或命令。通常，当共享第一通道CH1的第一至第N非易失性存储器装置1100中的任何一个占用第一通道CH1时，联接到第一通道CH1的其它非易失性存储器装置1100不能使用第一通道CH1。
形成第一通道CH1的第一路Way1的第一非易失性存储器装置1100和形成第二通道CH2的第一路Way1的第一非易失性存储器装置1100可独立地与存储器控制器1200通信。换言之，当存储器控制器1200通过第一通道CH1和第一通道接口1201与形成第一通道CH1的第一路Way1的第一非易失性存储器装置1100通信数据时，存储器控制器1200可同时地通过第二通道CH2和第二通道接口1201与形成第二通道CH2的第一路Way1的第一非易失性存储器装置1100通信数据。
图4是示出图1的非易失性存储器装置1100的示例的示图。
参照图4，非易失性存储器装置1100可包括存储器单元阵列100，存储器单元阵列100包括存储数据的多个存储器单元。非易失性存储器装置1100可包括外围电路200，外围电路200执行用于将数据存储到存储器单元阵列100的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。非易失性存储器装置1100可包括控制逻辑300，控制逻辑300在存储器控制器(图1的1200)的控制下控制外围电路200。
存储器单元阵列100可包括多个存储块BLK1至BLKm(110；m为正整数)。局部线LL和位线BL1至BLn(n为正整数)可联接到存储块BLK1至BLKm(110)中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。此外，局部线LL可包括布置在第一选择线和字线之间以及布置在第二选择线和字线之间的虚拟线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线、源极选择线以及源极线。例如，局部线LL可进一步包括虚拟线。例如，局部线LL可进一步包括管线。局部线LL可联接到存储块BLK1至BLKm(110)中的每一个。位线BL1至BLn可共同联接到存储块BLK1至BLKm(110)。存储块BLK1至BLKm(110)可实现为二维或三维结构。例如，在具有二维结构的存储块110中，存储器单元可在平行于衬底的方向上布置。例如，在具有三维结构的存储块110中，存储器单元可在垂直于衬底的方向上堆叠。
外围电路200可在控制逻辑300的控制下对所选择的存储块110执行编程操作、读取操作和擦除操作。例如，在控制逻辑300的控制下，外围电路200可将验证电压和通过电压提供至第一选择线、第二选择线和字线，选择性地使第一选择线、第二选择线和字线放电，并且验证联接到字线之中的所选择的字线的存储器单元。例如，外围电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可响应于操作信号OP_CMD而生成待用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可响应于行地址RADD，将操作电压Vop传输到与所选择的存储块110联接的局部线LL。
页面缓冲器组230可包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn(231)。页面缓冲器PB1至PBn(231)可响应于页面缓冲器控制信号PBSIGNALS进行操作。例如，在读取操作或验证操作期间，页面缓冲器PB1至PBn(231)可临时存储通过位线BL1至BLn接收的数据，或者感测位线BL1至BLn的电压或电流。
列解码器240可响应于列地址CADD，在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可通过数据线DL与页面缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从存储器控制器(图1的1200)接收的命令CMD或地址ADD传输到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或验证操作期间，感测电路260可响应于使能位VRY_BIT<#>而生成参考电流，并且可将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较，并输出通过信号PASS或失败信号FAIL。
控制逻辑300可响应于命令CMD和地址ADD来输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>，并且从而控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL，来确定目标存储器单元已通过验证操作还是未通过验证操作。
在非易失性存储器装置1100的操作中，每一个存储块110可以是擦除操作的基本单位。换言之，包括在每一个存储块110中的多个存储器单元可被同时擦除而非被选择性地擦除。
图5是示出图4的存储块110的示例的示图。
参照图5，在存储块110中，彼此平行布置的多个字线可联接在第一选择线和第二选择线之间。此处，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更详细地，存储块110可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可分别联接到串ST，并且源极线SL可共同联接到串ST。串ST可具有相同的配置；因此，将通过示例详细描述联接到第一位线BL1的串ST。
串ST可包括彼此串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。每一个串ST中可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且在每一个串ST中可包括比图中所示的存储器单元F1至F16的数量更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可联接到多个字线WL1至WL16。在包括在不同串ST中的存储器单元之中，联接到每一个字线的一组存储器单元可被称为物理页面PPG。因此，包括在存储块110中的物理页面PPG的数量可对应于字线WL1至WL16的数量。
每一个存储器单元可存储1位数据。这种存储器单元通常被称为单层单元SLC。在这种情况下，每一个物理页面PPG可存储单个逻辑页面LPG的数据。每一个逻辑页面LPG的数据可包括与单个物理页面PPG中包括的单元的数量相对应的数据位。每一个存储器单元可存储2位或更多位数据。这种存储器单元通常被称为多层单元MLC。在这种情况下，每一个物理页面PPG可存储两个或更多个逻辑页面LPG的数据。
包括在每一个物理页面PPG中的多个存储器单元可被同时编程。换言之，非易失性存储器装置1100可基于物理页面(PPG)来执行编程操作。包括在每一个存储块中的多个存储器单元可被同时擦除。换言之，非易失性存储器装置1100可基于存储块来执行擦除操作。例如，为了更新存储在一个存储块110中的一些数据，可执行如下更新操作：读取存储在存储块110中的全部数据；改变全部数据中的需要更新的数据；然后将全部数据再次编程到另一存储块110。其原因在于，在非易失性存储器装置1100的操作中，每一个存储块110是擦除操作的基本单位的情况下，可能无法仅擦除存储在存储块110中的一些数据并再次将新数据编程到该存储块110中。存储器装置的这种特性可能是导致垃圾收集操作复杂的因素之一。此外，当包括在存储块110中的一些存储器单元由于在使用中的劣化而导致发生错误时，相关联的存储块110可被视为坏块，并且包括在坏块中的所有存储器单元可被管理为不再被使用。
图6是示出超级块的布置的示例的示图。
参照图6，形成第一通道CH1的路Way1至WayN中的每一个可包括至少一个非易失性存储器装置1100。如上所述，每一个非易失性存储器装置1100可包括多个存储块BLK1至BLKm(110)。可对存储块BLK1至BLKm(110)中的每一个独立地执行擦除操作。包括在每一个存储块110中的多个存储器单元可被同时擦除。
超级块S_BLK1至S_BLKm中的每一个可包括一组存储块，每一个存储块选自联接到不同路的不同的非易失性存储器装置1100。例如，超级块S_BLK1至S_BLKm中的每一个可包括多个存储块，每一个存储块来自联接到不同路的不同非易失性存储器装置。例如，第一超级块S_BLK1(500)可包括：包括在联接到第一路Way1的第一非易失性存储器装置MD1(1100)中的第一存储块BLK1(110)，包括在联接到第二路Way2的第二非易失性存储器装置MD2(1100)中的第一存储块BLK1(110)，以此类推，包括在联接到第N路WayN的第N非易失性存储器装置MDN(1100)中的第一存储块BLK1(110)。以相同的方式，第二超级块S_BLK2(500)可包括分别包括在分别联接到第一至第N路Way1至WayN的第一至第N非易失性存储器装置MD1至MDN(1100)中的第二存储块BLK2(110)。同样，第m超级块S_BLKm(500)可包括分别包括在分别联接到第一至第N路Way1至WayN的第一至第N非易失性存储器装置MD1至MDN(1100)中的第m存储块BLKm(110)。
包括在超级块S_BLK1至S_BLKm中的每一个中的存储块BLK1至BLKm在物理上是不同的存储块，但是在逻辑上可作为单个超级块进行操作。换言之，可同时编程或擦除包括在从超级块S_BLK1至S_BLKm中选择的任何一个中的多个存储块(从BLK1至BLKm中选择的任何一组存储块)。存储器系统1000可以超级块为单位来执行编程操作或擦除操作，从而使得可以提高编程操作或擦除操作的性能。另外，存储器系统1000可以超级块为单位执行诸如垃圾收集操作或损耗均衡操作的操作，从而使得可以更有效地管理存储块。
包括在第一至第N非易失性存储器装置MD1至MDN(1100)中的所有的存储块BLK1至BLKm可被包括在超级块S_BLK1至S_BLKm中，然而，优选地，一些存储块可被包括在超级块S_BLK1至S_BLKm中，而剩余的存储块可用作备用块来替换在存储器系统的寿命期间可能变成坏块的那些存储块。
因此，在优选实施例中，一些存储块可被包括在超级块组中，并且任何剩余的存储块可被包括在备用块组中。此处，术语“超级块组”表示用于形成多个超级块的所有存储块，术语“备用块组”表示由所有备用块，即仅用于替换坏块的存储块形成的组。将参照图7详细地描述超级块组和备用块组。
图7是示出根据本公开的实施例的超级块组和备用块组的示图。
在图7中，将通过示例的方式描述包括四个平面，即第一至第四平面PL1至PL4的一个非易失性存储器装置1100。在参照图6的前述描述中，已经描述了其中包括在不同非易失性存储器装置1100中的存储块被包括在每一个超级块中的示例，并且在以下参照图7的描述中，将通过示例的方式描述非易失性存储器装置中的任意一个。
因此，例如，当第一至第四平面PL1至PL4被包括在非易失性存储器装置1100中时，包括在第一至第四平面PL1至PL4中的每一个中的一些存储块可被包括在超级块组SUPBK中，并且剩余的存储块可被包括在备用块组SPABK中。例如，包括在第一至第四平面PL1至PL4中的每一个中的第一至第i存储块BLK01至BLKi可被包括在超级块组SUPBK中。包括第(i+1)存储块BLKi+1的其它存储块可被包括在备用块组SPABK中。而且，仅已被确定为正常块的存储块(即，好块)可被包括在备用块组SPABK中。例如，在非易失性存储器装置1100制造之后执行的测试中已被确定为坏块的块可不被包括在备用块组SPABK中。包括在第一至第四平面PL1至PL4中的每一个中的存储块之中的坏存储块的数量可能变化。因此，每一个平面中的、可被包括在备用块组SPABK中的存储块的数量可能变化。在本实施例中，第(i+1)至第a存储块BLKi+1至BLKa可被包括在第一平面PL1的备用块组SPABK中，第(i+1)至第b存储块BLKi+1至BLKb可被包括在第二平面PL2的备用块组SPABK中，第(i+1)至第c存储块BLKi+1至BLKc可被包括在第三平面PL3的备用块组SPABK中，第(i+1)至第d存储块BLKi+1至BLKd可被包括在第四平面PL4的备用块组SPABK中。此处，“a”、“b”、“c”和“d”可以是相同或不同的正整数。
当包括在超级块组SUPBK中的存储块BLK01至BLKi在使用中产生坏块时，包括在备用块组SPABK中的存储块BLKi+1至BLKa、存储块BLKi+1至BLKb、存储块BLKi+1至BLKc和存储块BLKi+1至BLKd中的每一个可用作替换块。
将参考包括在第一平面PL1的备用块组SPABK中的第(i+1)至第a存储块BLKi+1至BLKa，通过示例的方式对当产生坏块时，利用包括在备用块组SPABK中的存储块替换坏块的方法进行描述。
图8是示出根据本公开的实施例的设置起始队列地址和结束队列地址的方法的示图。
参照图8，可将包括在备用块组SPABK中的第(i+1)至第a存储块BLKi+1至BLKa之中的任何一个存储块的地址设置成起始队列地址ST_QUE，并且可将另一存储块的地址设置成结束队列地址END_QUE。起始队列地址ST_QUE和结束队列地址END_QUE可以是与存储块的位置相关的信息。
详细地，当包括在超级块组SUPBK中的存储块之中产生坏块时，可利用包括在备用块组SPABK中的第(i+1)至第a存储块BLKi+1至BLKa中的任何一个来替换坏块。在本实施例中，为了减少执行替换操作所花费的时间，可将第(i+1)至第a存储块BLKi+1至BLKa之中的任何一个存储块的地址设置成起始队列地址ST_QUE，并且可将另一存储块的地址设置成结束队列地址END_QUE。
在下文中，将详细描述替换超级块组SPABK中产生的坏块的方法。
图9是详细示出根据本公开的实施例的利用正常块替换坏块的方法的示图。
将参照图9通过示例的方式描述利用第一平面PL1中的正常块替换坏块的方法。可将包括在备用块组SPABK中的第(i+1)至第a存储块BLKi+1至BLKa之中的第(i+1)存储块BLKi+1的地址设置成起始队列地址ST_QUE，并且可将第a存储块BLKa的地址设置成结束队列地址END_QUE。当在超级块组SUPBK中产生坏块时，可选择具有被指定为起始队列地址ST_QUE的地址的存储块作为替换坏块的块。可在包括在备用块组SPABK中的第(i+1)至第a存储块BLKi+1至BLKa之中，最后选择具有被指定为结束队列地址END_QUE的地址的存储块。
在非易失性存储器装置的操作期间，当包括在第一平面PL1的超级块组SUPBK中的第一至第i存储块BLK01至BLKi之中的第二存储块BLK02被确定为坏块BAD_BLK时(如附图标记91所示)，包括在相同的第一平面PL1中的第i+1至第a存储块BLKi+1至BLKa之中的、具有被指定为起始队列地址ST_QUE的地址的第(i+1)存储块BLKi+1可被映射(如附图标记ADD_M所示)为替换第二存储块BLK02的块(如附图标记92所示)。换言之，因为第二存储块BLK02已变成坏块，所以可选择第(i+1)存储块BLKi+1来代替第一平面PL1中的第二存储块BLK2工作。因此，如附图标记93所示，第(i+1)存储块BLKi+1可被包括在超级块组SUPBK中以代替第二存储块BLK02。
因为第(i+1)存储块BLKi+1已被包括在超级块组SUPBK中，所以随后存储块的地址可被指定为起始队列地址ST_QUE。例如，第i+2存储块BLKi+2的地址可被指定为下一个起始队列地址ST_QUE。
与起始队列地址ST_QUE和结束队列地址END_QUE相关的信息可被存储在包括在非易失性存储器装置中的一些存储块中，并且可在每次起始队列地址ST_QUE发生改变时进行更新。在下文中，将详细描述管理备用信息的方法，其中备用信息包括与起始队列地址ST_QUE和结束队列地址END_QUE相关的信息。
图10是示出根据本公开的实施例的管理备用信息SPA_IF的方法的示图。
参照图10，备用信息SPA_IF可被存储并更新到包括在任何一个非易失性存储器装置1100中的第一至第四平面PL1至PL4之中的任何一个平面(例如，第四平面PL4)。备用信息SPA_IF可被存储并更新到超级块组SUPBK或备用块组SPABK。在下文中，将描述备用信息SPA_IF被存储在备用块组SPABK中的实施例。
备用信息SPA_IF可被存储并更新到包括在第四平面PL4中的第d存储块BLKd。例如，待被存储和更新到第d存储块BLKd的备用信息SPA_IF可包括与用于在图3的存储器系统1000中包括的路Way1至Wayn的备用块有关的信息。此处，备用块表示正常存储块之中的、未被指定为替换块的存储块。
备用信息SPA_IF可包括路信息WAY_IF、平面信息PLANE_IF、起始队列地址ST_QUE以及结束队列地址END_QUE。例如，备用信息SPA_IF可被存储到联接到图3的通道CH1至CHk之中的相同通道的路Way1至WayN中的任何一个路。在这种情况下，备用信息SPA_IF中存储的路地址、平面地址和存储块地址可被存储到图1的存储器系统1000的缓冲存储器装置1300。当在所选择的路的操作期间产生坏块时，存储器控制器1200可根据存储在缓冲存储器装置1300中的路地址、平面地址和存储块地址从所选择的存储块接收备用信息SPA_IF。此后，存储器控制器1200可根据包括在备用信息SPA_IF中的起始队列地址ST_QUE来利用备用块替换坏块。
在这种情况下，路信息WAY_IF、平面信息PLANE_IF以及起始队列地址ST_QUE和结束队列地址END_QUE可被存储在备用信息SPA_IF中。路信息WAY_IF可包括联接到每一个通道的路的各个地址。平面信息PLANE_IF可包括每一个路的平面的地址。起始队列地址ST_QUE可包括每一个平面中包括的备用块中的、与第一次替换相对应的块的地址。例如，起始队列地址ST_QUE可被应用于备用块中的、第一个被指定为替换块的块的地址。结束队列地址END_QUE可包括每一个平面中包括的备用块中的、与最后一次替换相对应的块的地址。
图11是示出根据本公开的实施例的管理备用信息SPA_IF的方法的示图。
参照图11，备用信息SPA_IF可被存储并更新到平面中的每一个。例如，第一平面PL1的备用信息SPA_IF可被存储到第一平面PL1的第a存储块BLKa。第一平面PL1的备用信息SPA_IF可包括第(i+1)至第a存储块BLKi+1至BLKa之中的、与起始队列地址ST_QUE相对应的存储块的地址和第(i+1)至第a存储块BLKi+1至BLKa之中的、与结束队列地址END_QUE相对应的存储块的地址。第二平面PL2的备用信息SPA_IF可存储第(i+1)至第b存储块BLKi+1至BLKb之中的、与起始队列地址ST_QUE相对应的存储块的地址和第(i+1)至第b存储块BLKi+1至BLKb之中的、与结束队列地址END_QUE相对应的存储块的地址。第三平面PL3的备用信息SPA_IF可存储第(i+1)至第c存储块BLKi+1至BLKc之中的、与起始队列地址ST_QUE相对应的存储块的地址和第(i+1)至第c存储块BLKi+1至BLKc之中的、与结束队列地址END_QUE相对应的存储块的地址。第四平面PL4的备用信息SPA_IF可存储第(i+1)至第d存储块BLKi+1至BLKd之中的、与起始队列地址ST_QUE相对应的存储块的地址和第(i+1)至第d存储块BLKi+1至BLKd之中的、与结束队列地址END_QUE相对应的存储块的地址。
这样，如果备用信息SPA_IF被存储到第一至第四平面PL1至PL4中的每一个，则即使没有存储器控制器1200的控制，非易失性存储器装置1100也可在超级块组SUPBK中产生坏块时，根据存储在每一个平面中的备用信息SPA_IF而利用备用块来替换坏块。例如，当检测到坏块时，包括在非易失性存储器装置1100中的图4的控制逻辑300可从已检测到坏块的平面读取备用信息SPA_IF。然后，控制逻辑300可将根据读取的备用信息而用于替换的备用块的地址传输到存储器控制器1200。换言之，控制逻辑300可将已经利用正常块替换的坏块的映射信息传输到存储器控制器1200。
图12是示出根据本公开的实施例的存储器系统的操作方法的流程图。
参照图12，在步骤S121，与初始起始队列地址ST_QUE(也称为起始队列)和结束队列地址END_QUE(也称为结束队列)相对应的备用块信息SPA_IF可被存储到所选择平面的所选择存储块中。例如，在非易失性存储器装置1100的初始测试之后被确定为正常块的备用块之中，最初的起始队列地址ST_QUE可用于第一备用块，并且结束队列地址END_QUE可用于最后备用块。
在步骤S122，非易失性存储器装置1100可在存储器控制器1200的控制下对超级块执行操作。例如，操作可以是编程操作或读取操作。注意的是，备用块不能被选择为被执行操作的超级块的一部分。
在步骤S123，如果在非易失性存储器装置1100的操作期间，在超级块中产生了坏块，则包括在非易失性存储器装置1100中的控制逻辑300可确定起始队列地址ST_QUE和结束队列地址END_QUE是否相同。例如，控制逻辑300可从已存储了备用信息SPA_IF的存储块读取备用信息SPA_IF，并且确定包括在备用信息SPA_IF中的起始队列地址ST_QUE和结束队列地址END_QUE是否相同。
如果确定起始队列地址ST_QUE和结束队列地址END_QUE不同(步骤S123为“否”)，则然后在步骤S124，控制逻辑300可利用与起始队列地址ST_QUE相对应的备用块来替换坏块。例如，控制逻辑300可将坏块的地址映射到替换的备用块的地址，并将该映射信息传输到存储器控制器1200。存储器控制器1200可将接收到的映射信息存储到缓冲存储器装置1300。
然后，在步骤S125，因为与最初的起始队列地址ST_QUE相对应的备用块已被用于替换坏块，所以具有随后队列地址(即，在最初的起始队列地址的备用块之后的备用块的地址)的备用块被指定为新的起始队列地址ST_QUE。换言之，备用信息被更新以指定新的起始队列地址。
以这种方式，在步骤S122至S125，非易失性存储器装置1100可利用备用块替换在非易失性存储器装置的操作期间产生的坏块。
如果在步骤S123确定起始队列地址和结束队列地址相同(步骤S123中为“是”)，则然后在步骤S126，控制逻辑300可将相应的平面作为坏平面进行处理。其原因在于当起始队列地址和结束队列地址变得相同时，所有备用块都已被用于替换坏块，因此不再存在备用块。在这种情况下，因为不存在用于替换坏块的备用块，所以包括不能用备用块替换的坏块的相应平面可被作为坏平面进行处理。可选地，可对该平面进行处理，使得可仅将除坏块以外的存储块作为正常块进行操作。
图13是示出包括图2所示的存储器控制器1200的存储器系统30000的示例的示图。
参照图13，存储器系统30000可被实现在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括非易失性存储器装置1100和控制非易失性存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制非易失性存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。
编程到非易失性存储器装置1100中的数据可在存储器控制器1200的控制下通过显示器3200传输。
无线电收发器3300可通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收到的无线电信号改变为可在处理器3100中处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理后的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理的信号编程到非易失性存储器装置1100。此外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变后的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据。输入装置3400可被实现在诸如触摸板和计算机鼠标、小键盘、键盘或其组合的点击装置中。处理器3100可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可被实现为处理器3100的一部分或独立于处理器3100设置的芯片。
图14是示出包括图2所示的存储器控制器1200的存储器系统40000的示例的示图。
参照图14，存储器系统40000可被实现在个人计算机(PC)、平板PC、电子书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括非易失性存储器装置1100和控制非易失性存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可根据从输入装置4200输入的数据，通过显示器4300输出存储在非易失性存储器装置1100中的数据。例如，输入装置4200可被实现在诸如触摸板或计算机鼠标、小键盘、键盘或其组合的点击装置中。
处理器4100可控制存储器系统40000的整体操作，并且控制存储器控制器1200的操作。能够控制非易失性存储器装置1100的操作的存储器控制器1200可被实现为处理器4100的一部分或独立于处理器4100设置的芯片。
图15是示出包括图2所示的存储器控制器1200的存储器系统50000的示例的示图。
参照图15，存储器系统50000可被实现在图像处理装置中，例如数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话或配备有数码相机的平板PC等。
存储器系统50000可包括非易失性存储器装置1100和能够控制非易失性存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。转换后的数字信号可被传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可通过显示器5300传输或通过存储器控制器1200存储到非易失性存储器装置1100。存储到非易失性存储器装置1100的数据可在处理器5100或存储器控制器1200的控制下通过显示器5300传输。
在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可被实现为处理器5100的一部分或独立于处理器5100设置的芯片。
图16是示出包括图2所示的存储器控制器1200的存储器系统70000的示例的示图。
参照图16，存储器系统70000可实现在存储卡或智能卡中。存储器系统70000可包括非易失性存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可控制非易失性存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口可指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与非易失性存储器装置1100的数据通信。
根据本公开的各个实施例，可以利用正常块容易地替换在存储器系统的操作期间产生的坏块。因为存储器控制器或缓冲存储器装置在非易失性存储器装置中管理与用于替代坏块的正常块相关的信息，所以可确保存储器控制器或缓冲存储器装置的容量。
本文已经公开了实施例的示例，并且尽管使用了特定的术语，但是它们仅被解释为一般性和描述性的意义，而不用于限制的目的。在一些情况下，如从本申请提交起对于本领域普通技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的实质和范围的情况下，可进行形式和细节上的各种改变。

Claims (20)

1.一种存储器系统，其包括：
非易失性存储器装置，其包括多个存储块和多个备用块；以及
存储器控制器，其控制所述非易失性存储器装置，
其中所述非易失性存储器装置将备用信息存储到所述存储块或所述备用块的任何一个块中，以及
其中当从所述存储块中检测到坏块时，所述非易失性存储器装置根据所述备用信息利用所述备用块中的任何一个替换所述坏块。
2.根据权利要求1所述的存储器系统，其中所述非易失性存储器装置包括：
多个平面，所述多个平面中的每一个包括所述存储块和所述备用块；
外围电路，其对包括在所述平面中的所述存储块或所述备用块执行各种操作；以及
控制逻辑，其在所述存储器控制器的控制下控制所述外围电路。
3.根据权利要求2所述的存储器系统，其中所述多个平面中的每一个包括用于存储所述备用信息的块。
4.根据权利要求3所述的存储器系统，其中响应于所述不同平面中的每一个的备用块的状态，更新存储到相应平面的备用信息。
5.根据权利要求1所述的存储器系统，其中所述备用信息包括起始队列地址和结束队列地址。
6.根据权利要求5所述的存储器系统，其中所述起始队列地址是所述备用块之中的、未替换所述坏块的备用块中的任何一个的地址。
7.根据权利要求6所述的存储器系统，其中当与所述起始队列地址相对应的备用块替换了所述坏块时，与随后替换相对应的备用块的地址被更新为所述起始队列地址。
8.根据权利要求5所述的存储器系统，其中所述结束队列地址是所述备用块之中的、与最后替换相对应的备用块的地址。
9.根据权利要求2所述的存储器系统，
其中当从所述存储块中检测到所述坏块时，所述控制逻辑将检测到所述坏块的相应平面的备用信息中包括的所述起始队列地址和所述结束队列地址进行比较，
其中当所述起始队列地址和所述结束队列地址彼此不同时，所述控制逻辑利用与所述起始队列地址相对应的备用块替换所述坏块，以及
其中当所述起始队列地址和所述结束队列地址彼此相同时，所述控制逻辑将包括所述坏块的平面作为坏平面进行处理。
10.根据权利要求1所述的存储器系统，其中所述备用块为正常块。
11.根据权利要求1所述的存储器系统，其中所述备用块仅用于替代所述坏块。
12.一种存储器系统的操作方法，其包括：
将执行各种操作的存储块与不执行所述操作的备用块分离；
将所述备用块中的任何一个块指定为起始队列地址；并且
当从所述存储块中检测到坏块时，利用被指定为所述起始队列地址的备用块来替换所述坏块。
13.根据权利要求12所述的方法，其中所述起始队列地址被设置成所述备用块中的任何一个块的地址。
14.根据权利要求12所述的方法，其中被指定为所述起始队列地址的任何一个块是所述备用块之中的、第一次替换中被指定为替换块的块。
15.根据权利要求12所述的方法，其中当利用所述备用块替换所述坏块时，将与随后替换相对应的备用块指定为所述起始队列地址。
16.根据权利要求12所述的方法，其中将所述备用块之中的、与最后替换相对应的块指定为所述结束队列地址。
17.根据权利要求16所述的方法，其进一步包括：当从所述存储块中检测到所述坏块时，确定所述起始队列地址和所述结束队列地址彼此是否相同。
18.根据权利要求17所述的方法，其包括：
当所述起始队列地址和所述结束队列地址彼此不同时，利用与所述起始队列地址相对应的备用块来替换所述坏块；并且
当所述起始队列地址和所述结束队列地址彼此相同时，将包括所述坏块的平面作为坏平面进行处理。
19.根据权利要求12所述的方法，其进一步包括：在利用所述备用块替换所述坏块之后，将所述坏块的地址映射到所替换的备用块的地址。
20.一种存储器系统，其包括：
多个路；以及
存储器控制器，其控制所述路，
其中所述路的备用信息被存储在一些所述路中，
其中当从包括在所述路中的存储块中检测到坏块时，所述路根据所述备用信息利用包括在所述路中的备用块来替换所述坏块，并且将所替换的备用块的映射信息传输到所述存储器控制器，以及
其中所述存储器控制器将根据所述备用信息而待更新的所述映射信息存储到缓冲存储器。
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