CN109901472A - 一种基于fpga的顺序等效采样系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的顺序等效采样系统，模拟比较器模块生成与周期待测信号同频同相的方波信号发送给等效采样控制模块，等效采样控制模块根据方波信号进行触发判断，根据累计触发次数生成ADC转换使能信号控制ADC模块采集数据，地址产生器模块生成各次采集数据在RAM存储模块中的存储地址，RAM存储模块根据存储地址对采集数据进行存储，当存满后由上位机读取全部数据并发送给屏幕显示模块进行显示，从而实现顺序等效采样。本发明可以在提高采样率的同时提高屏幕波形刷新率。

Description

一种基于FPGA的顺序等效采样系统

技术领域

本发明属于数据采集技术领域，更为具体地讲，涉及一种基于FPGA的顺序等效采样系统。

背景技术

功率分析仪广泛应用于功率相关参数计算和实时波形显示。与示波器相比，功率分析仪具有高精度的特点，适用于电力信号的测量分析，但是功率分析仪的采样率要远低于数字示波器。目前，主流功率分析仪的最高采样率在5MHz左右，在一些情况下，对于一些高频信号不能满足奈奎斯特采样定理，难以满足对波形细节的测量，因此需要提高功率分析仪采样率。

在波形高速采样中，通常采用两种方法：实时采样和等效采样。实时采样是用一个固定的频率对周期或非周期信号进行采样。当触发信号来时，对波形一次采集足够的点，构建准确的波形图像。该采样模式要求采样率不低于被采信号最高频率的2倍，即要求ADC有较高的采样率，增加了硬件开发成本。

等效采样的方法有多种，依据主要特点可分为随机等效采样和顺序等效采样两种基本方式，基本原则都是通过对多个信号周期进行慢速采样，再将多个慢速采样的样本通过重组构建成一个快速等效周期。不同点在于：随机等效采样需要精确测量出触发信号和触发后第一个ADC采样时钟之间的时间长度Δt，并根据Δt的大小将多次测量数据进行重组显示，时间间隔Δt可通过高分辨率时间间隔测量模块TDC(time digital converter)测得。该方法优点是可以获得较大的等效采样倍数，缺点是需要专用的TDC芯片，增加了硬件开发成本，且Δt是随机分布在[0,T_s]之间，T_s为ADC的采样时钟，因此需要触发很多次才能够完成波形的重构，波形的捕获率较低。

与随机等效采样不同，顺序等效采样不需要TDC芯片。图1是顺序等效采样的原理图。如图1所示，当触发信号来时，功率分析仪对被采信号进行一次较低采样率的采样，并将数据发送至上位机。当触发信号第二次到来时，经过微小延时Δt后对被采信号进行第二次采样，并将数据发送至上位机。以此类推，每次触发信号来后，多延迟一个Δt后对被测信号进行一次采样，最后上位机将采集到的数据点进行重新组合并投放在屏幕上显示。该采样模式下，采样率被提高到了f＝1/Δt，但是将每次采集的数据点发送至上位机拼合显示需要较长时间，上位机需要较长时间才会刷新一次波形，波形的捕获率依然较低。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于FPGA的顺序等效采样系统，在提高采样率的同时提高屏幕波形刷新率。

为实现上述发明目的，本发明基于FPGA的顺序等效采样系统包括模拟比较器模块、等效采样控制模块、ADC模块、地址产生器模块、RAM存储模块以及上位机、屏幕显示模块，其中等效采样控制模块、地址产生器模块、RAM存储模块在FPGA中实现；

模拟比较器模块接收周期待测信号，产生与周期待测信号同频同相的方波信号CARD_FREQ并发送给等效采样控制模块；

等效采样控制模块在每次接收到上位机发送的复位信号RST_N后即进行复位，在复位后或当从地址产生器模块接收到存储完成信号STO_DONE后即对方波信号CARD_FREQ的上升沿进行监测，当捕获到一次上升沿即判定有效触发到来，生成一个频率为f_S的方波信号CARD_ADC，f_S表示ADC模块的采样率；记有效触发到来的累计次数为m，计算得到参数k＝(m-1)％C，％表示求余数，C表示等效采样倍数，C＝f′/f_S，f′表示等效采样率，然后对方波信号CARD_ADC进行k×Δt的延时，Δt＝1/f′，将延时后的方波信号作为ADC转换使能信号ADC_CNV发送给ADC模块，同时将参数k发送给地址产生器模块；

ADC模块接收周期待测信号，在每次接收到ADC转换使能信号ADC_CNV后则对周期待测信号进行一次数据采集，每次采集得到N个数据点，N＝M/C，M表示屏幕显示模块一次显示的数据点数，将本次采集数据ADC_DATA发送给RAM存储模块；

地址产生器模块在每次接收到上位机发送的复位信号RST_N后即进行复位，在每次接收到参数k后，计算得到本次采样数据ADC_DATA中N个数据点的存储地址，第n个数据点对应的存储地址addr_n＝(n-1)C+k，n＝1,2,…,N，将存储地址信息Addr发送给RAM存储模块，并控制RAM存储模块对本次采样数据进行存储，存储完成后即向等效采样控制模块发送存储完成信号STO_DONE；

RAM存储模块中设置一个存储深度为M的采集数据存储空间，包含M个存储单元，每个存储单元的位宽根据ADC模块的位宽进行设置，RAM存储模块在每次接收到上位机发送的复位信号RST_N后即进行复位；RAM存储模块接收ADC模块发送的采集数据ADC_DATA和地址产生器模块发送的存储地址信息，在地址产生器模块控制下将本次采集数据ADC_DATA的N个数据点依次存入对应存储地址的存储单元中；当存储空间存满时，向上位机发送数据存满信号；

上位机在接收到数据存满信号后，从RAM存储模块中读取M个数据点并发送给屏幕显示模块；上位机在顺序等效采样系统初始化时以及每次从RAM存储模块读取数据完毕后，向等效采样控制模块、地址产生器模块和RAM存储模块分别发送复位信号RST_N；

屏幕显示模块用于对本次等效采样的M个数据点进行显示。

本发明基于FPGA的顺序等效采样系统，模拟比较器模块生成与周期待测信号同频同相的方波信号发送给等效采样控制模块，等效采样控制模块根据方波信号进行触发判断，根据累计触发次数生成ADC转换使能信号控制ADC模块采集数据，地址产生器模块生成各次采集数据在RAM存储模块中的存储地址，RAM存储模块根据存储地址对采集数据进行存储，当存满后由上位机读取全部数据并发送给屏幕显示模块进行显示，从而实现顺序等效采样。

本发明中ADC模块采集的数据可以直接根据计算出的存储地址存入RAM存储模块相应的存储单元，数据不需要进行重新组合，上位机可以直接将RAM存储模块的数据读取进行显示，解决了屏幕波形刷新率较低的问题。同时这种直接存储方式也减少了缓存操作，仅需要少量FPGA资源即可实现。此外，本发明无需配置TDC芯片，减少了硬件开发难度。

附图说明

图1是顺序等效采样的原理图；

图2是本发明基于FPGA的顺序等效采样系统的具体实施方式结构图；

图3是本发明基于FPGA的顺序等效采样系统的波形采集示例图；

图4是本发明基于FPGA的顺序等效采样系统中的采集数据存储空间示例图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图2是本发明基于FPGA的顺序等效采样系统的具体实施方式结构图。如图2所示，本发明基于FPGA的顺序等效采样系统包括模拟比较器模块1、等效采样控制模块2、ADC模块3、地址产生器模块4、RAM存储模块5以及上位机6、屏幕显示模块7，其中等效采样控制模块2、地址产生器模块4、RAM存储模块5在FPGA(Field-Programmable Gate Array，即现场可编程门阵列)中实现。

模拟比较器模块1接收周期待测信号，产生与周期待测信号同频同相的方波信号CARD_FREQ并发送给等效采样控制模块2。

等效采样控制模块2在每次接收到上位机6发送的复位信号RST_N后即进行复位，在复位后或当从地址产生器模块4接收到存储完成信号STO_DONE后即对方波信号CARD_FREQ的上升沿进行监测，当捕获到一次上升沿即判定有效触发到来，生成一个频率为f_S的方波信号CARD_ADC，f_S表示ADC模块3的采样率；记有效触发到来的累计次数为m，计算得到参数k＝(m-1)％C，％表示求余数，C表示等效采样倍数，C＝f′/f_S，f′表示等效采样率，然后对方波信号CARD_ADC进行k×Δt的延时，Δt＝1/f′，将延时后的方波信号作为ADC转换使能信号ADC_CNV发送给ADC模块3，同时将参数k发送给地址产生器模块4。

ADC模块3接收周期待测信号，在每次接收到ADC转换使能信号ADC_CNV后则对周期待测信号进行一次数据采集，每次采集得到N个数据点，N＝M/C，M表示屏幕显示模块7一次显示的数据点数，将本次采集数据ADC_DATA发送给RAM存储模块5。

地址产生器模块4在每次接收到上位机6发送的复位信号RST_N后即进行复位，在每次接收到参数k后，计算得到本次采样数据ADC_DATA中N个数据点的存储地址，第n个数据点对应的存储地址addr_n＝(n-1)C+k，n＝1,2,…,N，将存储地址信息Addr发送给RAM存储模块5，并控制RAM存储模块5对本次采样数据进行存储，存储完成后即向等效采样控制模块2发送存储完成信号STO_DONE。

RAM存储模块5中设置一个存储深度为M的采集数据存储空间，包含M个存储单元，每个存储单元的位宽根据ADC模块3的位宽进行设置，RAM存储模块5在每次接收到上位机6发送的复位信号RST_N后即进行复位；RAM存储模块5接收ADC模块3发送的采集数据ADC_DATA和地址产生器模块4发送的存储地址信息，在地址产生器模块4控制下将本次采集数据ADC_DATA的N个数据点依次存入对应存储地址的存储单元中；当存储空间存满时，向上位机6发送数据存满信号。

上位机6在接收到数据存满信号后，从RAM存储模块5中读取M个数据点并发送给屏幕显示模块7。上位机6在顺序等效采样系统初始化时以及每次从RAM存储模块5读取数据完毕后，向等效采样控制模块2、地址产生器模块4和RAM存储模块5分别发送复位信号RST_N。

屏幕显示模块7用于对本次等效采样的M个数据点进行显示。

图3是本发明基于FPGA的顺序等效采样系统的波形采集示例图。图4是本发明基于FPGA的顺序等效采样系统中的采集数据存储空间示例图。如图3和图4所示，本发明基于FPGA的顺序等效采样系统的波形采集流程如下：

1)上位机6发送一个低电平有效的复位信号RST_N，对FPGA内部的等效采样控制模块2，地址产生器模块3和RAM存储模块5进行复位，此时ADC模块3的ADC转换使能信号ADC_CNV保持低电平，地址产生器模块3的地址输出Addr＝0。

2)周期待测信号通过模拟比较器模块1产生同频同相位的方波信号CARD_FREQ，发送给等效采样控制模块2。

3)等效采样控制模块2在复位后第1次捕获到方波信号CARD_FREQ的上升沿时，即认为第1次有效触发到来，生成一个频率为f_S的方波信号，由于此时是第1次有效触发，参数k＝(1-1)％C＝0，则方波信号不进行延时，直接作为ADC转换使能信号ADC_CNV来驱动ADC模块3进行数据采集。

ADC模块3进行第1次数据采集，将得到的N个数据点记为D₁₁、D₁₂、D₁₃、…D_1N并发送给RAM存储模块5。地址产生器模块4计算得到的N个数据点对应的存储地址addr_n＝(n-1)C+k，即0,C,2C,…,(N-1)C，将计算得到的存储地址发送给RAM存储模块5。RAM存储模块5在地址产生器模块4的控制下将第1次采集得到的N个数据点D₁₁,D₁₂,D₁₃,…,D_1N依次实时存入地位为0,C,2C,…,(N-1)C的存储单元中，地址产生器模块4生成存储完成信号STO_DONE发送给等效采样控制模块2。

4)等效采样控制模块2接收到地址产生模块4的存储完成STO_DONE信号，第2次捕获到方波信号CARD_FREQ的上升沿时，生成一个频率为f_S的方波信号，由于此时是第2次有效触发，参数k＝(2-1)％C＝1，则将方波信号进行Δt的延时后作为ADC转换使能信号ADC_CNV来驱动ADC模块3进行数据采集。

ADC模块3进行第2次数据采集，将得到的N个数据点记为D₂₁,D₂₂,D₂₃,…,D_2N并发送给RAM存储模块5。地址产生器模块4计算得到的N个数据点对应的存储地址addr_n＝(n-1)C+1，即1,C+1,2C+1,…,(N-1)C+1，将计算得到的存储地址发送给RAM存储模块5。RAM存储模块5在地址产生器模块4的控制下将第2次采集得到的N个数据点D₂₁,D₂₂,D₂₃,…,D_2N依次实时存入地位为1,C+1,2C+1,…,(N-1)C+1的存储单元中，地址产生器模块4生成存储完成信号STO_DONE发送给等效采样控制模块2。

4)等效采样控制模块2接收到地址产生模块4的存储完成STO_DONE信号，第3次捕获到方波信号CARD_FREQ的上升沿时，生成一个频率为f_S的方波信号，由于此时是第3次有效触发，参数k＝(3-1)％C＝2，则将方波信号进行2Δt的延时后作为ADC转换使能信号ADC_CNV来驱动ADC模块3进行数据采集。

ADC模块3进行第3次数据采集，将得到的N个数据点记为D₃₁,D₃₂,D₃₃,…,D_3N并发送给RAM存储模块5。地址产生器模块4计算得到的N个数据点对应的存储地址addr_n＝(n-1)C+2，即2,C+2,2C+2,…,(N-1)C+2，将计算得到的存储地址发送给RAM存储模块5。RAM存储模块5在地址产生器模块4的控制下将第3次采集得到的N个数据点D₃₁,D₃₂,D₃₃,…,D_3N依次实时存入地位为2,C+2,2C+2,…,(N-1)C+2的存储单元中，地址产生器模块4生成存储完成信号STO_DONE发送给等效采样控制模块2。

5)以此类推。当第C个触发信号到来时，等效采样控制模块2生成一个频率为f_S的方波信号并进行(C-1)Δt延时后作为ADC转换使能信号ADC_CNV来驱动ADC模块3进行数据采集。

ADC模块3进行第C次数据采集，将得到的N个数据点记为D_C1,D_C2,D_C3,…,D_CN并发送给RAM存储模块5。地址产生器模块4计算得到的N个数据点对应的存储地址addr_n＝(n-1)C+C-1，即C-1,2C-1,3C-1,…,NC-1，将计算得到的存储地址发送给RAM存储模块5。RAM存储模块5在地址产生器模块4的控制下将第C次采集得到的N个数据点D_C1,D_C2,D_C3,…,D_CN依次实时存入地位为C-1,2C-1,3C-1,…,NC-1的存储单元中，地址产生器模块4生成存储完成信号STO_DONE发送给等效采样控制模块2。

显然，此时RAM存储模块5的存储空间存满，则向上位机6发送数据存满信号。

6)当上位机6接收到数据存满信号后，开启一次DMA读操作，将RAM存储模块5中M个数据点全部读取出来并发送给屏幕显示模块7进行显示，即获得了测量时间间隔为Δt的等效采样结果。

上位机6向等效采样控制模块2、地址产生器模块4和RAM存储模块5分别发送复位信号RST_N，然后重复以上步骤，即可以实现在等效采样模式下周期待测信号波形的实时刷新显示。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种基于FPGA的顺序等效采样系统，其特征在于包括模拟比较器模块、等效采样控制模块、ADC模块、地址产生器模块、RAM存储模块以及上位机、屏幕显示模块，其中等效采样控制模块、地址产生器模块、RAM存储模块在FPGA中实现；

模拟比较器模块接收周期待测信号，产生与周期待测信号同频同相的方波信号CARD_FREQ并发送给等效采样控制模块；

等效采样控制模块在每次接收到上位机发送的复位信号RST_N后即进行复位，在复位后或当从地址产生器模块接收到存储完成信号STO_DONE后即对方波信号CARD_FREQ的上升沿进行监测，当捕获到一次上升沿即判定有效触发到来，生成一个频率为f_S的方波信号CARD_ADC，f_S表示ADC模块的采样率；记有效触发到来的累计次数为m，计算得到参数k＝(m-1)％C，％表示求余数，C表示等效采样倍数，C＝f′/f_S，f′表示等效采样率，然后对方波信号CARD_ADC进行k×Δt的延时，Δt＝1/f′，将延时后的方波信号作为ADC转换使能信号ADC_CNV发送给ADC模块，同时将参数k发送给地址产生器模块；

ADC模块接收周期待测信号，在每次接收到ADC转换使能信号ADC_CNV后则对周期待测信号进行一次数据采集，每次采集得到N个数据点，N＝M/C，M表示屏幕显示模块一次显示的数据点数，将本次采集数据ADC_DATA发送给RAM存储模块；

地址产生器模块在每次接收到上位机发送的复位信号RST_N后即进行复位，在每次接收到参数k后，计算得到本次采样数据ADC_DATA中N个数据点的存储地址，第n个数据点对应的存储地址addr_n＝(n-1)C+k，n＝1,2,…,N，将存储地址信息Addr发送给RAM存储模块，并控制RAM存储模块5对本次采样数据进行存储，存储完成后即向等效采样控制模块发送存储完成信号STO_DONE；

RAM存储模块中设置一个存储深度为M的采集数据存储空间，包含M个存储单元，每个存储单元的位宽根据ADC模块的位宽进行设置，RAM存储模块在每次接收到上位机发送的复位信号RST_N后即进行复位；RAM存储模块接收ADC模块发送的采集数据ADC_DATA和地址产生器模块发送的存储地址信息，在地址产生器模块控制下将本次采集数据ADC_DATA的N个数据点依次存入对应存储地址的存储单元中；当存储空间存满时，向上位机发送数据存满信号；

上位机在接收到数据存满信号后，从RAM存储模块中读取M个数据点并发送给屏幕显示模块；上位机在顺序等效采样系统初始化时以及每次从RAM存储模块读取数据完毕后，向等效采样控制模块、地址模块和RAM存储模块分别发送复位信号RST_N；

屏幕显示模块用于对本次等效采样的M个数据点进行显示。