CN109817645A - 阵列基板及其制作方法、显示面板、电子设备 - Google Patents
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Abstract
本发明公开了一种阵列基板及其制作方法、显示面板、电子设备，涉及电子显示设备技术领域，解决了LTPO工艺中多晶硅有源层材料存在漏电流过高，在应用过程中容易发生浮体效应造成电容漏电，进而影响电路补偿电路，最终导致显示面板灰阶不均的问题。本发明的主要技术方案为：一种阵列基板，其包括驱动TFT和开关TFT：其中，驱动TFT包括多晶硅层、顶栅极和底栅极；多晶硅层的两端分别与源极和漏极电连接；顶栅极和底栅极分别设置在多晶硅层的上侧和下侧，用于减小漏极与源极之间的浮体效应。本发明将传统驱动TFT的顶栅结构改为包括顶栅极和底栅极的双栅结构，屏蔽了漏极电场对沟道和源极的影响，减小漏电流，减弱了浮体效应，促使显示面板灰阶均匀性提高。
Description
技术领域
本发明涉及一种电子显示设备技术领域，尤其涉及一种阵列基板及其制作方法、显示面板、电子设备。
背景技术
在显示技术领域，薄膜晶体管(Thin Film Transistor，TFT)是指液晶显示器上的每一液晶像素点都是集成在其后的TFT来驱动，从而做到高速度高亮度高对比度显示屏幕信息；尤其是大尺寸、高分辨率以及高画质的平板显示装置，如液晶电视，在当前的平板显示器市场已经占据了主导地位；随着OLED(Organic Light-Emitting Diode)有机发光二极管在显示屏幕中的应用技术的发展，人们对显示装置的低功耗性能要求越来越高，存在驱动TFT和开关TFT且能实现较低能耗的LTPS(低温多晶硅)显示技术逐渐成为主流，与多晶硅显示技术相比，LTPS电子迁移率大，但也存在漏电流大的问题，所以现今设计者找到新的方案，即LTPO(Low Temperature Polycrystalline-Si Oxide)低温多晶氧化物工艺，是融合了LTPS(Low Temperature Poly Si，低温多晶硅)和IGZO(indium gallium zinc oxide，铟镓锌氧化物)两个方案的特点，推出反应速度更快、功耗更低的LTPO方案。
参考附图1，LTPO工艺选取氧化物和多晶硅作为TFT器件的有源层材料，利用两种材料的固有特性提高器件的稳定性；但多晶硅固有的特性是存在漏电流过高的缺点：TFT沟道1存在一电学浮空区2，该区域是由于载流子在较大的VDs电压作用下，发生碰撞，电离产生电子-空穴对，电子被漏极吸引，空穴在沟道内积累形成浮体区，该区域会影响器件性能，在应用过程中容易发生浮体效应造成电容漏电，进而影响电路补偿效果，最终导致显示面板灰阶不均。
发明内容
有鉴于此，本发明实施例提供一种阵列基板及其制作方法、显示面板、电子设备的方法，主要目的是解决LTPO工艺中多晶硅有源层材料存在漏电流过高，在应用过程中容易发生浮体效应造成电容漏电，进而影响电路补偿电路，最终导致显示面板灰阶不均的问题。
为达到上述目的，本发明主要提供如下技术方案：
一方面，本发明实施例提供了一种阵列基板，其包括驱动TFT和开关TFT：
其中，所述驱动TFT包括多晶硅层、顶栅极和底栅极；
所述多晶硅层的两端分别与源极和漏极电连接；
所述顶栅极和所述底栅极分别设置在所述多晶硅层的上侧和下侧，用于减小所述漏极与所述源极之间的浮体效应。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现；
可选的，前述的一种阵列基板，所述多晶硅层设置于第一绝缘层的上侧、第一层间介质层的下侧，即所述第一绝缘层和所述第一层间介质层之间，第一缓冲层在所述第一绝缘层的下侧与其相邻设置，且所述底栅极设置于第一缓冲层与第一绝缘层之间；
其中，所述顶栅极设置在所述第一层间介质层的上侧。
可选的，前述的一种阵列基板，所述第二缓冲层于所述第一层间介质层的上侧与其相邻设置，所述顶栅极于所述第二缓冲层的上侧与其相邻设置。
可选的，前述的一种阵列基板，所述多晶硅层包括第一区域、第二区域和第三区域；
所述第一区域和所述第三区域设置在所述第二区域的两端，且所述第一区域和所述第三区域靠近所述第二区域与所述底栅极部分交叠；
其中，所述第一区域和所述第三区域为硼离子化结构；所述源极与所述漏极分别与所述第一区域和所述第三区域电连接。
可选的，前述的一种阵列基板，所述顶栅极为铟镓锌氧化物，所述底栅极为金属栅极；
其中，所述顶栅极与所述开关TFT的沟道层位于同一层。
一方面，本发明实施例还提供一种制作上述阵列基板的方法，其包括如下步骤：
在玻璃基板上涂覆柔性基底形成柔性基板，在所述柔性基板的上侧制作底栅极；
在所述底栅极的上侧沉积硅并进行多晶化和图形化处理形成多晶硅层；
在所述多晶硅层的上侧溅射顶栅极并图形化处理；
在所述顶栅极的上侧制作源极和漏极的通孔，溅射所述通孔并图形化处理。
可选的，在玻璃基板上涂覆柔性基底形成柔性基板，在所述基板的上侧沉积底栅极的方法；
具体为，在玻璃基板上涂敷柔性基底形成柔性基板，在所述柔性基板上沉积所述底栅极，并制作第一绝缘层。
可选的，在所述底栅极的上侧沉积硅并进行多晶化和图形化处理形成多晶硅层的方法；
还包括，在所述多晶硅层上制作第一层间介质层，在所述第一层间介质层上涂覆光刻胶后曝光显影，以剩余光刻胶做阻挡层对所述多晶硅层进行硼离子注入，形成P型TFT结构，完成后对剩余光刻胶进行剥离。
可选的，在所述多晶硅层的上侧溅射顶栅极并图形化处理的方法；
具体为，在所述第一层间介质层上沉积氧化硅作为第二缓冲层，在所述第二缓冲层上溅射所述顶栅极并对其进行图形化处理和导体化处理。
一方面，本发明实施例还提供一种显示面板，其包括前述的任一所述阵列基板。
另一方面，本发明实施例还提供一种电子设备，其包括前述的显示面板。
借由上述技术方案，本发明阵列基板及其制作方法、显示面板、电子设备至少具有下列优点：在不增加额外工艺流程的基础上，将传统驱动TFT的顶栅结构改为包括顶栅极和底栅极的双栅结构，相比于传统的TFT结构新增设的栅极屏蔽了漏极电场对沟道和源极的影响，减小漏电流，减弱了漏极与源极之间的浮体效应，促使显示面板灰阶均匀性提高。
附图说明
图1为传统阵列基板的剖面结构示意图；
图2为本发明实施例提供的一种阵列基板的剖面结构示意图；
图3为本发明实施例提供的一种阵列基板的第一部分剖面结构示意图；
图4为本发明实施例提供的一种阵列基板的第二部分的剖面结构示意图；
图5为本发明实施例提供的一种阵列基板的制作方法的流程图；
图6为本发明实施例提供的一种阵列基板的另一种剖面结构示意图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种阵列基板及其制作方法、显示面板及电子设备其具体实施方式、结构、特征及其功效，详细说明如后。在下述说明中，不同的“一实施例”或“实施例”指的不一定是同一实施例。此外，一或多个实施例中的特定特征、结构、或特点可由任何合适形式组合。
本发明实施例的技术方案为解决上述技术问题，总体思路如下：
实施例1
参考附图2，本发明实施例提供的一种阵列基板，其包括驱动TFT和开关TFT，
其中，所述驱动TFT包括多晶硅层3、顶栅极4和底栅极5；
所述多晶硅层3的两端分别与源极S和漏极D电连接；
所述顶栅极4和所述底栅极5分别设置在所述多晶硅层3的上侧和下侧，用于减小所述漏极D与所述源极S之间的浮体效应。
具体的，为了解决LTPO工艺中多晶硅有源层材料存在漏电流过高，在应用过程中容易发生浮体效应造成电容漏电，进而影响电路补偿电路，最终导致显示面板灰阶不均的问题，本发明实施例提供了阵列基板，包括驱动TFT和开关TFT，TFT(Thin FilmTransistor)是薄膜晶体管，是指在基板上沉积不同的薄膜形成开关的场效应晶体管；其中所述开关TFT为现有技术中的开关TFT结构，包括单一金属栅极的结构，未做改进；而所述驱动TFT则进行了改进，使其包括所述多晶硅层3、所述顶栅极4和所述底栅极5，所述多晶硅层3的两端分别与源极S(Source)和漏极D(Drain)电连接(与传统工艺相同)，同时将所述顶栅极4和所述底栅极5分别设置于所述多晶硅层3的上侧和下侧，进而屏蔽所述漏极D(Drain)端的电场对所述源极S(Source)以及二者之间的沟道的影响，从而减小漏电流，减弱所述漏极D与所述源极S之间的浮体效应，保证阵列基板的稳定，提高显示面板的灰阶均匀性；其中所述顶栅极4和所述底栅极5是金属栅极与非晶材料导体化的栅极，非晶材料导体化的栅极起到主要作用。
根据上述所列，本发明阵列基板及其制作方法、显示面板、电子设备至少具有下列优点：将传统驱动TFT的顶栅结构改为包括顶栅极4和底栅极5的双栅结构，相比于传统的TFT结构新增设的栅极屏蔽了漏极D(Drain)电场对沟道和源极S(Source)的影响，减小漏电流，减弱了漏极D与源极S之间的浮体效应，促使显示面板灰阶均匀性提高。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，具体的理解为：可以同时包含有A与B，可以单独存在A，也可以单独存在B，能够具备上述三种任一中情况。
进一步的，参考附图2，本发明的一个实施例提供一种阵列基板，在具体实施中，所述多晶硅层3设置于第一绝缘层6上侧、第一层间介质层7上侧，即所述第一绝缘层6和所述第一层间介质层7之间，第一缓冲层8在所述第一绝缘层6的下侧与其相邻设置，且所述底栅极5设置于第一缓冲层8与第一绝缘层6之间；所述顶栅极4设置在所述第一层间介质层7的上侧。
具体的，为了屏蔽了漏极D(Drain)电场对沟道和源极S(Source)的影响，减小漏电流，减弱了漏极D(Drain)与源极S(Source)之间的浮体效应，本发明采取的技术方案中，基于现有技术中阵列基板的结构设置由下而上依次设置基板-第一缓冲层8-第一绝缘层6-第一层间介质层7，将所述底栅极5设置在所述第一缓冲层8和所述第一绝缘层6之间，而所述顶栅极4则设置在所述第一层间介质7的上侧，二者之间可以存在其他功能层；其中所述基板为在玻璃基板上涂覆聚酰亚胺形成的柔性基板PI(Polyimide)9；所述第一缓冲层8是沉积氧化硅形成的第一缓冲层(Buffer-o)8；所述第一绝缘层6为常用栅极绝缘层GI1(Gateinsulator)6；所述第一层间介质层7为氮化硅型层间介质层或者成为层间绝缘层ILD-1(Inter-layer Dielectric)7。
进一步的，参考附图2，本发明的一个实施例提供一种阵列基板，在具体实施中，所述第二缓冲层10于所述第一层间介质层7的上侧与其相邻设置，所述顶栅极4于所述第二缓冲层10的上侧与其相邻设置。
具体的，为了灵活设置所述顶栅极4，本发明采取的技术方案中，将所述顶栅极4设置在所述二缓冲层10的上侧并与其相邻设置，其中所述第二缓冲层10是沉积氧化硅形成的第二缓冲层(Buffer-o)10；其中所述第二缓冲层(Buffer-o)10与所述第一层间介质层ILD-1(Inter-layer Dielectric)7之间的层位关系与现有技术中阵列基板结构的层位关系相同，此时所述顶栅极4可以是金属栅极也可以是非晶材料导体化的栅极，所述顶栅极4为非晶体导体化的栅极时为优选方案，因为前述开关TFT结构中的沟道层(IGZO)11则设置在所述第二缓冲层(Buffer-o)10与所述第一层间介质层ILD-1(Inter-layer Dielectric)7之间，也就是说在设置非晶体导体化的顶栅极4时，可以与所述沟道层(IGZO)11配合，减少处理工艺，简化工艺流程。
进一步的，参考附图2，本发明实施例提供的一种阵列基板，在具体实施中，所述多晶硅层3包括第一区域31、第二区域32和第三区域33；
所述第一区域31和所述第三区域33设置在所述第二区域32的两端，且所述第一区域31和所述第三区域33靠近所述第二区域32与所述底栅极5部分交叠；
其中，所述第一区域31和所述第三区域33为硼离子化结构；所述源极S与所述漏极D分别与所述第一区域31和所述第三区域33电连接。
具体的，为了简化工艺流程，缩小光刻胶的面积；本发明采取的技术方案中，将所述多晶硅层3设置为所述第一区域31、所述第二区域32和所述第三区域33依次连接的结构，即所述第一区域31和所述第三区域33分别连接在所述第二区域32的两侧，同时与在所述多晶硅层3下侧的底栅极5在靠近所述第二区域32出存在部分交叠区域，使得在对所述第一区域31和所述第三区域33进行硼离子化的时候需要先进行光刻胶(PR)15的涂敷，使在所述第二区域32上方的光刻胶(PR)15作为阻挡层，因而将所述多晶硅层3分段设置，对所述第一区域31和所述第三区域33进行硼离子化则能够较少的涂敷光刻胶(PR)15，节约成本的同时简化工艺步骤。
进一步的，参考附图2，本发明实施例提供的一种阵列基板，在具体实施中，所述顶栅极4为铟镓锌氧化物，所述底栅极5为金属栅极；
其中，所述顶栅极4与所述开关TFT的沟道层11位于同一层。
具体的，为了配合原有开关TFT的工艺流程，简化工艺步骤，本发明采取的技术方案中，将所述顶栅极4设置为铟镓锌氧化物(IGZO)，所述底栅极5设置为金属栅极(Gate-1),同时使所述作为顶栅极4的铟镓锌氧化物(IGZO)与所述开关TFT的沟道层(IGZO)11位于同一层，其中需要说明的是，原本开关TFT的沟道层(IGZO)11即为铟镓锌氧化物(IGZO)，因而在进行所述顶栅极4与所述沟道层(IGZO)11所在层的工艺加工时即可进行同步操作，无需进行分别的操作，简化工艺流程，且能够较为简单的完成所述驱动TFT双栅结构的设置；当然，参考附图6，也可以保留原有的顶栅极5(金属栅极Gate-1)，将所述底栅极4设置在所述多晶硅层3的下侧，同样可以得到双栅结构的TFT。
实施例2
进一步的，参考附图5，本发明一个实施例提供的一种阵列基板的制作方法，在具体实施中，包括如下步骤：
需要说明的是，本实施例针对的是顶栅极4设置为铟镓锌氧化物(IGZO)，所述底栅极5设置为金属栅极(Gate-1)的情况：
S1、在玻璃基板上涂覆柔性基底13形成柔性基板9，在所述柔性基板9的上侧制作底栅极4；
S2、在所述底栅极4的上侧沉积硅并进行多晶化和图形化处理形成多晶硅层3；
S3、在所述多晶硅层3的上侧溅射顶栅极5并图形化处理；
S4、在所述顶栅极5的上侧制作源极S和漏极D(Drain)的通孔14，溅射所述通孔14并图形化处理。
具体的，参考附图3和4，本发明采取的技术方案中采用下述步骤进行前述阵列基板的制备，
S1、在玻璃基板(Glass)上涂覆聚酰亚胺形成柔性基底(PI)形成柔性基板9，在所述柔性基板9上沉积氧化硅做第一缓冲层Buffer-08，在所述第一缓冲层(Buffer-o)8上沉积底栅极4(Gate-1),并制作第一绝缘层GI1(Gate insulator)6。
S2、在所述底栅极4(Gate-1)的上侧沉积非晶硅(Si)并做激光退火(ELA)处理形成多晶硅(Poly-Si)，接着进行多晶硅(Poly-Si)的图形化处理形成多晶硅层3即所述驱动TFT的有源层；
S21、在所述多晶硅层3上制作第一层间介质层ILD-1(Inter-layer Dielectric)7，在所述第一层间介质层ILD-1(Inter-layer Dielectric)7上涂敷光刻胶(PR)15后曝光显影，以剩余光刻胶(PR)15做阻挡层对所述多晶硅层3的第一区域31和第三区域33进行硼离子化注入，即将所述第二区域32阻挡，对所述第一区域31和所述第三区域33进行离子化注入，使其二者与所述源极S(source)和漏极D(drain)电连接后形成P型TFT结构，再完成对剩余光刻胶(PR)15的剥离；
其中，所述P型TFT结构为PMOS结构：PMOS是指n型衬底、p沟道，靠空穴的流动运送电流的MOS晶体管；mos晶体管管是金属(metal)-氧化物(oxide)-半导体(semiconductor)场效应晶体管，或者称是金属—绝缘体(insulator)-半导体；MOS管的源极S(source)和漏极D(drain)是可以对调的。
S3、在所述多晶硅层3的上侧溅射顶栅极(IGZO)4并图形化处理；
具体为，在所述第一层间介质层ILD-1(Inter-layer Dielectric)7上沉积氧化硅作为第二缓冲层(Buffer-o)10，用以侧挡所述第一层间介质层ILD-1(Inter-layerDielectric)7中H离子扩散；在所述第二缓冲层(Buffer-o)10上溅射所述顶栅极4并进行图形化处理，在所述顶栅极4上沉积第二绝缘层GI2(Gate insulator)17，并对所述顶栅极4进行导体化处理；
其中，所述顶栅极4与所述开关TFT的沟道层(IGZO)11处于同一层，因而在沉积氧化硅作为第二缓冲层(Buffer-o)10后对所述开关TFT的栅极(Gate-2)进行溅射并图形化处理，利用所述开关TFT的栅极(Gate-2)作为阻挡层对未被遮挡部分的顶栅极4进行导体化处理；其中所述沟道层(IGZO)11与所述多晶硅层3同样需要进行导体化处理，区别为对所述多晶硅层3的第一区域31和第三区域3进行硼离子注入，对所述沟道层(IGZO)11两侧的部分进行氢离子(H+)注入。
S4、在所述顶栅极(IGZO)4的上侧制作源极S(Source)和漏极D(Drain)的通孔14，溅射所述通孔14并图形化处理。
具体为，在所述顶栅极(IGZO)4上沉积氧化硅型第二层间介质层ILD-2(Inter-layer Dielectric)16，并进行源极S(Source)和漏极D(Drain)的通孔14的制作，即挖孔至所述多晶硅层3中被离子注入的所述第一区域31和所述第三区域33，溅射所述通孔14并做图形化处理,；同时进行所述开关TFT的源极S1(Source)和漏极D1(Drain)的通孔14的制作，溅射所述通孔14并做图形化处理。
实施例3
进一步的，参考附图6，本发明一个实施例提供的一种阵列基板的制作方法，在具体实施中，包括如下步骤：
需要说明的是，本实施例针对的是顶栅极4设置为金属栅极(Gate-1)且保持在所述多晶硅层3上侧，在所述多晶硅层3下侧加设所述底栅极5(Gate-3)的情况：
在玻璃基板(Glass)上涂覆聚酰亚胺(PI)作为柔性基板9，在所述柔性基板9上沉积氧化硅作为第一缓冲层(Buffer-o)8，接着溅射金属层并做图形化处理形成所述底栅极5(Gate-3)，接着沉积第一绝缘层GI1(Gate insulator)6；
在所述第一绝缘层GI1(Gate insulator)6上沉积非晶Si后做激光退火(ELA)处理形成多晶硅(Poly-Si)，接着做多晶硅的图形化处理形成所述多晶硅层3，即所述驱动TFT的有源层；
在所述多晶硅层3上沉积第二绝缘层GI2(Gate insulator)17，接着溅射金属层并做图形化处理形成所述顶栅极4(Gate-1)；以所述顶栅极4(Gate-1)遮挡所述多晶硅层3的多晶硅沟道，对未被遮挡的多晶硅(Poly-Si)部分进行离子注入，形成PMOS结构，并方便连接后续所述驱动TFT的源极S和漏极D；
在所述顶栅极4(Gate-1)上沉积第一层间介质层ILD-1(Inter-layerDielectric)7，并进行源极S(Source)和漏极D(Drain)的通孔14的制作，分别挖孔至所述多晶硅层3中被离子注入的所述第一区域31和所述第三区域33；
在所述第一层间介质层ILD-1(Inter-layer Dielectric)7沉积第二缓冲层(Buffer-o)10，并在所述第二缓冲层(Buffer-o)10的上侧进行传统的所述开关TFT的工艺流程，所述开关TFT的工艺流程为本领域技术人员熟知的，参照上述实施例同样可以获得，同时在本发明提供的实施例中并未进行改进，因而在本实施例中不做过多赘述。
实施例4
本发明实施例提供的一种显示面板，在具体实施中，包括上述实施例中所述的阵列基板。
实施例5
本发明实施例提供的一种电子设备，在具体实施中，包括上述实施例中所述的显示面板。
Claims (11)
1.一种阵列基板，其包括驱动TFT和开关TFT，其特征在于：
所述驱动TFT包括多晶硅层、顶栅极和底栅极；
所述多晶硅层的两端分别与源极和漏极电连接；
所述顶栅极和所述底栅极分别设置在所述多晶硅层的上侧和下侧，用于减小所述漏极与所述源极之间的浮体效应。
2.根据权利要求1所述的阵列基板，其特征在于：
所述多晶硅层设置于第一绝缘层的上侧、第一层间介质层的下侧，即所述第一绝缘层和所述第一层间介质层之间，第一缓冲层在所述第一绝缘层的下侧与其相邻设置，且所述底栅极设置于第一缓冲层与第一绝缘层之间；
其中，所述顶栅极设置在所述第一层间介质层的上侧。
3.根据权利要求2所述的阵列基板，其特征在于：
所述第二缓冲层于所述第一层间介质层的上侧与其相邻设置，所述顶栅极于所述第二缓冲层的上侧与其相邻设置。
4.根据权利要求3所述的阵列基板，其特征在于：
所述多晶硅层包括第一区域、第二区域和第三区域；
所述第一区域和所述第三区域设置在所述第二区域的两端，且所述第一区域和所述第三区域靠近所述第二区域与所述底栅极部分交叠；
其中，所述第一区域和所述第三区域为硼离子化结构；所述源极与所述漏极分别与所述第一区域和所述第三区域电连接。
5.根据权利要求1所述的阵列基板，其特征在于：
所述顶栅极为铟镓锌氧化物，所述底栅极为金属栅极；
其中，所述顶栅极与所述开关TFT的沟道层位于同一层。
6.制作权利要求1-5所述阵列基板的方法，其特征在于，其包括如下步骤：
在玻璃基板上涂覆柔性基底形成柔性基板，在所述柔性基板的上侧制作底栅极；
在所述底栅极的上侧沉积硅并进行多晶化和图形化处理形成多晶硅层；
在所述多晶硅层的上侧溅射顶栅极并图形化处理；
在所述顶栅极的上侧制作源极和漏极的通孔，溅射所述通孔并图形化处理。
7.根据权利要求6所述的制作阵列基板的方法，其特征在于，在玻璃基板上涂覆柔性基底形成柔性基板，在所述基板的上侧沉积底栅极的方法；
具体为，在玻璃基板上涂敷柔性基底形成柔性基板，在所述柔性基板上沉积所述底栅极，并制作第一绝缘层。
8.根据权利要求7所述的制作阵列基板的方法，其特征在于，在所述底栅极的上侧沉积硅并进行多晶化和图形化处理形成多晶硅层的方法；
还包括，在所述多晶硅层上制作第一层间介质层，在所述第一层间介质层上涂覆光刻胶后曝光显影，以剩余光刻胶做阻挡层对所述多晶硅层进行硼离子注入，形成P型TFT结构，完成后对剩余光刻胶进行剥离。
9.根据权利要求8所述的制作阵列基板的方法，其特征在于，在所述多晶硅层的上侧溅射顶栅极并图形化处理的方法；
具体为，在所述第一层间介质层上沉积氧化硅作为第二缓冲层，在所述第二缓冲层上溅射所述顶栅极并对其进行图形化处理和导体化处理。
10.一种显示面板，其特征在于，其包括：
权利要求1-5中任一所述的阵列基板。
11.一种电子设备，其特征在于，其包括：
权利要求要求10所述的显示面板。
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