CN109661722A - 用于集成电路结构的多孔半导体层转移 - Google Patents
用于集成电路结构的多孔半导体层转移 Download PDFInfo
- Publication number
- CN109661722A CN109661722A CN201780053627.5A CN201780053627A CN109661722A CN 109661722 A CN109661722 A CN 109661722A CN 201780053627 A CN201780053627 A CN 201780053627A CN 109661722 A CN109661722 A CN 109661722A
- Authority
- CN
- China
- Prior art keywords
- layer
- side dielectric
- dielectric layer
- porous
- circuit structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 148
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 238000012545 processing Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 71
- 229910052710 silicon Inorganic materials 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 26
- 238000004891 communication Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000002161 passivation Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 271
- 229910021426 porous silicon Inorganic materials 0.000 description 28
- 230000008569 process Effects 0.000 description 27
- 238000013461 design Methods 0.000 description 23
- 238000005516 engineering process Methods 0.000 description 23
- 238000003860 storage Methods 0.000 description 14
- 238000012546 transfer Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 12
- 238000003486 chemical etching Methods 0.000 description 12
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000005611 electricity Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000000227 grinding Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 238000006116 polymerization reaction Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000004220 aggregation Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052729 chemical element Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 101100154785 Mus musculus Tulp2 gene Proteins 0.000 description 1
- 239000003570 air Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005518 electrochemistry Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/12—Supports; Mounting means
- H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
- H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6661—High-frequency adaptations for passive devices
- H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种集成射频(RF)电路结构可以包括在半导体器件层的正面表面上的有源器件。与半导体器件层的正面表面相对的背面表面可以由背面电介质层支撑。集成RF电路结构还可以包括在正面电介质层上的处理衬底,该正面电介质层位于有源器件的正面和半导体器件层的正面表面的至少一部分上。集成RF电路结构可以进一步包括在半导体器件层的背面表面上的背面电介质层。背面电介质层可以远离正面电介质层布置。
Description
技术领域
本公开一般地涉及集成电路(IC)。更具体地,本公开涉及用于集成电路结构的多孔半导体层转移的方法和装置。
背景技术
由于成本和功耗考虑,包括高性能双工器的移动RF芯片设计(例如,移动RF收发器)已经迁移到深亚微米工艺节点。这种移动RF收发器的设计在这个深亚微米工艺节点变得复杂。这些移动RF收发器的设计复杂性由于用于支持通信增强(诸如载波聚合)的增加的电路功能而进一步复杂化。移动RF收发器的进一步设计挑战包括模拟/RF性能考虑因素,包括失配、噪声和其他性能因素。这些移动RF收发器的设计包括使用附加的无源器件,例如,以抑制谐振,以及/或者执行滤波、旁路和耦合。
绝缘体上硅(SOI)技术利用分层的硅绝缘体硅衬底代替传统的硅衬底,以减少寄生器件电容并且提高性能。基于SOI的器件不同于传统的硅制器件,因为硅结位于电绝缘体(通常是掩埋氧化物(BOX)层)上方。然而,厚度减小的BOX层可能不足以减小由硅层上的有源器件与支撑BOX层的衬底的接近而引起的寄生电容。
例如,目前使用SOI衬底来制造高性能互补金属氧化物半导体(CMOS)射频(RF)开关技术。为了增加器件隔离并且减少RF损耗,则可以将这种开关器件物理地接合到高电阻率(HR)处理晶片,诸如HR-硅或蓝宝石。由于多层绝缘电介质,开关器件与底层衬底的空间分离的增加显著地改善了CMOS开关的RF性能。遗憾的是,相对于体半导体晶片的成本,SOI晶片的使用相当昂贵。
发明内容
一种制造集成电路结构的方法可以包括蚀刻体半导体晶片以产生多孔半导体层。该方法还可以包括在多孔半导体层上外延生长半导体器件层。该方法可以进一步包括在半导体器件层上制造有源器件。该方法还可以包括在有源器件上沉积正面电介质。该方法可以进一步包括将处理衬底接合到有源器件上的正面电介质。该方法还可以包括去除体半导体晶片的至少一部分。该方法可以进一步包括选择性地蚀刻掉多孔半导体层,同时保留半导体器件层。
一种集成射频(RF)电路结构可以包括在半导体器件层的正面表面上的有源器件。与半导体器件层的正面表面相对的背面表面可以由背面电介质层支撑。集成RF电路结构还可以包括在正面电介质层上的处理衬底,该正面电介质层位于有源器件的正面和半导体器件层的正面表面的至少一部分上。集成RF电路结构可以进一步包括在半导体器件层的背面表面上的背面电介质层。背面电介质层可以远离正面电介质层而被布置。
一种集成射频(RF)电路结构可以包括在半导体器件层的正面表面上的用于开关的装置。与半导体器件层的正面表面相对的背面表面可以由背面电介质层支撑。集成RF电路结构还可以包括在正面电介质层上的处理衬底,该正面电介质层位于开关装置的正面和半导体器件层的正面表面的至少一部分上。集成RF电路结构可以进一步包括在半导体器件层的背面表面上的背面电介质层。背面电介质层可以远离正面电介质层而被布置。
一种射频(RF)前端模块可以具有包括在半导体器件层的正面表面上的开关晶体管的集成RF电路结构。与半导体器件层的正面表面相对的背面表面可以由背面电介质层支撑。集成RF电路结构还可以包括在正面电介质层上的处理衬底,该正面电介质层位于开关晶体管的正面和半导体器件层的正面表面的至少一部分上。集成RF电路结构可以进一步包括在半导体器件层的背面表面上的背面电介质层。背面电介质层可以远离正面电介质层而被布置。RF前端模块可以包括耦合到开关晶体管的输出的天线。
这已经相当广泛地概述了本公开的特征和技术优点,以便可以更好地理解随后的详细描述。下面将描述本公开的附加特征和优点。本领域技术人员应当理解,本公开可以容易地用作修改或设计用于实现本公开的相同目的的其他结构的基础。本领域技术人员还应当认识到,这种等效构造没有脱离所附权利要求中阐述的本公开的教导。当结合附图考虑时,从以下描述将更好地理解关于其组织和操作方法以及其他目的和优点而被认为是本公开的特征的新颖特征。然而,应当清楚地理解,每个附图被提供仅用于说明和描述的目的,并且不旨在作为本公开的范围的定义。
附图说明
为了更完整地理解本公开,现在参考结合附图给出的以下描述。
图1A是根据本公开的一方面的采用双工器的射频(RF)前端(RFFE)模块的示意图。
图1B是根据本公开的各方面的采用用于芯片组的双工器来提供载波聚合的射频(RF)前端(RFFE)模块的示意图。
图2A是根据本公开的一方面的双工器设计的图。
图2B是根据本公开的一方面的射频(RF)前端模块的图。
图3A至图3E示出了根据本公开的各方面的层转移工艺期间的集成电路结构的截面图。
图4A至图4F示出了根据本公开的各方面的多孔硅层转移工艺期间的集成电路结构的截面图。
图5是示出根据本公开的各方面的使用多孔硅层转移工艺来构建集成电路结构的方法的工艺流程图。
图6是示出其中可以有利地采用本公开的配置的示例性无线通信系统的框图。
图7是示出根据一种配置的用于半导体部件的电路、布局和逻辑设计的设计工作站的框图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述,而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括具体细节,以便提供对各种概念的透彻理解。然而,对于本领域技术人员很清楚的是,可以在没有这些具体细节的情况下实践这些概念。在一些实例中,以框图形式示出了公知的结构和部件,以便避免模糊这些概念。如本文所述,术语“和/或”的使用旨在表示“包括性的或”,并且术语“或”的使用旨在表示“排他性的或”。
应当理解,术语“层”包括薄膜,并且除非另有说明,否则不应当被解释为表示垂直或水平厚度。如本文所述,术语“衬底”可以是指切割的晶片的衬底,或者可以是指未切割的晶片的衬底。类似地,术语芯片和管芯可以可互换地使用,除非这种互换会加重轻信。
由于成本和功耗考虑,移动射频(RF)芯片设计(例如,移动RF收发器)已经迁移到深亚微米工艺节点。移动RF收发器的设计复杂性由于用于支持通信增强(诸如载波聚合)的增加的电路功能而进一步复杂化。移动RF收发器的进一步设计挑战包括模拟/RF性能考虑因素,包括失配、噪声和其他性能因素。这些移动RF收发器的设计包括使用无源器件,例如,以抑制谐振,以及/或者执行滤波、旁路和耦合。
现代半导体芯片产品的成功制造涉及材料与所采用的工艺之间的相互作用。特别地,在后端线工艺(BEOL)工艺中在半导体制造期间形成无源器件是工艺流程中越来越具有挑战性的部分。在保持小特征尺寸方面尤其如此。
绝缘体上硅(SOI)技术利用分层的硅绝缘体硅衬底取代传统的硅衬底,以减少寄生器件电容并且提高性能。基于SOI的器件不同于传统的硅制器件,因为硅结位于电绝缘体(通常是掩埋氧化物(BOX)层)上方。然而,厚度减小的BOX层可能不足以减小由硅层上的器件与支撑BOX层的衬底的接近而引起的寄生电容。
例如,目前使用SOI衬底来制造高性能互补金属氧化物半导体(CMOS)射频(RF)开关技术。为了增加器件隔离并且减少RF损耗,则可以将这种开关器件物理地接合到高电阻率(HR)处理晶片,诸如HR-硅或蓝宝石。由于多层绝缘电介质,开关器件与底层衬底的空间分离的增加显著地改善了CMOS开关的RF性能。
为了产生到器件和开关电路的欧姆接触,可能需要去除原始SOI衬底。这可以通过以下方式来实现:使用物理研磨来减薄SOI衬底的硅处理件,然后进行选择性化学蚀刻,诸如四甲基氢氧化铵(TMAH),其选择性地去除SOI处理晶片以暴露原始SOI的掩埋氧化物(BOX)。然后可以使用标准光刻技术从上方电接触RF开关电路。虽然这项技术可以实现非常高的RF性能,但是它需要付出代价,即,破坏了昂贵的SOI衬底。
本发明的各方面涉及使用多孔硅衬底作为当前用于制造RF开关技术的当前绝缘体上硅(SOI)衬底技术的替代物。也就是说,本公开的各方面采用廉价的多孔硅衬底以使得能够在不使用昂贵的SOI衬底的情况下形成半导体器件层。根据本公开的该方面,集成射频(RF)电路结构包括在半导体器件层的正面表面上的有源器件。与半导体器件层的正面表面相对的背面表面由背面电介质层支撑。集成电路结构还包括在正面电介质层上的处理衬底。正面电介质层位于有源器件的正面和半导体器件层的正面表面的至少一部分上。集成电路结构进一步包括在半导体器件层的背面表面上的背面电介质层。背面电介质布置在距正面电介质层的远端。
对于无线通信,无源器件用于在载波聚合系统中处理信号。在载波聚合系统中,信号使用高频带和低频带进行通信。在芯片组中,无源器件(例如,双工器)通常被插入在天线与调谐器(或射频(RF)开关)之间以确保高性能。通常,双工器设计包括电感器和电容器。双工器可以通过使用具有高品质(Q)因子的电感器和电容器来获取高性能。高性能双工器也可以通过减少部件之间的电磁耦合来获取,这可以通过部件的几何形状和方向的布置来实现。
图1A是根据本公开的一方面的采用双工器200的射频(RF)前端(RFFE)模块100的示意图。RF前端模块100包括功率放大器102、双工器/滤波器104和射频(RF)开关模块106。功率放大器102将信号放大到某个功率水平以进行传输。双工器/滤波器104根据各种不同的参数(包括频率、插入损耗、抑制或其他类似参数)对输入/输出信号进行滤波。另外,RF开关模块106可以选择输入信号的某些部分以传递到RF前端模块100的其余部分。
RF前端模块100还包括调谐器电路112(例如,第一调谐器电路112A和第二调谐器电路112B)、双工器200、电容器116、电感器118、接地端子115和天线114。调谐器电路112(例如,第一调谐器电路112A和第二调谐器电路112B)包括诸如调谐器、便携式数据输入端子(PDET)和内务工作模数转换器(HKADC)等部件。调谐器电路112可以针对天线114执行阻抗调谐(例如,电压驻波比(VSWR)优化)。RF前端模块100还包括耦合到无线收发器(WTR)120的无源组合器108。无源组合器108组合来自第一调谐器电路112A和第二调谐器电路112B的检测功率。无线收发器120处理来自无源组合器108的信息,并且将该信息提供给调制解调器130(例如,移动台调制解调器(MSM))。调制解调器130向应用处理器(AP)140提供数字信号。
如图1A所示,双工器200位于调谐器电路112的调谐器部件与电容器116、电感器118和天线114之间。双工器200可以放置在天线114与调谐器电路112之间以从RF前端模块100到包括无线收发器120、调制解调器130和应用处理器140的芯片组提供高系统性能。双工器200还在高频带频率和低频带频率两者上执行频域复用。在双工器200对输入信号执行其频率复用功能之后,双工器200的输出被馈送到包括电容器116和电感器118的可选的LC(电感器/电容器)网络。当期望时,LC网络可以针对天线114提供额外的阻抗匹配部件。然后,由天线114发射或接收具有特定频率的信号。尽管示出了单个电容器和电感器,但是也可以考虑多个部件。
图1B是根据本公开的一方面的用以提供载波聚合的用于芯片组160的无线局域网(WLAN)(例如,WiFi)模块170和RF前端模块150的示意图,WiFi模块170包括第一双工器200-1,RF前端模块150包括第二双工器200-2。WiFi模块170包括将天线192可通信地耦合到无线局域网模块(例如,WLAN模块172)的第一双工器200-1。RF前端模块150包括通过双工器180将天线194可通信地耦合到无线收发器(WTR)120的第二双工器200-2。无线收发器120和WiFi模块170的WLAN模块172耦合到由电源152通过电源管理集成电路(PMIC)156供电的调制解调器(MSM,例如,基带调制解调器)130。芯片组160还包括电容器162和164以及电感器166以提供信号完整性。PMIC 156、调制解调器130、无线收发器120和WLAN模块172均包括电容器(例如,158、132、122和174)并且根据时钟154进行操作。芯片组160中的各种电感器和电容器部件的几何形状和布置可以减少部件之间的电磁耦合。
图2A是根据本公开的一方面的双工器200的图。双工器200包括高频带(HB)输入端口212、低频带(LB)输入端口214和天线216。双工器200的高频带路径包括高频带天线开关210-1。双工器200的低频带路径包括低频带天线开关210-2。包括RF前端模块的无线设备可以使用天线开关210和双工器200来实现用于无线设备的RF输入和RF输出的宽范围频带。另外,天线216可以是多输入多输出(MIMO)天线。多输入多输出天线将广泛用于无线设备的RF前端,以支持诸如载波聚合等功能。
图2B是根据本公开的一方面的RF前端模块250的图。RF前端模块250包括天线开关(ASW)210和双工器200(或三工器)以实现图2A中所示的宽范围频带。此外,RF前端模块250包括由衬底202支撑的滤波器230、RF开关220和功率放大器218。滤波器230可以包括各种LC滤波器,该LC滤波器具有沿着衬底202布置的电感器(L)和电容器(C)以用于形成双工器、三工器、低通滤波器、巴伦滤波器和/或陷波滤波器以防止RF前端模块250中的高次谐波。双工器200可以实现为系统板201(例如,印刷电路板(PCB)或封装衬底)上的表面安装器件(SMD)。可替代地,双工器200可以在衬底202上实现。
RF前端模块250可以使用包括层转移工艺的绝缘体上硅(SOI)技术来实现。虽然这项技术可以实现非常高的RF性能,但是它需要付出代价,即,破坏了昂贵的SOI衬底。结果,本公开的各方面包括用于形成多孔硅层的层转移工艺,如图3A至图3E和图4A至图4F所示。
图3A至图3E示出了根据本公开的各方面的层转移工艺期间的集成电路结构300的截面图。如图3A所示,RF绝缘体上硅(SOI)器件包括在由牺牲衬底301(例如,体晶片)支撑的掩埋氧化物(BOX)层320上的器件310。RF SOI器件还包括在第一电介质层306内耦合到器件310的互连350。如图3B所示,处理衬底302接合到RF SOI器件的第一电介质层306。另外,去除牺牲衬底301。使用层转移工艺去除牺牲衬底301通过增加电介质厚度能够实现高性能低寄生RF器件。也就是说,RF SOI器件的寄生电容与电介质厚度成比例,该电介质厚度决定了器件310与处理衬底302之间的距离。
如图3C所示,一旦固定处理衬底302并且去除牺牲衬底301,翻转RF SOI器件。如图3D所示,使用例如常规互补金属氧化物半导体(CMOS)工艺执行层转移后金属化工艺。如图3E所示,集成电路结构300通过沉积钝化层、开放接合焊盘、沉积再分布层(RDL)、以及形成导电凸块/柱以使得集成电路结构300能够接合到系统板(例如,印刷电路板(PCB))来完成。
本公开的各个方面提供用于层转移和转移后金属化以提供对集成电路结构的器件的背面的访问的技术。相比之下,对在前端线(FEOL)工艺期间形成的器件的访问通常在中端线(MEOL)工艺期间被提供,该MEOL工艺提供器件的栅极和源极/漏极区域与后端线(BEOL)互连层(例如,M1、M2等)之间的接触。
本公开的另外的方面涉及使用多孔硅衬底作为被用于利用如图3A至图3E所示的专有层转移技术来制造RF开关技术的当前绝缘体上硅(SOI)衬底技术的替代物。也就是说,本公开的各方面采用廉价的多孔硅衬底来代替昂贵的SOI衬底。
多孔硅是化学元素硅的一种形式,其在其微结构中引入了纳米多孔洞,使得表面与体积之比大,例如大约为500m2/cm3。多孔硅可以通过在稀释的氢氟酸(HF)中电化学蚀刻单晶硅衬底来产生。多孔硅层的孔隙率和厚度可以通过改变电流密度、HF浓度和电化学蚀刻的持续时间来被控制。由于电化学蚀刻导致的表面积的大量增加,与单晶硅相比,多孔硅表现出明显更高的蚀刻速率。
在本公开中,提出了相对便宜的硅衬底经历电化学蚀刻以便产生多孔硅表面层。这种多孔层在高温下是稳定的,并且表面可以经由高温退火进行密封,包括但不限于在约1100℃的温度下。一旦被密封,硅表面然后可以被用作成核层,并且然后可以利用传统的外延生长技术来沉积单晶硅再生长层。
提出了该单晶硅再生长层针对SOI衬底的有源器件本体层而被交换,并且将多孔硅层用作选择性蚀刻材料。
以这种方式,包括硅再生长层的多孔衬底将提供对昂贵的SOI衬底的直接替代。包括硅再生长层的多孔衬底将经历CMOS工艺,并且然后被接合到高电阻率处理晶片。原始硅衬底(由其产生多孔层)将经历物理研磨以暴露多孔硅层。然后,暴露的多孔硅层将经历选择性化学蚀刻去除,从而仅留下单晶硅再生长层。
图4A至图4F示出了根据本公开的各方面的多孔硅层转移工艺期间的集成电路结构400的截面图。代表性地,集成电路结构400包括在由牺牲衬底430(例如,SOI体晶片)支撑的半导体器件层440(例如,绝缘体上硅(SOI)层)上制造的有源器件402。有源器件402可以是晶体管或其他类似的有源逻辑。在RF应用中,有源器件402可以是开关晶体管。在本公开的一个方面,半导体器件层440可以是单晶硅再生长层。
牺牲衬底430可以具有由体晶片420(例如,体半导体晶片)支撑的多孔层410(例如,多孔硅层)。例如,多孔层410的厚度可以从在10微米之下到超过100微米,并且可以具有20%至70%的孔隙率。应当理解,这些范围仅用于说明目的,并且其他值也是可接受的。半导体器件层440可以由多孔层410支撑。集成电路结构400还可以包括在正面电介质层460内耦合到有源器件402的正面金属化部450。正面电介质层460可以覆盖正面金属化部450,并且可以在CMOS工艺之后被平坦化。
在本公开的一个方面,牺牲衬底430可以具有第一多孔层(例如,多孔层410)和第二多孔层(未示出)。第二多孔层可以与第一多孔层相邻或间隔开。第一多孔层和第二多孔层可以具有相同、相似或不同的孔隙率和/或厚度。在本公开的相关方面,第二多孔层可以是薄的并且具有高孔隙率,其中第二多孔层的孔隙率可以大于第一多孔层的孔隙率。第二多孔层可以由第一多孔层支撑。半导体器件层440可以由第二多孔层支撑。
在本公开的另一方面,蚀刻体半导体晶片可以包括蚀刻体半导体以产生第三多孔半导体层,其中第三多孔层的孔隙率小于第二多孔层的孔隙率,并且类似于第一多孔层的孔隙率。第三多孔层可以由第二多孔层支撑。半导体器件层440可以由第三多孔层支撑。
如图4A和图4B所示,处理衬底470(例如,硅)接合到集成电路结构400的正面电介质层460,并且集成电路结构400被翻转以暴露牺牲衬底430。在图4C中,硅背面研磨去除体晶片420并且暴露多孔层410。使用层转移工艺去除体晶片420通过增加电介质厚度来实现了高性能低寄生RF器件。也就是说,集成电路结构400的寄生电容与电介质厚度成比例,该电介质厚度决定了有源器件402与处理衬底470之间的距离。
根据本公开的各方面,处理衬底470可以由诸如硅等半导体材料构成。另外,RF增强层可以沉积在有源器件402上的正面电介质层460上。在这种配置中,处理衬底470布置在RF增强层上,RF增强层可以是富陷阱层。在本公开的该方面,处理衬底470可以是处理过的晶片,包括至少一个其他有源器件。可替代地,处理衬底470可以是用于通过减小寄生电容来进一步改善谐波的无源衬底。在这种配置中,处理衬底470可以包括至少一个无源器件。如本文所述,术语“无源衬底”可以是指切割的晶片或板的衬底,或者可以是指未切割的晶片/板的衬底。在一种配置中,无源衬底由玻璃、空气、石英、蓝宝石、高电阻率硅或其他类似的无源材料构成。无源衬底也可以是无芯衬底。
在图4D中,应用选择性蚀刻以去除多孔层410。例如,可以使用化学蚀刻,诸如稀释的四甲基氢氧化铵(TMAH)蚀刻。由于多孔层410的表面积的增加,例如,使用工业标准湿法蚀刻实现了约100,000:1的特别高选择性的蚀刻速率。另外,与外延P++蚀刻停止不同,使用多孔层410作为蚀刻停止是固有的,并且由于掺杂剂引起的阈值电压偏移减少或甚至被消除。
在本公开的一个方面,多孔层410可以具有用于控制蚀刻的进展并且防止该蚀刻对半导体器件层440进行蚀刻的蚀刻停止层(未示出)。蚀刻停止层可以与半导体器件层440相邻或间隔开。
在本公开的另一方面,去除体半导体晶片的至少一部分可以包括在第二层处劈开体半导体晶片并且重新使用体半导体晶片的剩余部分。例如,蚀刻停止层可以是具有的孔隙率高于多孔层410的劈开平面,其允许牺牲衬底430从半导体器件层440被劈开。然后可以将体半导体晶片的剩余部分重新用于执行另一多孔硅层工艺,或者用于其他目的。
如图4E所示,背面电介质层480沉积在浅沟槽隔离(STI)区域和堆叠沉积层(SDL)上。如图4F所示,集成电路结构400通过沉积钝化层490、开放接合焊盘、沉积再分布层(RDL)、以及形成导电凸块/柱452以使得集成电路结构400能够接合到系统板(例如,印刷电路板(PCB))来完成。
如图4A至图4F所示,集成电路结构400包括与有源器件402的源极/漏极区域耦合的中端线(MEOL)/后端线(BEOL)互连。如本文所述,MEOL/BEOL层被称为正面层。相反,支撑有源器件402的层可以称为背面层。根据该术语,正面金属化部450耦合到有源器件402的源极/漏极区域,并且布置在正面电介质层460中。此外,处理衬底470耦合到正面电介质层460。在该配置中,背面电介质层480与有源器件402相邻并且直接支撑有源器件402。
再次参考图4A至图4C,多孔层410的使用使得能够在不使用昂贵的SOI衬底的情况下形成半导体器件层440。根据本公开的该方面,集成电路结构400包括在半导体器件层440的正面表面442上的有源器件402。与半导体器件层440的正面表面442相对的背面表面444由背面电介质层480支撑。集成电路结构400还包括在正面电介质层460上的处理衬底470。正面电介质层460位于有源器件402的正面404和半导体器件层440的正面表面442的至少一部分上。集成电路结构400进一步包括在半导体器件层440的背面表面444上的背面电介质层480。背面电介质层480布置在距正面电介质层460的远端。
图5是示出根据本公开的一方面的制造集成电路结构的方法500的工艺流程图。方法500开始于框502,在框502中,蚀刻体半导体晶片以产生多孔半导体层。例如,如图4A所示,蚀刻牺牲衬底430(例如,SOI体晶片)以产生由体晶片420(例如,体半导体晶片)支撑的多孔层410(例如,多孔半导体层)。牺牲衬底430可以是硅,使得多孔层410是多孔硅并且体晶片420是硅。在图4A所示的配置中,多孔层410邻近体晶片420形成。
在本公开的一个方面,多孔层410的厚度可以从在10微米之下到超过100微米,并且孔隙率可以从20%到70%。应当理解,这些范围仅用于说明目的,并且其他值也是可接受的。
在本公开的另一方面,蚀刻体半导体晶片可以包括蚀刻体半导体晶片以产生第一多孔半导体层,以及蚀刻体半导体晶片以产生第二多孔半导体层。例如,牺牲衬底430可以具有第一多孔层(例如,多孔层410)和第二多孔层(未示出)。第二多孔层可以与第一多孔层相邻或间隔开。第一多孔层和第二多孔层可以具有相同、相似或不同的孔隙率和/或厚度。在本发明的相关方面,第二多孔层可以是薄的并且具有高孔隙率,其中第二多孔层的孔隙率大于第一多孔层的孔隙率。第二多孔层可以由第一多孔层支撑。半导体器件层440可以由第二多孔层支撑。
在本公开的另一方面,蚀刻体半导体晶片可以包括蚀刻体半导体以产生第三多孔半导体层,其中第三多孔层的孔隙率小于第二多孔层的孔隙率,并且类似于第一多孔层的孔隙率。第三多孔层可以由第二多孔层支撑。半导体器件层440可以由第三多孔层支撑。
在框504中,在多孔半导体层上外延生长半导体器件层。例如,如图4A所示,首先在高温下密封多孔层410,并且然后在多孔层410上外延生长体晶片420(例如,绝缘体上硅(SOI)层)。半导体器件层440的厚度和均匀性由外延生长工艺决定。半导体器件层440可以由外延生长的硅层构成。
在框506中,在半导体器件层上制造有源器件。例如,如图4A所示,在半导体器件层440上根据已知的互补金属氧化物半导体(CMOS)工艺制造有源器件402。
在框508中,在有源器件上沉积正面电介质。例如,如图4A所示,正面电介质层460沉积在有源器件402上。在本公开的一个方面,正面电介质层460可以覆盖正面金属化部450,并且可以在CMOS工艺之后被平坦化。
在框510中,将处理衬底接合到有源器件上的正面电介质。如图4A至图4B所示,多孔硅层转移工艺包括将处理衬底470(例如,硅)接合到正面电介质层460。
在框512中,去除体半导体晶片的至少一部分。例如,如图4C所示,通过硅背面研磨来去除牺牲衬底430的体晶片420。去除体晶片420暴露多孔层410。
在框514中,选择性地蚀刻掉多孔层,同时保留半导体器件层。如图4C和图4D所示,应用选择性蚀刻以去除多孔层410,同时保留半导体器件层440。例如,可以使用化学蚀刻,诸如稀释的四甲基氢氧化铵(TMAH)蚀刻。由于多孔层410的表面积的增加,例如使用工业标准湿法蚀刻实现了大约100,000:1的特别高选择性的蚀刻速率。
在本公开的一个方面,多孔层可以具有用于控制蚀刻的进展并且防止该蚀刻对半导体器件层440进行蚀刻的蚀刻停止层(未示出)。蚀刻停止层可以与半导体器件层440相邻或间隔开。
在本公开的另一方面,去除体半导体晶片的至少一部分可以包括在第二层处劈开体半导体晶片并且重新使用体半导体晶片的剩余部分。例如,蚀刻停止层可以是具有的孔隙率高于多孔层410的劈开面,其允许牺牲衬底430从半导体器件层440被劈开。然后可以重复使用体半导体晶片的剩余部分。
在本公开的另一方面,半导体器件层440的厚度和均匀性由外延生长工艺决定。另外,半导体器件层440可以具有由外延生长工艺决定的表面粗糙度
在本公开的另外的方面,如图4E至图4F所示,背面电介质层480沉积在浅沟槽隔离(STI)区域和堆叠沉积层(SDL)上。集成电路结构400通过沉积钝化层490、开放接合焊盘、沉积再分布层(RDL)、以及形成导电凸块/柱452以使得集成电路结构400能够接合到系统板(例如,印刷电路板(PCB))来完成。导电凸块/柱452也可以耦合到背面金属化部(未示出)。
使用层转移工艺去除牺牲衬底430通过增加电介质厚度来实现了高性能低寄生器件。也就是说,集成电路结构400的寄生电容与电介质厚度成比例,该电介质厚度决定了有源器件402与处理衬底470之间的距离。
根据本公开的另一方面,描述了使用多孔硅层转移工艺的集成RF电路结构。集成RF电路结构包括在半导体器件层的正面表面上的用于开关的装置。与半导体器件层的正面表面相对的背面表面可以由背面电介质层支撑。集成RF电路结构还可以包括在正面电介质层上的处理衬底,该正面电介质层位于开关装置的正面和半导体器件层的正面表面的至少一部分上。开关装置可以是如图4A至图4F所示的有源器件402。在另一方面,前述装置可以是被配置为执行前述装置所述功能的任何模块或任何设备。
一种集成射频(RF)电路结构可以包括在半导体器件层的正面表面上的用于开关的装置。与半导体器件层的正面表面相对的背面表面可以由背面电介质层支撑。集成RF电路结构还可以包括在正面电介质层上的处理衬底,该正面电介质层位于开关装置的正面和半导体器件层的正面表面的至少一部分上。集成RF电路结构可以进一步包括在半导体器件层的背面表面上的背面电介质层。背面电介质层可以布置在距正面电介质层的远端。
多孔硅是化学元素硅的一种形式,其在其微结构中引入了纳米多孔洞,使得表面与体积之比大,大约为500m2/cm3。多孔硅可以通过在稀释的氢氟酸(HF)中电化学蚀刻单晶硅衬底来产生。多孔硅层的孔隙率和厚度可以通过改变电流密度、HF浓度和电化学蚀刻的持续时间来被控制。由于电化学蚀刻导致的表面积的大量增加,与单晶硅相比,多孔硅表现出明显更高的蚀刻速率。
在本公开中,提出了相对便宜的硅衬底经历电化学蚀刻以便产生多孔硅表面层。这种多孔层在高温下是稳定的,并且表面可以经由高温退火来被密封,例如包括但不限于在约1100℃的温度下。一旦被密封,硅表面则可以用作成核层,并且然后可以用传统的外延生长技术来沉积单晶硅层。
提出了该单晶硅再生长层针对SOI衬底的有源器件本体层而被交换,并且将多孔硅层用作选择性蚀刻材料。
以这种方式,包括硅再生长层的多孔衬底提供了对昂贵的SOI衬底的直接替代。包括硅再生长层的多孔衬底将经历CMOS工艺,并且然后被接合到高电阻率处理晶片。原始硅衬底(从其产生多孔层410)经历物理研磨以便暴露多孔硅层。然后,暴露的多孔硅层将经历选择性化学蚀刻去除,从而仅留下单晶硅再生长层。
本发明的各方面涉及使用多孔硅衬底作为用于制造RF开关技术的当前绝缘体上硅(SOI)衬底技术的替代物。也就是说,本公开的各方面采用廉价的多孔硅衬底以使得能够在不使用昂贵的SOI衬底的情况下形成半导体器件层。根据本公开的该方面,集成电路结构包括在半导体器件层的正面表面上的有源器件。与半导体器件层的正面表面相对的背面表面由背面电介质层支撑。集成电路结构还包括在正面电介质层上的处理衬底。正面电介质层位于半导体器件层的正面表面的至少一部分和有源器件的正面上。集成电路结构进一步包括在半导体器件层的背面表面上的背面电介质层。背面电介质远离正面电介质层而被布置。
图6是示出其中可以有利地采用本公开的一个方面的示例性无线通信系统600的框图。出于说明的目的,图6示出了三个远程单元620、630和650以及两个基站640。应当认识到,无线通信系统可以具有更多的远程单元和基站。远程单元620、630和650包括使用多孔硅层转移工艺制造的IC器件625A、625C和625B。应当认识到,也可以使用所公开的多孔硅层转移工艺来制造其他器件,诸如基站、开关器件和网络设备。图6示出了从基站640到远程单元620、630和650的前向链路信号680以及从远程单元620、630和650到基站640的反向链路信号690。
在图6中,远程单元620被示出为移动电话,远程单元630被示出为便携式计算机,并且远程单元650被示出为无线本地回路系统中的固定位置远程单元。例如,远程单元可以是移动电话、手持个人通信系统(PCS)单元、诸如个人数字助理(PDA)等便携式数据单元、GPS使能设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如抄表设备等固定位置数据单元、或者存储或取回数据或计算机指令的其他通信设备、或者其组合。尽管图6示出了根据本公开的各方面的远程单元,但是本公开不限于这些示例性示出的单元。本公开的各方面可以适用于很多器件,其可以使用多孔硅层转移工艺来制造。
图7是示出用于使用上文中公开的多孔硅层转移工艺而制造的半导体部件的电路、布局和逻辑设计的设计工作站的框图。设计工作站700包括硬盘701,硬盘701包含操作系统软件、支持文件和诸如Cadence或OrCAD等设计软件。设计工作站700还包括显示器702以便于设计电路710或使用多孔硅层转移工艺制造的半导体部件712。提供存储介质704以用于有形地存储电路设计710或半导体部件712。电路设计710或半导体部件712可以以诸如GDSII或GERBER等文件格式存储在存储介质704上。存储介质704可以是CD-ROM、DVD、硬盘、闪存或其他适当的器件。此外,设计工作站700包括用于接受来自存储介质704的输入或向存储介质704写入输出的驱动装置703。
记录在存储介质704上的数据可以指定逻辑电路配置、用于光刻掩模的图案数据、或用于诸如电子束光刻等串行写入工具的掩模图案数据。数据可以进一步包括逻辑验证数据,诸如与逻辑模拟相关联的时序图或网络电路。在存储介质704上提供数据通过减少用于设计半导体晶片的工艺数目来促进电路设计710或半导体部件712的设计。
对于固件和/或软件实现,可以使用执行本文中描述的功能的模块(例如,过程、函数等)来实现方法。有形地实施指令的机器可读介质可以用于实现本文中描述的方法。例如,软件代码可以存储在存储器中并且由处理器单元执行。存储器可以在处理器单元内实现或者在处理器单元外部实现。如本文中使用,术语“存储器”指的是长期、短期、易失性、非易失性或其他存储器类型,并且不限于特定类型的存储器或数目的存储器或者存储器存储在其上的介质类型。
如果以固件和/或软件实现,则可以将功能作为一个或多个指令或代码存储在计算机可读介质上。示例包括利用数据结构编码的计算机可读介质和利用计算机程序编码的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是可以由计算机访问的可用介质。作为示例而非限制,这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁存储设备、或者可以用于以指令或数据结构的形式存储期望的程序代码并且可以由计算机访问的其他介质;如本文中使用,磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字通用盘(DVD)、软盘和蓝光盘,其中磁盘通常磁性地再现数据,而光盘利用激光光学地再现数据。上述的组合也应当被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上之外,还可以将指令和/或数据作为信号在通信装置中包括的传输介质上提供。例如,通信装置可以包括具有指示指令和数据的信号的收发器。指令和数据被配置为引起一个或多个处理器实现权利要求中概述的功能。
尽管已经详细描述了本公开及其优点,但是应当理解,在不脱离由所附权利要求限定的本公开的技术的情况下,可以对本文进行各种改变、替换和更改。例如,关于衬底或电子器件使用诸如“上方”和“下方”等关系术语。当然,如果衬底或电子器件被倒置,则上方变为下方,反之亦然。另外,如果被侧向定向,则上方和下方可以是指衬底或电子器件的侧面。此外,本申请的范围不旨在限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定配置。本领域普通技术人员根据本公开内容将容易理解,可以根据本公开内容来利用与本文中描述的相应配置执行基本上相同的功能或实现基本上相同的结果的当前现有或稍后开发的工艺、机器、制造、物质组成、装置、方法或步骤。因此,所附权利要求旨在在其范围内包括这样的工艺、机器、制造、物质组成、装置、方法或步骤。
Claims (24)
1.一种制造集成电路结构的方法,包括:
蚀刻体半导体晶片以产生多孔半导体层;
在所述多孔半导体层上外延生长半导体器件层;
在所述半导体器件层上制造有源器件;
在所述有源器件上沉积正面电介质;
将处理衬底接合到所述有源器件上的所述正面电介质;
去除所述体半导体晶片的至少一部分;以及
选择性地蚀刻掉所述多孔半导体层,同时保留所述半导体器件层。
2.根据权利要求1所述的方法,其中所述多孔半导体层包括蚀刻停止层。
3.根据权利要求1所述的方法,其中所述多孔半导体层的孔隙率在20%至70%的范围内。
4.根据权利要求1所述的方法,其中所述多孔半导体层包括劈开平面。
5.根据权利要求1所述的方法,其中蚀刻所述体半导体晶片包括:
蚀刻所述体半导体晶片以产生第一多孔半导体层;以及
蚀刻所述体半导体晶片以产生第二多孔半导体层,所述第二多孔半导体层具有的孔隙率大于所述第一多孔半导体层的孔隙率。
6.根据权利要求5所述的方法,其中去除所述体半导体晶片的至少所述一部分包括:
在所述第二多孔半导体层处劈开所述体半导体晶片;以及
重新使用所述体半导体晶片的剩余部分。
7.根据权利要求5所述的方法,其中所述第一多孔半导体层的孔隙率为20%。
8.根据权利要求5所述的方法,其中所述第二多孔半导体层的孔隙率为70%。
9.根据权利要求5所述的方法,其中蚀刻所述体半导体晶片包括:蚀刻所述体半导体晶片以产生第三多孔半导体层,其中所述第三多孔半导体层的孔隙率小于所述第二多孔半导体层的孔隙率。
10.根据权利要求9所述的方法,其中所述第三多孔半导体层的孔隙率为20%。
11.根据权利要求1所述的方法,进一步包括:将所述集成电路结构集成到RF前端模块中,所述RF前端模块被包含到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一个中。
12.一种集成射频(RF)电路结构,包括:
有源器件,在半导体器件层的正面表面上,其中与所述半导体器件层的所述正面表面相对的背面表面由背面电介质层支撑;
处理衬底,在正面电介质层上,所述正面电介质层在所述有源器件的正面和所述半导体器件层的所述正面表面的至少一部分上;以及
所述背面电介质层,在所述半导体器件层的所述背面表面上,所述背面电介质层布置在距所述正面电介质层的远端。
13.根据权利要求12所述的集成RF电路结构,其中所述半导体器件层包括外延生长的硅层。
14.根据权利要求13所述的集成RF电路结构,其中所述外延生长的硅层的厚度在150埃到750埃的范围内。
15.根据权利要求12所述的集成RF电路结构,进一步包括:
RF增强层,在所述有源器件上的所述正面电介质层上;并且
所述处理衬底布置在所述RF增强层上。
16.根据权利要求12所述的集成RF电路结构,进一步包括直接在所述背面电介质层上的钝化层,所述钝化层布置在距所述处理衬底的远端。
17.根据权利要求12所述的集成RF电路结构,被集成到RF前端模块中,所述RF前端模块被包含到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一个中。
18.一种集成射频(RF)电路结构,包括:
用于开关的装置,在半导体器件层的正面表面上,其中与所述半导体器件层的所述正面表面相对的背面表面由背面电介质层支撑;
处理衬底,在正面电介质层上,所述正面电介质层在所述开关装置的正面和所述半导体器件层的所述正面表面的至少一部分上;以及
所述背面电介质层,在所述半导体器件层的所述背面表面上,所述背面电介质层布置在距所述正面电介质层的远端。
19.根据权利要求18所述的集成RF电路结构,其中所述半导体器件层包括外延生长的硅层。
20.根据权利要求19所述的集成RF电路结构,其中所述外延生长的硅层的厚度在150埃到750埃的范围内。
21.根据权利要求18所述的集成RF电路结构,被集成到RF前端模块中,所述RF前端模块被包含到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一个中。
22.一种射频(RF)前端模块,包括:
集成RF电路结构,包括:在半导体器件层的正面表面上的开关晶体管,其中与所述半导体器件层的所述正面表面相对的背面表面由背面电介质层支撑;在正面电介质层上的处理衬底,所述正面电介质层在所述开关晶体管的正面和所述半导体器件层的所述正面表面的至少一部分上;以及在所述半导体器件层的所述背面表面上的所述背面电介质层,所述背面电介质层布置在距所述正面电介质层的远端;以及
天线,耦合到所述开关晶体管的输出。
23.根据权利要求22所述的RF前端模块,其中所述半导体器件层包括外延生长的硅层。
24.根据权利要求22所述的RF前端模块,被包含到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一个中。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/256,341 | 2016-09-02 | ||
US15/256,341 US20180068886A1 (en) | 2016-09-02 | 2016-09-02 | Porous semiconductor layer transfer for an integrated circuit structure |
PCT/US2017/045287 WO2018044494A1 (en) | 2016-09-02 | 2017-08-03 | Porous semiconductor layer transfer for an integrated circuit structure |
Publications (1)
Publication Number | Publication Date |
---|---|
CN109661722A true CN109661722A (zh) | 2019-04-19 |
Family
ID=59582070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201780053627.5A Pending CN109661722A (zh) | 2016-09-02 | 2017-08-03 | 用于集成电路结构的多孔半导体层转移 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20180068886A1 (zh) |
EP (1) | EP3507828A1 (zh) |
CN (1) | CN109661722A (zh) |
WO (1) | WO2018044494A1 (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10134837B1 (en) | 2017-06-30 | 2018-11-20 | Qualcomm Incorporated | Porous silicon post processing |
US10103053B1 (en) | 2017-07-14 | 2018-10-16 | Micron Technology, Inc. | Methods of forming integrated circuitry |
WO2021015816A1 (en) * | 2019-07-19 | 2021-01-28 | Iqe Plc | Semiconductor material having tunable permittivity and tunable thermal conductivity |
CN113261086B (zh) * | 2021-03-30 | 2024-06-07 | 长江存储科技有限责任公司 | 用于使用衬底中的掩埋停止层制造三维半导体器件的方法 |
US11742286B2 (en) * | 2021-06-11 | 2023-08-29 | Nanya Technology Corporation | Semiconductor device with interconnect part and method for forming the same |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0797258A2 (en) * | 1996-03-18 | 1997-09-24 | Sony Corporation | Method for making thin film semiconductor, solar cell, and light emitting diode |
CN1191383A (zh) * | 1996-11-15 | 1998-08-26 | 佳能株式会社 | 半导体产品的制造工艺 |
CN1199920A (zh) * | 1997-03-27 | 1998-11-25 | 佳能株式会社 | 半导体衬底及其制备方法 |
CN1200560A (zh) * | 1997-03-26 | 1998-12-02 | 佳能株式会社 | 半导体衬底及其制作方法 |
CN1250944A (zh) * | 1998-09-04 | 2000-04-19 | 佳能株式会社 | 半导体衬底及其制造方法 |
US6054363A (en) * | 1996-11-15 | 2000-04-25 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor article |
CN1259758A (zh) * | 1998-12-04 | 2000-07-12 | 佳能株式会社 | 半导体晶片的制造方法及其使用和利用方法 |
CN1607638A (zh) * | 2003-10-15 | 2005-04-20 | 国际商业机器公司 | 一种层转移结构及其方法 |
CN101110431A (zh) * | 2006-07-18 | 2008-01-23 | 国际商业机器公司 | 具有高q晶片背面电感器的半导体集成电路器件及其制造方法 |
CN102272926A (zh) * | 2009-01-12 | 2011-12-07 | 国际商业机器公司 | 双层box背栅极绝缘体上硅晶片的低成本制造 |
CN103081107A (zh) * | 2010-03-09 | 2013-05-01 | 得克萨斯州大学系统董事会 | 多孔和非多孔纳米结构 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3501642B2 (ja) * | 1997-12-26 | 2004-03-02 | キヤノン株式会社 | 基板処理方法 |
US7256104B2 (en) * | 2003-05-21 | 2007-08-14 | Canon Kabushiki Kaisha | Substrate manufacturing method and substrate processing apparatus |
US9496255B2 (en) * | 2011-11-16 | 2016-11-15 | Qualcomm Incorporated | Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same |
US9640531B1 (en) * | 2014-01-28 | 2017-05-02 | Monolithic 3D Inc. | Semiconductor device, structure and methods |
CN104241279B (zh) * | 2013-06-18 | 2017-09-01 | 中芯国际集成电路制造(上海)有限公司 | 一种集成电路及其制造方法 |
US9786613B2 (en) * | 2014-08-07 | 2017-10-10 | Qualcomm Incorporated | EMI shield for high frequency layer transferred devices |
-
2016
- 2016-09-02 US US15/256,341 patent/US20180068886A1/en not_active Abandoned
-
2017
- 2017-08-03 WO PCT/US2017/045287 patent/WO2018044494A1/en active Search and Examination
- 2017-08-03 EP EP17751577.2A patent/EP3507828A1/en not_active Withdrawn
- 2017-08-03 CN CN201780053627.5A patent/CN109661722A/zh active Pending
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0797258A2 (en) * | 1996-03-18 | 1997-09-24 | Sony Corporation | Method for making thin film semiconductor, solar cell, and light emitting diode |
CN1191383A (zh) * | 1996-11-15 | 1998-08-26 | 佳能株式会社 | 半导体产品的制造工艺 |
US6054363A (en) * | 1996-11-15 | 2000-04-25 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor article |
CN1200560A (zh) * | 1997-03-26 | 1998-12-02 | 佳能株式会社 | 半导体衬底及其制作方法 |
CN1199920A (zh) * | 1997-03-27 | 1998-11-25 | 佳能株式会社 | 半导体衬底及其制备方法 |
CN1250944A (zh) * | 1998-09-04 | 2000-04-19 | 佳能株式会社 | 半导体衬底及其制造方法 |
CN1259758A (zh) * | 1998-12-04 | 2000-07-12 | 佳能株式会社 | 半导体晶片的制造方法及其使用和利用方法 |
CN1607638A (zh) * | 2003-10-15 | 2005-04-20 | 国际商业机器公司 | 一种层转移结构及其方法 |
CN101110431A (zh) * | 2006-07-18 | 2008-01-23 | 国际商业机器公司 | 具有高q晶片背面电感器的半导体集成电路器件及其制造方法 |
CN102272926A (zh) * | 2009-01-12 | 2011-12-07 | 国际商业机器公司 | 双层box背栅极绝缘体上硅晶片的低成本制造 |
CN103081107A (zh) * | 2010-03-09 | 2013-05-01 | 得克萨斯州大学系统董事会 | 多孔和非多孔纳米结构 |
Also Published As
Publication number | Publication date |
---|---|
US20180068886A1 (en) | 2018-03-08 |
WO2018044494A1 (en) | 2018-03-08 |
EP3507828A1 (en) | 2019-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110088891B (zh) | 利用双面处理的逻辑电路块布局 | |
CN109314097A (zh) | 用于反向偏置开关晶体管的方法和装置 | |
CN109643691A (zh) | 背面半导体生长 | |
CN109661722A (zh) | 用于集成电路结构的多孔半导体层转移 | |
CN109417064A (zh) | 通过多面的、偏置的屏蔽的开关器件性能改进 | |
US10256863B2 (en) | Monolithic integration of antenna switch and diplexer | |
CN109791948A (zh) | 带有背侧本体接触部的深沟槽有源器件 | |
CN110800088A (zh) | 具有多孔硅衬底的绝缘体上硅 | |
CN110462788A (zh) | 多孔半导体处理衬底 | |
US20140197902A1 (en) | Diplexer design using through glass via technology | |
US9917062B1 (en) | Self-aligned transistors for dual-side processing | |
CN108886350A (zh) | 通过层转移进行lc过滤器层堆叠以制作3d复用器结构 | |
EP3688795A1 (en) | Bulk layer transfer processing with backside silicidation | |
CN109690756A (zh) | 使用双侧硅化的衬底触点 | |
JP6921180B2 (ja) | デュアル側面接触キャパシタを形成するための裏面シリサイド化の利用 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20190419 |