CN109154990B - 卷积神经网络中的查找卷积层 - Google Patents

Abstract

实施例提供了一种处理器，包括用于加速卷积神经网络处理的逻辑，所述处理器包括：第一逻辑，所述第一逻辑用于对图像应用卷积层以生成第一卷积结果；以及第二逻辑，所述第二逻辑用于对所述第一卷积结果应用查找卷积层以生成第二卷积结果，所述第二卷积结果与所述第一卷积结果在全局过滤内核内的位置相关联。

Description

卷积神经网络中的查找卷积层

技术领域

实施例总体上涉及图像处理逻辑。更具体地，实施例涉及用于使用卷积神经网络执行自主定位的图像处理逻辑。

背景技术

能够编程机器执行视觉识别在科学、技术和商业中具有重要意义。由计算机视觉算法使用的一种技术是卷积神经网络(CNN)。CNN在本领域中已知用于许多计算机视觉任务，如对象分类和通过输入原始RGB图像进行的分类。研究者将CNN算法应用于许多其他应用，如预测环境内的相机姿态(例如，位置和朝向)。相机姿态预测可以在许多情形下使用，如机器人定位、虚拟现实游戏和智能眼镜。传统的分类CNN由提取局部纹理特征的若干卷积层和提取全局层级特征的若干完全连接层组成。.在传统的卷积神经网络中，卷积层用于减小输入特征图，特别是在输入图像的大小被视为太大的情形下。

附图说明

通过阅读以下说明书和所附权利要求并通过参考以下附图，各实施例的各种优点对于本领域技术人员将变得显而易见，其中：

图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；

图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器；

图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器；

图4是用于图形处理器的图形处理引擎的实施例的框图；

图5是图形处理器的另一实施例的框图；

图6是包括处理元件的阵列的线程执行逻辑的框图；

图7示出了根据实施例的图形处理器执行单元指令格式；

图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑以及渲染输出流水线；

图9A是示出根据实施例的图形处理器命令格式的框图；

图9B是示出根据实施例的图形处理器命令队列的框图；

图10示出了根据实施例的用于数据处理系统的示例性图形软件架构；

图11是示出了根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图；

图12是示出了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图；

图13是框图，展示了芯片上系统集成电路的示例性图形处理器；

图14是框图，展示了芯片上系统集成电路的附加示例性图形处理器；

图15是卷积神经网络的图元元素的图示；

图16A—图16B是卷积神经网络的常规实施方式的图示；

图17A—图17B展示了根据本文描述的实施例的查找卷积神经网络；

图18展示了根据实施例的在卷积操作与查找卷积操作之间的比较；

图19A—图19B展示了根据实施例的用于相机姿态估计的查找卷积内核；

图20是根据实施例的查找卷积层逻辑的流程图；

图21是根据实施例的相机姿态估计逻辑的流程图；

图22是包括用于执行与本文描述的实施例相关联的操作的逻辑的图形核的框图；并且

图23是包括用于加速对与本文描述的实施例相关联的操作的神经网络处理的逻辑的计算设备的框图。

具体实施方式

本文描述的实施例提供了一种使用图像和深度数据预测环境内的相机位置和朝向的技术，但是一些实施例具有更宽泛的应用。在本文描述的实施例中，使用了瓶颈卷积层，随后是将瓶颈层扩大为更大的层的查找卷积层，所述更大的层输出较稀疏一组特征以供输入到下一层中。本文描述的实施例可以在定位应用中用作总体设计技术。实施例的关键方面不仅包括本文描述的查找卷积层，而且包括如何将这些查找卷积层整合到卷积神经网络中。

出于解释的目的，阐述了许多具体的细节以提供对以下所描述的各实施例的透彻理解。然而，对本领域从业者而言将显而易见的是，在没有这些具体细节中的一些细节的情况下也可实践实施例。在其他实例中，以框图形式示出公知的结构和设备以避免使基本原理变得模糊，并且提供对实施例更透彻的理解。尽管参考图形处理器描述了以下实施例中的一些，但是本文中所描述的技术和教示可以应用于各种类型的电路或半导体设备，包括通用处理设备或图形处理设备。本文中提到“一个实施例”或“实施例”指示结合或联合该实施例所描述的特定特征、结构或特性可以被包括在这样的实施例中的至少一个实施例中。然而，在本说明书中的各个位置中短语“在一个实施例中”的出现不一定都是指同一个实施例。

在以下描述和权利要求书中，可使用术语“耦合的”和“连接的”及其衍生词。应当理解，这些术语并不旨在作为彼此的同义词。“耦合的”用于指示两个或更多个元件彼此合作或相互作用，它们可以或可以不彼此直接物理或电接触。“连接的”用于指示在彼此耦合的两个或更多个元件之间通信的建立。

在以下的描述中，图1-14提供了示例性数据处理系统和包含或涉及各种实施例的图形处理器逻辑的概述。图14-23提供了各实施例的特定细节。尽管参考图形处理器描述了以下实施例中的一些，但是类似的技术和教示可以应用于其他类型的电路或半导体设备，因为本教示适用于操纵或处理图像数据的任何处理器或机器。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102与处理器总线110耦合，以在处理器102与系统100中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，所述示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器操作，以存储数据122和指令121，以便在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116也与任选的外部图形处理器112耦合，所述任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 30启动外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的旧式传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备(诸如，键盘和鼠标144的组合)。网络控制器134还可与ICH130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。应当理解，所示的系统100是示例性的而非限制性的，因为也可以使用不同方式配置的其他类型的数据处理系统。例如，I/O控制器总线130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立外部图形处理器中，例如外部图形处理器112。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC)格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。

在各个实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图5是图形处理器500的另一实施例的框图。图5的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元(包括其他图形处理器或一个或多个通用处理器核)。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收批量的命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自都生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括可缩放线程执行资源，所述可缩放线程执行单元特征为模块化核580A-580N(有时称为核片(core slice))，每一个模块化核都具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核580A至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核的集合550A-550N以及第二子核的集合560A-560N。第一子核的集合550A-550N中的每一个子核都至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核的集合560A-560N中的每一个子核都至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每一个子核550A-550N、560A-560N都共享一组共享资源570A-570N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可包括在图形处理器的各种实施例中。

执行单元

图6示出线程执行逻辑600，所述线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图6的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时硬件线程同时处理多个数据元素的独立的可编程通用计算单元。在各种实施例中，执行单元608A-608N的阵列是可缩放的以包括任何数量的单独的执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何着色器分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成它们的每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A、852B和相关联的(多个)高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并生成图元和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于集成电路1300的虚拟到物理地址映射，包括用于顶点处理器1305和/或片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或片段处理器1315A-1315N还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1325A-1325B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

图14是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N，该一个或多个着色器核1415A-1415N提供统一着色器核架构，其中单个核或单类型的核可以执行所有类型的可编程着色器代码，包括顶点着色器、片段着色器和计算着色器。存在的着色器核的确切数量可以在各实施例和各实现方式之间变化。此外，图形处理器1410包括核间任务管理器1405和分块单元(tiling unit)1418，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，例如，以此来利用场景内的局部空间一致性，或以此来优化内部高速缓存的使用。

卷积神经网络中的查找卷积层

本文描述的实施例提供了一种使用图像和深度数据预测环境内的相机位置和朝向的技术，但是一些实施例具有更宽泛的应用。一个实施例可以被用作在自主定位应用中使用的总体设计技术，包括本文描述的查找卷积层以及将查找卷积层整合到卷积神经网络中以进行图像处理和自主定位。

卷积神经网络

图15是卷积神经网络的图元元素的图示。卷积神经网络(CNN)包括多个卷积和子采样层，可选地随后是一个或多个完全连接层。卷积层是CNN的核心构建块并且是执行CNN的大部分计算操作的地方。在卷积层内，通过各自对具有一些待分析数据的原始图像1502应用不同过滤器1504A、1504B的一组卷积内核来对原始图像1502进行处理。过滤器1504A、1504B是可学习的并且通常比将对其应用所述过滤器的原始图像小得多。卷积内核输出包含通过卷积内核搜索的特征的一组特征图1506A、1506B。可以将过滤操作的结果加在一起以将来自卷积层902的输出提供到随后的层，如池化层或完全连接神经网络。

图16A和图16B是卷积神经网络1600的常规实施方式的图示。图16A中所示的卷积神经网络1600对图像的红色、绿色和蓝色(RGB)分量1602进行分析。通常，CNN可以用于对mx m x r图像进行分析，其中，m是图像的高度和宽度，并且r是通道数量。例如，RGB图像具有r＝3个通道。卷积层1604A、1604B可以具有k个大小为n x n x q的过滤器(或内核)，其中，n小于图像的尺寸，并且q可以与通道数量r相同或比其更小，并且对于每个内核而言，q可以变化。过滤器的大小产生局部连接结构，所述局部连接结构各自与图像卷积以产生k个大小为m-n+1的特征图。一些实施方式使用像素大小为11*11、9*9、7*7、5*5、3*3和/或1*1的卷积内核，所述卷积内核各自比输入图像或特征图大小小得多。

图16B展示了常规CNN实施方式，其中，输入图像或特征图的大小可以被限定为(m*m)，卷积内核大小被限定为(n*n)，从而在不对输入进行填零取整的情况下产生卷积结果大小(m-n+1)*(m–n+1)，其中，m显著大于n(例如，(m>>n))。在一些实施方式中，可以使用下采样或池化层进一步减小卷积结果，所述下采样或池化层可以将原始输入图像缩小为多个大小小于7*7个像素的特征图，因为在一些实例中，高度紧凑的特征图可以更具信息密集性。

虽然图16A和图16B的常规CNN可以适用于如图像分类等计算机视觉操作，但是在图像分类用例与如相机姿态预测等其他计算机视觉用例之间存在差异。

在图像分类中，分类目的是发现输入图像的子集并且识别图像子集中的对象的名称。对于姿态预测而言，目的是将输入图像发现为较大环境的子集以识别环境内的输入图像姿态。分类CNN使用很小的卷积内核、跳过步骤(skip step)和最大池化技术来将原始图像缩小为一系列小特征图。分类CNN然后可以使用完全连接层执行实际分类。

在相机姿态预测的实例中，应当在较大环境过滤器中匹配所述一系列小特征图以执行如用于自主机器人或自主车辆定位的定位操作，在所述定位操作中，机器人或车辆可以构建导航图或平面图或者将其用于在环境内定位其自身。对于这种实施方式，可能有利的是使用一个或多个查找卷积层来表示作为可能显著大于输入特征图的较大卷积内核的环境过滤器。

使用查找卷积层，可以在一系列较大环境过滤器中匹配输入特征图并且产生较大特征图，所述较大特征图对于在定位和姿态预测时使用的位置和姿态参数而言更具描述性。

图17A和图17B展示了根据本文描述的实施例的查找卷积神经网络1700。图17A中所示的卷积神经网络1700可以使用常规卷积层1704A、1704B和至少一个查找卷积层1705两者对RGB分量1702进行分析。与将输入特征图缩小为更紧凑的特征图的常规卷积层1704A、1704B不同，查找卷积层1705将输入特征图放大为更宽的特征图。查找卷积层1705的输出可以输入到完全连接神经网络的一组完全连接层1706中以产生用于执行相机姿态预测的分数。

图17B展示了输入图像或特征图的大小，其中，输入图像或特征图被限定为(m*m)，其中m是图像的高度和宽度；卷积内核大小被限定为(n*n)；并且在不对输入进行填零取整的情况下的结果大小为(m-n+1)*(m–n+1)，其中，m显著小于n(例如，(m<<n))。较大的卷积内核表示环境过滤图，并且卷积操作将当前特征图与环境过滤器相匹配以产生输出特征图。可以通过环境全景框与相机框的比值来确定n与m的优化比值。

图18展示了根据实施例的在卷积操作与查找卷积操作之间的比较1800。一个实施例的CNN中的卷积层1810对特征图1802应用卷积内核1804以将特征图1802压缩为信息密集的卷积结果1806。这种实施例的查找卷积层1820用于确定密集特征图1812在全局过滤内核(例如，查找卷积内核1814)内的位置，产生作为输入到查找卷积内核1814中的特征图1812扩展的卷积结果1816。

图19A和图19B展示了根据实施例的用于相机姿态估计1900的查找卷积内核。在一个实施例中，查找卷积内核和相关联环境图映射到通过用于捕获用于定位和/或相机姿态估计的图像的成像模块的视角限定的形状。

图19A展示了一个实施例的卷积查找层的圆柱形卷积内核1914。在一个实施例中，圆柱形卷积内核1914用于表示房间中的机器人的可能视野，其中，相机扫描可以在机器人周围形成闭环。机器人相机维持恒定的水平角度，其中，仅存在微小的竖直角度变化。机器人可以以完整的360度扫描移动和/或转向。在这种配置中，机器人的视野形成圆柱形形状，因此使用圆柱形卷积内核1914。对m*m特征图1912应用圆柱形卷积内核1914产生大小为(n1–m+1)*n2的圆柱形卷积结果1916。

图19B展示了一个实施例的卷积查找层的球形卷积内核1924。在这种实施例中，房间中的机器人的可能视野可以形成球体，因为机器人的可选传感器或相机可以跨很大的竖直范围变化或者可以在竖直移动的同时旋转。机器人本身也以很大的角度移动或转向。为了定位环境内的机器人，可以对特征图1922应用球形卷积内核1924以产生球形卷积结果1926。可以使用多个球形卷积内核1924以创建用于表示用于定位的环境层的球形卷积查找层。在通过球形卷积内核1924对特征图1922进行卷积的一个实施例中，可能需要某种内插以将特征图1922拟合到由球形卷积内核1924表示的球形表面。

虽然迄今展示了利用正方形(m*m)特征图的实施例，但是特征图还可以是矩形的(m1*m2)或一维的(1*m2，m1＝1)。在一维特征图的情况下，还可以使用一维卷积内核。因此，卷积内核可以被定义为其中n1＝n2；n1！＝n2；或n1＝1。

另外，对于常规卷积层和查找卷积层两者，实施例通常在一个层中利用多个卷积内核。对于每种类型的查找卷积内核，一个层中的实际核数量大于一，通常为数十个或数百个核。使用这些核，查找层不仅可以表示球状空间，而且可以表示直线形、圆形或任何形状的环境。

使用一个实施例收集的实验数据显示，添加查找卷积层产生增加的定位准确度。使用图17的卷积内核1714，使用包括七个数据场景以及每个场景的相关联相机姿态的公共数据集执行实验。所有数据都被用作训练数据，并且在以下表1中示出了所报告的验证数据。

表1：使用公共数据集的实验结果

图17，使用包括七个数据场景以及每个场景的相关联相机姿态的公共数据集执行实验。所有数据都被用作训练数据，并且在以下表1中示出了所报告的验证数据。

表1的值是平均回归误差，其中，较低的值表示较好的结果。结果显示，在将查找卷积层添加到CNN中的情况下，验证误差减小。表1针对来自Ms7场景(Ms7scenes)公共数据库的七个场景中的每一个示出了在不使用卷积查找层的情况下和在使用卷积查找层的情况下的数据集分析结果的位置和旋转估计误差。另外，使用所有场景的组合(例如，全部)执行了分析，所述组合是来自所有七个场景的场景数据的混合体。此混合体实际上不可能，但是是对算法的有用测试。

结果还表明，可以使用具有查找卷积层的网络模型来搜索较大的环境区域，而不会产生与较大环境相关联的相应准确度降低。在现有实施方式中，随着环境区域增大，相机姿态估计准确度下降。对查找卷积层的使用实现了针对同一环境区域的准确度增大，并且实现了在不产生相应的准确度降低的情况下处理较大环境区域的能力。

图20是根据实施例的查找卷积层逻辑2000的流程图。查找卷积层逻辑2000可以通过本文描述为例如在根据本文描述的实施例的图形处理器或图像处理器上执行的计算着色器或像素着色器逻辑的处理逻辑来执行。

在一个实施例中，查找卷积层逻辑2000可以基于与自主定位模块相关联的成像单元的相机配置选择一组查找卷积内核，如2002处所示。对于具有成像单元在其下捕获局部环境的圆柱形视图的相机配置的自主定位模块，可以使用圆柱形或以其他方式基于圆柱体的卷积内核，如图19A的圆柱体卷积内核1914。对于具有成像单元在其下捕获局部环境的球形视图的相机配置的自主定位模块，可以使用球形或半球形卷积内核，如图19B的球形卷积内核1924。

查找卷积层逻辑2000可以从卷积神经网络的卷积层接收一个或多个特征图，如2004处所示。所述一个或多个特征图相对于原始图像具有较大的信息密度。特征图相对于原始图像的较大信息密度是由于通过卷积层的过滤内核执行的信息压缩而产生的。

查找卷积层逻辑2000可以对所述一个或多个特征图应用一个或多个查找卷积内核以生成一个或多个查找卷积结果，如2006处所示。查找卷积结果相对于从卷积层接收到的所述一个或多个特征图具有减小的信息密度(例如，更稀疏)，这是因为查找卷积层被配置成确定信息密集型特征图在全局查找内核中的位置。全局查找内核与用于执行相机姿态估计的环境图相关联。可以向神经网络的一组完全连接层提供来自查找卷积层的输出，所述完全连接层可以输出用于估计原始图像的相机位置和定位的分数，如2008处所示。完全连接神经网络可以是卷积神经网络的一部分或单独的神经网络。

图21是根据实施例的相机姿态估计逻辑2100的流程图。如本文所述的相机姿态估计逻辑2100可以应用包括查找卷积层的卷积神经网络以生成第一特征图，如2102处所示。在一个实施例中，可以应用多个过滤内核以生成多个特征图。

相机姿态估计逻辑2100然后可以对第一特征图应用查找卷积层以生成第二特征图，如2104处所示。第二特征图可以与第一特征图在查找卷积内核内的位置相关联，其中，查找卷积内核表示第一特征图将被定位在其中的环境图。第一特征图在环境图中的位置可以用于估计与图像相关联的相机的位置和朝向，如2106处所示。

本领域的技术人员应理解，对于正确操作的相机姿态估计逻辑2100，使用与关联于相机姿态估计逻辑2100的成像逻辑将在其中操作的环境相关联的正确环境图来训练卷积神经网络。

图22是包括用于执行与本文描述的实施例相关联的操作的逻辑的图形核2200的框图。图形核2200包括足以执行与卷积神经网络和自主定位相关联的操作的执行资源。在一个实施例中，图形核2200(例如，切片)包括一群子核2206A至2206C，所述子核可以是子核550A到550N的变体。在一个实施例中，图形核包括共享资源2201，如图4的共享功能逻辑420。然而，在所示实施例中，子核2206A至2206C中的每一个都包括采样器资源2203A至2203C和采样器高速缓存2213A至2213C。在一个实施例中，共享资源2201包括一组固定功能单元2202例如以支持针对图形和图像处理的媒体、二维图形功能和像素后端操作。对于可编程图形和计算处理，线程分派器2204可以将执行线程分派给各个子核2206A至2206C，其中本地分派单元2208A至2208C将执行线程分派给所述子核中的每一个中的执行单元组2210A至2210C。执行单元组2210A至2210C中的每一个中的执行单元的数量可以因实施例而变化。还可以基于工作负荷、功率或热条件动态地启用或禁用每个组2210A至2210C内的执行单元。

在一个实施例中，在子核2206A至2206C中的每一个之间共享三级(L3)数据高速缓存2220。L3数据高速缓存2220可以包括原子和屏障单元2222以及共享本地存储器2224。原子和屏障单元2222包括用于支持跨线程组实施屏障的专用逻辑并且可用作纯粹的基于编译器或软件的屏障实施方式的硬件替代方案。另外，原子和屏障单元2222对L3数据高速缓存2220或共享本地存储器2224启用一套原子读-修改-写存储器操作。对全局存储器的原子操作可以通过L3数据高速缓存2220支持。

在一个实施例中，共享本地存储器2224支持用于在硬件线程当中共享的编程器管理数据，其中访问等待时间类似于L3数据高速缓存2220的访问等待时间。在一个实施例中，共享本地存储器2224共享限于在同一子核2206A至2206C内的线程之间进行，然而，不是所有实施例都共享这种限制。

图23是根据实施例的包括图形处理器2304的计算设备2300的框图。计算设备2300可以是如图1中的数据处理系统100等计算设备。计算设备2300还可以是或可以包括在如机顶盒(例如，基于互联网的有线电视机顶盒等)等通信设备、基于全球定位系统(GPS)的设备等。计算设备2300还可以是或可以包括在移动计算设备中，所述移动计算设备如蜂窝电话、智能电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算设备2300包括采用如芯片上系统(“SoC”或“SOC”)等将计算设备2300的各种硬件和/或软件部件集成在单个芯片上的集成电路(“IC”)的移动计算设备。

计算设备2300包括图形处理器2304，所述图形处理器可以是本文描述的任何图形处理器。图形处理器2304包括用于加速与卷积神经网络相关联的卷积和/或查找卷积操作的神经网络逻辑2324。图形处理器还包括一个或多个图形引擎2354，所述一个或多个图形引擎可以包括图22的图形核2200的一个或多个实例或者本文描述的任何图形执行逻辑，如图6的执行逻辑600。所述(多个)图形引擎2354包括可以与神经网络逻辑2324协同工作的执行资源。图形处理器2304还包括用于利用神经网络逻辑2324来执行例如对自主机器人或自主车辆的自主定位的定位逻辑2344。

图形处理器2304还包括用于将图形处理器耦合到显示设备的显示引擎2334。通过图形处理器2304处理的数据存储在硬件图形流水线内的缓冲器中，并且状态信息存储在存储器2308中。所产生的图像然后转移到显示引擎2334的显示控制器以供通过如图3的显示设备320等显示设备输出。所述显示设备可以是属于各种类型，如阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，并且可以被配置成向用户显示信息。

如所示的，在一个实施例中，除了图形处理器2304之外，计算设备2300还可以进一步包括任何数量和类型的硬件部件和/或软件部件，如(但不限于)应用处理器2306、存储器2308以及输入/输出(I/O)源2310。应用处理器2306可以与如参照图3所示的硬件图形流水线交互以共享图形流水线功能。应用处理器2306可以包括一个或处理器，如图1的(多个)处理器102，并且可以是至少部分地用于执行计算设备2300的操作系统(OS)2302的中央处理单元(CPU)。OS 2302可以充当计算设备2300的硬件和/或物理资源与用户之间的接口。OS2302可以包括计算设备2300中的各种硬件设备的驱动器逻辑2322。驱动器逻辑2322可以包括图形驱动器逻辑2323，如图10的用户模式图形驱动器1026和/或内核模式图形驱动器1029。在一个实施例中，图形驱动器逻辑2323被配置成从成像应用编程接口(API)2320和/或计算AP 2321接收数据以通过图形处理器2304执行卷积神经网络和自主定位操作。在一个实施例中，可以通过API 2321向神经网络逻辑提供卷积内核和查找卷积内核。在一个实施例中，供处理的图像可以通过成像API 2320捕获或提供。在一个实施例中，与定位逻辑相关联的定位API可以利用成像API 2320和计算API 2321两者提供图像数据的统一处理界面以通过相机输入实现自主定位。

设想的是，在一些实施例中，图形处理器2304可以作为应用处理器2306的一部分(如物理CPU封装的一部分)而存在，在这种情况下，存储器2308的至少一部分可以由应用处理器2306和图形处理器2304共享，但是存储器2308的至少一部分可以为图形处理器2304独享，或者图形处理器2304可以具有单独的存储器存储装置。存储器2308可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域的技术人员应当理解，实施例不限于此，并且可以使用低级图形流水线可访问的任何存储器。存储器2308可以包括各种形式的随机存取存储器(RAM)(例如，SDRAM、SRAM等)，包括利用图形处理器2304渲染桌面或3D图形场景的应用。如图1的存储器控制器中枢116等存储器控制器中枢可以访问存储器2308中的数据并且将其转发到图形处理器2304以便进行图形流水线处理。存储器2308可以对计算设备2300内的其他部件可用。例如，从计算设备2300的各种I/O源2310接收到的任何数据(例如，输入图形数据)都可以在其由软件程序或应用的实施方式中的一个或多个处理器(例如，应用处理器2306)操作之前临时排队进入存储器2308。类似地，软件程序确定应通过计算系统接口之一从计算设备2300发送到外部实体或应当存储到内部存储元件中的数据在其被传输或存储之前经常临时排队进入存储器2308。

I/O源可以包括如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器、网络设备等设备并且可以通过如图1中引用的输入/输出(I/O)控制中枢(ICH)130附接。另外，I/O源2310可以包括一个或多个I/O设备，所述一个或多个I/O设备实施为用于向计算设备2300(例如，网络适配器)传送数据和/或传送来自所述计算设备的数据；或者用于计算设备2300内的大规模非易失性存储装置(例如，硬盘驱动器)。包括字母数字及其他键的用户输入设备可以用于将信息和命令选择传送到图形处理器2304。另一类型的用户输入设备是用于将方向信息和命令选择传送至GPU并控制显示设备上的光标移动的光标控件，如鼠标、轨迹球、触摸屏、触摸板或光标方向键。可以采用计算机设备2300的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视觉命令和音频命令。

被配置为一个或多个网络接口的I/O源2310可以提供对网络的访问，所述网络如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、蜂窝或移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有一个或多个天线的无线网络接口。(多个)网络接口还可以包括例如通过网络电缆与远程设备通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可例如通过符合IEEE 802.11标准来提供对LAN的访问，并且/或者无线网络接口可以例如通过符合蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议(包括所述标准的先前的以及后续的版本)。除了经由无线LAN标准的通信或作为其替代，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素，如价格约束、性能要求、技术改进或其他情况，计算设备2300的配置可以随着实施方式而改变。示例包括(但不限于)：移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手持设备、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统、消费电子产品、可编程消费电子产品、电视、数字电视、机顶盒、无线接入点、基站、用户站、移动用户中心、无线电网络控制器、路由器、中枢、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以被实施为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器设备存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。作为示例，术语“逻辑”可以包括软件或硬件和/或软件和硬件的组合。

实施例可以被提供为例如计算机程序产品，所述计算机程序产品可以包括其上存储有机器可执行指令的一个或多个机器可读介质，所述机器可执行指令在由一个或多个机器(诸如计算机、计算机网络或其他电子设备)执行时可导致所述一个或多个机器执行根据在本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(紧致盘只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适用于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)，借助于在载波或其他传播介质中具体化和/或由载波或其他传播介质调制的一个或多个数据信号来将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户机)。

以下条款和/或示例涉及特定实施例或其示例。可在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，所述主题如，方法；用于执行所述方法的动作的装置；包括指令的至少一种机器可读介质，所述指令当由机器执行时使所述机器执行所述方法的动作；或根据本文描述的实施例和示例的设备或系统。各部件可以是用于执行所描述的操作或功能的装置。

本领域的技术人员将根据以上描述中领会到，实施例的宽泛技术可以以各种形式实施。因此，虽然已经结合实施例的特定示例描述了所述实施例，但是实施例的实际范围不应如此受限，因为对于本领域的技术人员而言，在学习了附图、说明书和所附权利要求之后，其他修改就将变得显而易见。

Claims (24)

1.一种处理器，包括用于加速卷积神经网络处理的逻辑，所述处理器包括：

第一逻辑，所述第一逻辑用于对图像应用卷积层以生成第一卷积结果；以及

第二逻辑，所述第二逻辑用于对所述第一卷积结果应用查找卷积层以生成第二卷积结果，所述第二卷积结果与所述第一卷积结果在全局过滤内核内的位置相关联。

2.如权利要求1所述的处理器，其中，所述全局过滤内核显著大于所述第一卷积结果，并且所述第二卷积结果是放大特征图。

3.如权利要求2所述的处理器，其中，所述全局过滤内核与用于相机姿态估计的环境过滤图相关联。

4.如权利要求3所述的处理器，其中，所述环境过滤图由具有通过用于捕获所述图像的成像模块的视角限定的形状的全局过滤内核来表示。

5.如权利要求3所述的处理器，所述处理器另外包括第三逻辑，所述第三逻辑用于处理所述第二卷积结果以估计与所述图像相关联的相机的相机姿态。

6.如权利要求5所述的处理器，所述第三逻辑被配置成对所述放大特征图应用一个或多个完全连接神经网络层以生成与相机姿态估计相关联的值。

7.如权利要求5所述的处理器，所述第三逻辑被配置成对所述放大特征图的子样本应用一个或多个完全连接神经网络层以生成与相机姿态估计相关联的值。

8.如权利要求5所述的处理器，所述第三逻辑用于估计与自主机器人相关联的相机的所述相机姿态。

9.如权利要求5所述的处理器，所述第三逻辑估计与自主车辆相关联的相机的所述相机姿态。

10.如权利要求1所述的处理器，所述处理器另外包括包含所述第一逻辑或所述第二逻辑的图形或图像处理器核。

11.如权利要求10所述的处理器，所述处理器另外包括第四逻辑，所述第四逻辑用于接收与所述卷积层相关联的一个或多个卷积内核以及与所述查找卷积层相关联的至少一个查找卷积内核。

12.如权利要求11所述的处理器，所述第四逻辑与图形处理器计算应用编程接口相关联。

13.一种由一个或多个处理器执行的计算机处理方法，所述方法包括：

对图像应用卷积神经网络的卷积层以生成第一特征图；

对所述第一特征图应用查找卷积层以生成第二特征图，所述第二特征图与所述第一特征图在查找卷积内核内的位置相关联；以及

估计与所述图像相关联的相机的位置和朝向。

14.如权利要求13所述的方法，其中，所述图像是环境的多维图像。

15.如权利要求14所述的方法，其中，所述查找卷积内核是与定位环境图相关联的全局特征内核。

16.如权利要求15所述的方法，其中，所述全局特征内核是基于相机视场而选择的。

17.如权利要求15所述的方法，其中，所述全局特征内核是基于与自主车辆或自主机器人的定位模块相关联的成像单元的相机配置而选择的。

18.如权利要求17所述的方法，其中，所述全局特征内核与圆柱形环境图相关联。

19.如权利要求17所述的方法，其中，所述全局特征内核与球形环境图相关联。

20.如权利要求13所述的方法，其中，对所述第一特征图应用查找卷积层包括对所述图像应用多个查找卷积内核。

21.如权利要求20所述的方法，其中，所述图像是具有红色通道、绿色通道和蓝色通道中的一个或多个的多维图像。

22.一种数据处理系统，包括用于执行如权利要求13-21中任一项所述的方法的装置。

23.一种非瞬态计算机可读介质，存储有指令，所述指令当由一个或多个处理器执行时，使得所述一个或多个处理器执行如权利要求13-21中任一项所述的方法。

24.一种机器可读存储介质，存储有数据，所述数据当由一个或多个机器读取时，使得所述一个或多个机器用于制造用于执行如权利要求13-21中任一项所述的方法的集成电路。