CN108630645A - 一种芯片和天线基材的接合结构及其制备方法 - Google Patents

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Abstract

本发明提供了一种芯片和天线基材的接合结构，涉及无线射频识别技术领域，包括：相互接合的芯片和天线基材，所述芯片的线路面具有至少六个凸块，所述天线基材的线路面具有彼此分离的两个天线引脚，每一天线引脚所对应的芯片区域内具有至少三个凸块，所述芯片的线路面朝向所述天线基材的线路面接合，并通过所述凸块与所述天线引脚形成导通。本发明提供的芯片和天线基材的接合结构，通过使用至少三个凸块对应一个天线引脚，这样可以使得芯片在热压过程中受力较均匀，降低对压力的精确度要求。

Description

一种芯片和天线基材的接合结构及其制备方法
技术领域
本发明涉及无线射频识别技术领域，具体涉及一种芯片和天线基材的接合结构及其制备方法。
背景技术
现有的芯片和天线基材的封装结构采用覆晶封装(Flip chip bonding)工艺进行封装，即芯片的线路面朝向天线基材的线路面接合，其中，芯片线路面的接点上设有凸块(Bump)，而介于芯片与天线基材之间接合二者的是异方性导电胶(AnisotropicConductive Paste,ACP)。该异方性导电胶是在热固胶内掺入粒径极均匀的导电粒子，且要求均匀分布。该异方性导电胶只在截面上下方向导通，其他方向绝缘。当芯片与天线基材接合时，导电粒子嵌在凸块与天线引脚之间形成导通，而热固胶则填充于芯片与天线基材之间形成接合力。
当芯片与天线基材接合时，凸块与天线引脚必须精密对准，若上下对准稍有偏差，凸块将透过导电粒子与另一个天线引脚之间形成短路。此外，现有的芯片和天线基材的封装结构是采用每一个或两个凸块对应一个天线引脚，而在对芯片和天线基材的热压过程中，凸块数量偏少导致芯片受应力较集中，压力偏大或偏小都将会导致芯片封装失败，这就对压力的精确度要求较高。
发明内容
针对现有技术中的缺陷，本发明提供一种芯片和天线基材的接合结构及其制备方法，以降低该接合结构对压力的精确度要求且降低成本。
第一方面，本发明提供的一种芯片和天线基材的接合结构，包括：相互接合的芯片和天线基材，所述芯片的线路面具有至少六个凸块，所述天线基材的线路面具有彼此分离的两个天线引脚，每一天线引脚所对应的芯片区域内具有至少三个凸块，所述芯片的线路面朝向所述天线基材的线路面接合，并通过所述凸块与所述天线引脚形成导通。
可选地，每一所述天线引脚所对应的凸块的数量为3-20个。
可选地，每一所述天线引脚所对应的至少三个凸块之间相互并联。
可选地，所述凸块采用硬度至少为160Hv的硬质金属材料制成。
进一步地，所述凸块包括以下至少一种：镍，钴，钛，钨，铜，铍，钯和铯，以及以上金属的镀金或镀银和以上金属间合金。
可选地，还包括热固胶，所述热固胶填充于所述芯片与所述天线基材之间以形成接合力。
进一步地，所述热固胶为绝缘热固胶。
可选地，所述天线引脚采用铝、铜、银、金或石墨中的任意一种金属制成，或所述天线引脚采用铝浆、铜浆、银浆、金浆或碳浆中的任意一种浆料所形成的涂布膜制成。
第二方面，本发明提供的一种制备所述的芯片和天线基材的接合结构的方法，包括如下步骤：
在芯片的线路面预设多个凸块；
在天线基材的线路面设有彼此分离的两个天线引脚；
在每一天线引脚上对应芯片的覆盖位置处点涂热固胶；
将芯片的线路面朝向天线基材的线路面接合，使芯片的凸块各自与对应的天线引脚接合，并保证芯片与天线基材间填满热固胶；
对芯片及天线基材进行热压处理，使得每一凸块与对应的天线引脚形成导通，并使热固胶硬化将芯片与天线基材结合为一体。
可选地，所述热压处理所需要的热压温度为150-210℃，热压压力为2-10N。
由上述技术方案可知，本发明提供的芯片和天线基材的接合结构，通过使用至少三个凸块对应一个天线引脚，这样可以使得芯片在热压过程中受力较均匀，降低对压力的精确度要求。
本发明使用绝缘热固胶取代异方性导电胶，可以降低成本，并且由于热固胶内无导电粒子，在接合对准时稍有偏差也不会因导电粒子介于其间而与邻近的天线引脚短路，可以容许芯片对准时较大的对准误差，或使用更小的天线引脚间距，从而可以使用更小尺寸的芯片，大大降低芯片的成本。
本发明采用其他金属代替传统的金作为凸块材料，可大幅降低材料成本。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1为本发明一实施例提供的芯片和天线基材的接合结构的截面图；
图2为图1所示的芯片和天线基材的接合结构的俯视图。
附图标记：
1-芯片；2-天线基材；3-凸块；4-天线引脚；5-热固胶。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。
在本申请的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，在本发明的描述中，“多个”的含义是两个以上，除非另有明确具体的限定。
图1为本发明一实施例提供的芯片1和天线基材2的接合结构的截面图。参见图1，本发明实施例提供了一种芯片1和天线基材2的接合结构，包括：相互接合的芯片1和天线基材2，所述芯片1的线路面具有至少六个凸块3，所述天线基材2的线路面具有彼此分离的两个天线引脚4，每一天线引脚4所对应的芯片1区域内具有至少三个凸块3，所述芯片1的线路面朝向所述天线基材2的线路面接合，并通过所述凸块3与所述天线引脚4形成导通。
本发明提供的芯片1和天线基材2的接合结构，通过使用至少三个凸块3对应一个天线引脚4，这样可以使得芯片1在热压过程中受力较均匀，降低对压力的精确度要求。
其中，每一所述天线引脚4所对应的凸块3的数量为3-20个。
图2为图1所示的芯片1和天线基材2的接合结构的俯视图。参见图2，每一所述天线引脚4所对应的凸块3的数量共有20个。
本发明采用一个天线引脚4对应3-20个凸块3，取代原先的一个天线引脚4对应一个或两个凸块3，可以使得芯片1在热压过程中受力均匀，不会因压力过于集中而导致热压失败。每一天线引脚4所对应的至少三个凸块3并无排列要求，只需与天线引脚4匹配即可。
可以理解的是，芯片1与天线引脚4之间的覆合面积与原先几乎保持不变，因此当凸块3数量增多时，相应地每一凸块3的尺寸会减小。
在一个优选实施例中，每一所述天线引脚4所对应的至少三个凸块3之间相互并联。也就是说，同电性的凸块3之间相互并联，这样，可以提供较多并联的导通路径，可以使得芯片1与天线基材2之间导通的富余度提高。
现有技术中，采用硬度较软的纯金或镍金合金来制备凸块3，成本比较高。
在一个优选实施例中，所述凸块3采用硬度至少为160Hv的硬质金属材料制成。本发明可以采用低成本的硬质金属取代现有技术中的纯金做凸块3，凸块3有较尖锐突出，但尖锐角度可以依照需求调整角度，足以与天线引脚4连接即可。
其中，硬质金属包括纯金属、合金或镀层的金属，具体一点来讲，所述凸块3包括以下至少一种：镍，钴，钛，钨，铜，铍，钯和铯，以及以上金属的镀金或镀银和以上金属间合金。
本发明采用其他金属代替传统的金作为凸块3材料，可大幅降低材料成本。
现有技术中的异方性导电胶因具有粒径极均匀的导电粒子，造成了其材料成本比较高的缺点。
参见图1，还包括热固胶5，所述热固胶5填充于所述芯片1与所述天线基材2之间以形成接合力。
其中，所述热固胶5为绝缘热固胶。
本发明采用不导电的热固胶5，取代现有的异方性导电胶(ACP或ACF)填充于芯片1与天线基材2之间以提高结合强度。热固胶5为加热固化型的胶，热固胶5中不含有导电粒子，为不导电材料。
本发明使用绝缘热固胶取代异方性导电胶，可以降低成本，并且由于热固胶5内无导电粒子，在接合对准时稍有偏差也不会因导电粒子介于其间而与邻近的天线引脚4短路，可以容许芯片1对准时较大的对准误差，或使用更小的天线引脚4间距，从而可以使用更小尺寸的芯片1，大大降低芯片1的成本。
其中，所述天线引脚4采用铝、铜、银、金或石墨中的任意一种金属制成，或所述天线引脚4采用铝浆、铜浆、银浆、金浆或碳浆中的任意一种浆料所形成的涂布膜制成。
本发明实施例还提供了一种制备所述的芯片1和天线基材2的接合结构的方法，包括如下步骤：
在芯片1的线路面预设多个凸块3；
在天线基材2的线路面设有彼此分离的两个天线引脚4；
在每一天线引脚4上对应芯片1的覆盖位置处点涂热固胶5；
将芯片1的线路面朝向天线基材2的线路面接合，使芯片1的凸块3各自与对应的天线引脚4接合，并保证芯片1与天线基材2间填满热固胶5；
对芯片1及天线基材2进行热压处理，使得每一凸块3与对应的天线引脚4形成导通，并使热固胶5硬化将芯片1与天线基材2结合为一体。
其中，所述热压处理所需要的热压温度为150-210℃，热压压力为2-10N。
本发明所提供的制备方法与现有的覆晶封装(Flip chip bonding)工艺基本类似，唯一的区别在于现有技术中的热压压力为0.5-4N,而本发明的热压压力为2-10N。这不仅仅是压力数值上的增加，更是由于整个芯片1与天线基材2的接合结构的改进，进而根据该改进结构来改变其热压压力。
在本发明的压力范围内，可以使得芯片1的硬质金属所形成的凸块3直接嵌入并铆接在天线引脚4上，同时热固胶5固化后提供黏结力及结构强度来保证芯片1和天线基材2的接合。
根据本发明的改进的制备芯片1与天线基材2的接合结构的方法，基本可以使用现有的机器设备来完成，并不需要增加成本，却达到更好的效果。
本发明的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

Claims (10)

1.一种芯片和天线基材的接合结构，其特征在于，包括：相互接合的芯片和天线基材，所述芯片的线路面具有至少六个凸块，所述天线基材的线路面具有彼此分离的两个天线引脚，每一天线引脚所对应的芯片区域内具有至少三个凸块，所述芯片的线路面朝向所述天线基材的线路面接合，并通过所述凸块与所述天线引脚形成导通。
2.根据权利要求1所述的芯片和天线基材的接合结构，其特征在于，每一所述天线引脚所对应的凸块的数量为3-20个。
3.根据权利要求1所述的芯片和天线基材的接合结构，其特征在于，每一所述天线引脚所对应的至少三个凸块之间相互并联。
4.根据权利要求1所述的芯片和天线基材的接合结构，其特征在于，所述凸块采用硬度至少为160Hv的硬质金属材料制成。
5.根据权利要求4所述的芯片和天线基材的接合结构，其特征在于，所述凸块包括以下至少一种：镍，钴，钛，钨，铜，铍，钯和铯，以及以上金属的镀金或镀银和以上金属间合金。
6.根据权利要求1所述的芯片和天线基材的接合结构，其特征在于，还包括热固胶，所述热固胶填充于所述芯片与所述天线基材之间以形成接合力。
7.根据权利要求6所述的芯片和天线基材的接合结构，其特征在于，所述热固胶为绝缘热固胶。
8.根据权利要求1-7中任一项所述的芯片和天线基材的接合结构，其特征在于，所述天线引脚采用铝、铜、银、金或石墨中的任意一种金属制成，或所述天线引脚采用铝浆、铜浆、银浆、金浆或碳浆中的任意一种浆料所形成的涂布膜制成。
9.一种制备权利要求1-8中任一项所述的芯片和天线基材的接合结构的方法，其特征在于，包括如下步骤：
在芯片的线路面预设多个凸块；
在天线基材的线路面设有彼此分离的两个天线引脚；
在每一天线引脚上对应芯片的覆盖位置处点涂热固胶；
将芯片的线路面朝向天线基材的线路面接合，使芯片的凸块各自与对应的天线引脚接合，并保证芯片与天线基材间填满热固胶；
对芯片及天线基材进行热压处理，使得每一凸块与对应的天线引脚形成导通，并使热固胶硬化将芯片与天线基材结合为一体。
10.根据权利要求9所述的制备芯片和天线基材的接合结构的方法，其特征在于，所述热压处理所需要的热压温度为150-210℃，热压压力为2-10N。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060202223A1 (en) * 2005-03-09 2006-09-14 Gelcore Llc Increased light extraction from a nitride led
JP2008131017A (ja) * 2006-11-27 2008-06-05 Toyota Industries Corp 半導体装置
CN101834254A (zh) * 2006-09-22 2010-09-15 晶元光电股份有限公司 发光组件及其制造方法
CN102084505A (zh) * 2008-03-17 2011-06-01 皇家飞利浦电子股份有限公司 用于倒装芯片led的底部填充工艺
CN101855734B (zh) * 2007-11-15 2011-11-02 松下电器产业株式会社 半导体发光装置
CN103155183A (zh) * 2010-10-12 2013-06-12 皇家飞利浦电子股份有限公司 具有减小的外延应力的发光器件
CN103681391A (zh) * 2012-09-24 2014-03-26 富士通先端科技株式会社 Ic 芯片的接合方法
CN103972197A (zh) * 2013-01-24 2014-08-06 富士通半导体股份有限公司 半导体器件及其制造方法、引线和制作该引线的方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060202223A1 (en) * 2005-03-09 2006-09-14 Gelcore Llc Increased light extraction from a nitride led
CN101834254A (zh) * 2006-09-22 2010-09-15 晶元光电股份有限公司 发光组件及其制造方法
JP2008131017A (ja) * 2006-11-27 2008-06-05 Toyota Industries Corp 半導体装置
CN101855734B (zh) * 2007-11-15 2011-11-02 松下电器产业株式会社 半导体发光装置
CN102084505A (zh) * 2008-03-17 2011-06-01 皇家飞利浦电子股份有限公司 用于倒装芯片led的底部填充工艺
CN103155183A (zh) * 2010-10-12 2013-06-12 皇家飞利浦电子股份有限公司 具有减小的外延应力的发光器件
CN103681391A (zh) * 2012-09-24 2014-03-26 富士通先端科技株式会社 Ic 芯片的接合方法
CN103972197A (zh) * 2013-01-24 2014-08-06 富士通半导体股份有限公司 半导体器件及其制造方法、引线和制作该引线的方法

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