CN108282082B - 适于多换流回路共层叠母排电路结构的igbt过压解耦方法 - Google Patents

Abstract

本发明提供一种适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，该方法具体包括以下步骤：采用PEEC法得出每相层叠母排的等效电路；统计每相等效电路中存在的换流路径；根据换流路径得出具有过压风险的暂态耦合电路；将暂态耦合电路中的IGBT触发脉冲接入解耦模块；解耦模块对耦合电路中的IGBT的关断信号进行采集对比，当采集到耦合电路中IGBT关断信号边沿时间差在Δt范围以内时，解耦模块对IGBT的关断信号进行解耦处理。该方法可以有效的解决IGBT共层叠母排中存在的瞬态过压耦合问题，能够有效提高系统的可靠性。

Description

适于多换流回路共层叠母排电路结构的IGBT过压解耦方法

技术领域

本发明属于电力电子技术领域，尤其涉及一种多换流回路共层叠母排电路结构的IGBT过压解耦方法。

背景技术

对于大容量电力电子系统的安全性和可靠性研究一直是个热点话题。为保证系统安全和充分利用器件容量，需要精准设计和优化。对于单个逆变器而言，可能存在多个换流回路，但是某一时刻只能存在一种换流暂态过程。当换流暂态发生时，由于电力电子器件开关速度较快，同时换流回路中的杂散电感的存在，会存在关断过电压应力，从而影响到电力电子器件安全可靠运行。同时为了满足电力电子装置的紧凑性，有时可能将多个逆变器的换流回路放置在同一个层叠母排上。研究中我们发现由于换流回路之间开关函数的不相关性，会存在一定的过压耦合影响，对功率器件的安全运行造成一定的威胁，严重时会造成IGBT过压击穿，进而引起系统故障停机。目前由于该类耦合问题存在的几率较低，而且出现的时间非常短，很难引起工程人员的注意，因此尚未有人提出避免该类问题出现的方法。

发明内容

本发明目的在于提供一种适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，旨在解决多换流回路共用层叠母排电路结构中存在的IGBT暂态耦合问题。

为了达到上述目的，本发明提供了一种适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，该方法具体包括以下步骤：

1)采用PEEC法得出每相层叠母排的等效电路；

2)统计每相等效电路中存在的换流路径；

3)根据换流路径得出具有过压风险的暂态耦合电路；

4)将具有过压风险的暂态耦合电路中的IGBT触发脉冲接入解耦模块；

5)解耦模块对耦合电路中的IGBT的关断信号进行采集对比，当采集到耦合电路中IGBT触发信号的关断边沿时间差Δt′在设置的关断边沿错开时间Δt范围以内时，解耦模块对IGBT的关断信号进行解耦处理。

上述任一方案中优选的是，所述步骤2)具体步骤如下：a、将每相母排的等效电路进行分解，得出整流器或逆变器单个功率器件开关过程中的换流回路；b、根据每个器件的换流回路能够得出整个母排的整流器中任意一个功率器件和逆变器任意一个器件开关暂态的相遇的换流路径。

上述任一方案中优选的是，所述步骤3)中具有过压风险的暂态耦合电路为拥有共同的换流路径的电路。

上述任一方案中优选的是，所述步骤4)中的解耦模块由多个延时处理模块和多个逻辑运算模块组成，所述延时处理模块接收触发信号进行延时处理后传递给逻辑运算模块进行逻辑运算，延时处理模块和逻辑运算模块的数量等同于耦合电路条数，延时处理模块和逻辑运算模块之间的具体连接方式为：将存在共同换流路径的整流器和逆变器的功率器件触发信号同时接入两条耦合电路的延时处理模块的输入端，经过延时处理模块处理后会输出延时后的两路触发信号，将该两路触发信号接入同一逻辑运算模块的输入端。

上述任一方案中优选的是，所述逻辑运算模块由或逻辑组成。

上述任一方案中优选的是，所述步骤5)的实现方式为：将延时处理模块的两个输入端接收到的信号pwm1和pwm2的关断边沿错开时间设为Δt，当延时处理模块的输入端接收到的pwm1和pwm2两个脉冲触发信号的关断边沿时间差Δt′在关断边沿错开时间Δt范围之内，延时处理模块起作用，如果关断边沿时间差Δt′大于关断边沿错开时间Δt，延时处理模块不起作用，具体实现方式为：

采用高频时钟检测输入端的信号pwm1和pwm2下降沿(关断信号)，主要分三种情况：

如果首先检测到输入端的信号pwm1为下降沿时，置位中间变量sig信号为高电平，sig高电平时间为延时处理的时间Δt，在sig为高电平期间不再对输入端的信号pwm2为下降沿进行检测，此时对输入信号进行逻辑运算，得出输出信号pwm2`＝pwm2&sig，pwm1`＝pwm1；

如果首先检测到输入端的信号pwm2为下降沿时，置位中间变量sig信号为高电平，在sig为高电平期间不再对输入端的信号pwm1为下降沿进行检测，此时对输入信号进行逻辑运算，得出输出信号pwm1`＝pwm1&sig；pwm2`＝pwm2；

当同时检测到输入端的信号pwm1和pwm2为下降沿时，可以选择任意信号作延时处理即可。

上述任一方案中优选的是步，所述延时处理模块当检测到输入端的信号pwm1或pwm2的关断边沿不一致时，优先对滞后的输入脉冲信号进行延时处理；当两个关断边沿一致时，对任一信号进行延时处理。

上述任一方案中优选的是，所述关断边沿错开时间Δt设置为300ns。

上述任一方案中优选的是，所述解耦方法也能够用于直流母线电容放置在换流回路CCL1和换流回路CCL2的一侧的电路拓扑。

从上述技术方案可以看出，本发明相比较现有技术，不仅有效的解决IGBT在多换流回路共层叠母排电路结构中存在的瞬态过压耦合问题，有效的提高系统的可靠性，而且该方法操作简单、适应性强、便于推广。

附图说明

图1为背靠背三电平变流器共层叠母排拓扑结构图；

图2为单相层叠母排等效电路结构图；

图3为单相层叠母排16种换流路径的简化图；

图4为单相层叠母排中存在共用换流回路的耦合电路拓扑结构图；

图5为单相层叠母排中存在暂态耦合功率器件关系图；

图6为背靠背三电平变流器共层叠母排暂态过压解耦处理的基本结构框图；

图7为单相层叠母排解耦内部逻辑图；

图8为延时处理模块时序逻辑；

图9为存在瞬态过压耦合的通用拓扑结构。

具体实施方式

为了能够更清楚地理解本发明内容，下面结合附图及具体实施方式对本发明进行详细描述。

图1为背靠背三电平变流器共层叠母排拓扑结构图，系统为了结构的紧凑性，通常将整流器每相桥臂和逆变器每相桥臂的功率器件放置在同一个母排上。由于整流器和逆变器功率器件的开关暂态不相关，功率器件开关过程中存在暂态过压耦合问题，当两个功率器件同时关断时，增加了过压应力。基于此，本发明提出适于多换流回路共层叠母排电路结构的IGBT过压解耦方法。该方法实现过程如下：

首先，采用PEEC方法，得出每相层叠母排的等效电路，等效电路如图2所示。其次，根据图2可统计每相等效电路中存在的换流路径，定义功率器件RS1、RS2、RS3和RS4对应的换流回路分别为R-CCLA、R-CCLB、R-CCLC和R-CCLD。功率器件IS1、IS2、IS3和IS4对应的换流回路分别为I-CCLA、I-CCLB、I-CCLC和I-CCLD。将每相母排的等效电路进行分解，得出整流器或逆变器单个功率器件开关过程中的换流回路，根据每个器件的换流回路可以得出整个母排的整流器中任意一个功率器件和逆变器任意一个器件开关暂态的相遇的换流路径。换流路径相关联的两个器件包括：(a)RS1和IS1；(b)RS1和IS2；(c)RS1和IS3；(d)RS1和IS4；(e)RS2和IS1；(f)RS2和IS2；(g)RS2和IS3；(h)RS2和IS4；(i)RS3和IS1；(j)RS3和IS2；(k)RS3和IS3；(l)RS3和IS4；(m)RS4和IS1；(n)RS4和IS2；(o)RS4和IS3；(p)RS4和IS4，一共存在16种换流路径，即16条换流回路，如图3所示。由于整流器的控制策略和逆变器的控制策略的IGBT开关函数没有相关性，即整流器的触发IGBT和逆变器触发IGBT的程序都是随机的。因此整流器和逆变器的暂态耦合也是随机的，但是存在一定的几率。根据换流路径得出具有过压风险的暂态耦合电路，通过仔细分析16条换流路径，发现其中(a)RS1和IS1；(c)RS1和IS3；(f)RS2和IS2；(h)RS2和IS4；(i)RS3和IS1；(k)RS3和IS3；(n)RS4和IS2；(p)RS4和IS4，一共8种换流回路存在共同的换流路径，即同时具有图4电路的特征，换流路径存在共同部分(其中一个功率器件的换流回路，包含了另一个器件的换流回路)。此类电路在整流器和逆变器存在耦合路径的IGBT同时处于关断暂态，就会存在IGBT过压风险。

图5为本发明实施例的背靠背三电平变流器存在暂态耦合功率器件关系图。

从简化后的电路图4可知：

S1和S2非同步开关时：

器件S1的关断过电压

器件S2的关断过电压

S1和S2同时关断时：

器件S1的关断过电压

器件S2的关断过电压

通过以上分析，当两个器件同时关断时存在过压耦合影响，器件S1和S2的过电压都会有所增加，对器件的安全运行造成一定的影响。由此需要进行一定的处理，避免两个器件的同时关断。由于背靠背三电平整流器的控制和逆变器的控制不相关，因此无瞬态过压解耦程序的整流器控制策略的12路脉冲R-PWM[0..11]直接触发12个IGBT RS1-RS12。逆变器控制策略的12路脉冲I-PWM[0..11]直接触发12个IGBT IS1-IS12。

同时由于整流器RS1-RS4和逆变器的IS1-IS4对应的IGBT放置在同一个层叠母排BUSA上，整流器RS5-RS8和逆变器的IS5-IS5对应的IGBT放置在同一个层叠母排BUSB上，整流器RS9-RS12和逆变器的IS9-IS12对应的IGBT放置在同一个层叠母排BUSC上，因此整流器的A相和逆变器的A相，整流器的B相和逆变器的B相，整流器的C相和逆变器的C相分别存在解耦，需要对每相进行解耦处理。

背靠背三电平变流器共层叠母排暂态过压解耦处理的基本结构框图如图6所示。

整流器的控制策略(触发IGBT的程序)可以为任意控制算法。逆变器的控制策略也为任意控制算法。将具有过压风险的暂态耦合电路中的IGBT触发脉冲接入解耦模块，经过解耦处理后直接触发IGBT。具体实现过程为：

对于A相的整流器控制输出脉冲R-PWM[0..3]和逆变器的输出脉冲I-PWM[0..3]进行解耦处理后输出的脉冲R-PWM`[0..3]和I-PWM`[0..3]分别触发整流器A相的RS1-RS4和逆变器A相的IS1-IS4。

对于B相的整流器控制输出脉冲R-PWM[4..7]和逆变器的输出脉冲I-PWM[4..7]进行解耦处理后输出的脉冲R-PWM`[4..7]和I-PWM`[4..7]分别触发整流器B相的RS5-RS8和逆变器B相的IS5-IS8。

对于C相的整流器控制输出脉冲R-PWM[8..11]和逆变器的输出脉冲I-PWM[8..11]进行解耦处理后输出的脉冲R-PWM`[8..11]和I-PWM`[8..11分别触发整流器B相的RS9-RS12和逆变器B相的IS9-IS12。

按照图5功率器件存在的耦合关系需要对其解耦，解耦模块采用可编程逻辑器件FPGA或CPLD，对输入IGBT触发脉冲PWM信号进行解耦处理。具体的连接方式为如图7所示，包含延时处理模块和逻辑运算模块。

现以A相解耦模块为例进行说明，B相和C相类似。

功率器件RS1同时与IS1、IS3存在耦合关系。因此需要对RS1的触发信号R-PWM[0]，和IS1的触发信号I-PWM[0]、IS3的触发信号I-PWM[2]分别进行延时处理。

连接方式为：R-PWM[0]和I-PWM[0]连接RS1IS1延时处理模块的输入端pwm1和pwm2，经过延时处理后输出为pwm1`和pwm2`；R-PWM[0]和I-PWM[2]连接RS1IS3延时处理模块的输入端pwm1和pwm2，经过延时处理后输出为pwm1`和pwm2`。R-PWM[0]信号经过两个延时处理模块后，输出都为pwm1`。同时，由于无论整流器还是逆变器的不会存在2个或2个以上的功率器件同时处于开关暂态，因此RS1、IS1延时处理和RS1、IS3延时处理不会同时进行，另外该解耦处理时针对下降沿进行延时，即让高电平的时间维持一定时间，因此需要对两个延时处理的pwm1`进行或逻辑运算，即可得到解耦后RS1触发脉冲触发信号R-PWM[0]`。

按照同样的道理可以得到A相母排其余功率器件RS2、RS3、RS4、IS1、IS2、IS3、IS4解耦后的脉冲触发信号：R-PWM[1]`、R-PWM[2]`、R-PWM[3]`、I-PWM[0]`、I-PWM[1]`、I-PWM[2]`、I-PWM[3]`。

解耦模块的内部逻辑如图7所示，包含延时处理模块和逻辑运算模块。延时处理模块是核心，具有通用性，完成对输入信号进行延时处理。延时处理模块主要由通用的延时处理逻辑组成，以A相为例，其包括RS1、IS1延时处理，RS1、IS3延时处理，RS3、IS1延时处理，RS3、IS3延时处理，RS2、IS2延时处理，RS2、IS4延时处理，RS4、IS2延时处理，RS4、IS4延时处理组成。其完成了整流A相桥臂和逆变A相桥臂的耦合脉冲延时处理。逻辑运算由或逻辑组成，由于整流器或逆变器的任一输入信号都与另外的两个信号相耦合，对于单个PWM信号会经过两个延时处理模块，然后输出两路解耦后的pwm`信号。通过或运算对输出的两路pwm`信号还原为解耦后的输入信号。

延时模块的工作过程如下，为方便分析，定义延时处理模块的输入信号为pwm1和pwm2，输出信号为pwm1`和pwm2`。

将延时处理模块的两个输入端接收到的信号pwm1和pwm2(对应存在耦合的IGBT触发PWM信号)的关断边沿错开时间设为Δt。当延时处理模块的输入端接收到的pwm1和pwm2两个脉冲触发信号的关断边沿时间差Δt′在关断边沿错开时间Δt范围之内，延时处理模块起作用，如果关断边沿时间差Δt′大于关断边沿错开时间Δt，延时处理模块不起作用。具体实现方式如下：

采用高频时钟检测输入端的信号pwm1和pwm2下降沿(关断信号)，主要分三种情况：

如果首先检测到输入端的信号pwm1为下降沿时，置位中间变量sig信号为高电平，sig高电平时间为延时处理的时间Δt，在sig为高电平期间不再对输入端的信号pwm2为下降沿进行检测，此时对输入信号进行逻辑运算，得出输出信号pwm2`＝pwm2&sig，pwm1`＝pwm1；

如果首先检测到输入端的信号pwm2为下降沿时，置位中间变量sig信号为高电平，在sig为高电平期间不再对输入端的信号pwm1为下降沿进行检测，此时对输入信号进行逻辑运算，得出输出信号pwm1`＝pwm1&sig；pwm2`＝pwm2；

当同时检测到输入端的信号pwm1和pwm2为下降沿时，可以选择任意信号作延时处理即可。

当关断边沿不一致时，优先对滞后的脉冲信号进行延时处理。当两个关断信号一致时，对任一信号进行延时处理。延时处理模块只对当前脉冲起作用，并不会对后续的脉冲序列有影响。

该方法具有通用性针对图9存在拓扑结构，直流母线电容放置在换流回路CCL1和换流回路CCL2的一侧时电路拓扑，当CCL1和CCL2内的IGBT在短时内同时关断时，都可以采用本发明提出的方法。

需要说明的是上述实施例，并非用来限定本发明的保护范围，在上述技术方案的基础上所作出的等同变换或替代均落入本发明权利要求所保护的范围。

Claims (8)

1.适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：该方法具体包括以下步骤：

1)采用PEEC法得出每相层叠母排的等效电路；

2)统计每相等效电路中存在的换流路径；

3)根据换流路径得出具有过压风险的暂态耦合电路；

4)将具有过压风险的暂态耦合电路中的IGBT触发脉冲接入解耦模块；

5)解耦模块对耦合电路中的IGBT的关断信号进行采集对比，当采集到耦合电路中IGBT触发信号的关断边沿时间差Δt´在设置的关断边沿错开时间Δt范围以内时，解耦模块对IGBT的关断信号进行解耦处理；

所述步骤3）中具有过压风险的暂态耦合电路为拥有共同的换流路径的电路。

2.根据权利要求1所述适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：所述步骤2）具体步骤如下：

a、将每相母排的等效电路进行分解，得出整流器或逆变器单个功率器件开关过程中的换流回路；

b、根据每个器件的换流回路能够得出整个母排的整流器中任意一个功率器件和逆变器任意一个器件开关暂态的相遇的换流路径。

3.根据权利要求1所述适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：所述步骤4）中的解耦模块由多个延时处理模块和多个逻辑运算模块组成，所述延时处理模块接收触发信号进行延时处理后传递给逻辑运算模块进行逻辑运算，延时处理模块和逻辑运算模块的数量等同于耦合电路条数，延时处理模块和逻辑运算模块之间的具体连接方式为：

将存在共同换流路径的整流器和逆变器的功率器件触发信号同时接入两条耦合电路的延时处理模块的输入端，经过延时处理模块处理后会输出延时后的两路触发信号，将该两路触发信号接入同一逻辑运算模块的输入端。

4.根据权利要求3所述的适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：所述逻辑运算模块由或逻辑组成。

5.根据权利要求3所述适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：所述步骤5）的实现方式为：

将延时处理模块的两个输入端接收到的信号pwm1和pwm2的关断边沿错开时间设为Δt，当延时处理模块的输入端接收到的pwm1和pwm2两个脉冲触发信号的关断边沿时间差Δt´在关断边沿错开时间Δt范围之内，延时处理模块起作用，如果关断边沿时间差Δt´大于关断边沿错开时间Δt，延时处理模块不起作用，具体实现方式为：

采用高频时钟检测输入端的信号pwm1和pwm2下降沿，主要分三种情况：

如果首先检测到输入端的信号pwm1为下降沿时，置位中间变量sig信号为高电平，sig高电平时间为延时处理的时间为Δt，与关断边沿时间Δt相同，在sig为高电平期间不再对输入端的信号pwm2为下降沿进行检测，此时对输入信号进行逻辑运算，得出输出信号pwm2`= pwm2 & sig，pwm1`=pwm1；

如果首先检测到输入端的信号pwm2为下降沿时，置位中间变量sig信号为高电平，在sig为高电平期间不再对输入端的信号pwm1为下降沿进行检测，此时对输入信号进行逻辑运算，得出输出信号pwm1` = pwm1 & sig；pwm2`=pwm2；

当同时检测到输入端的信号pwm1和pwm2为下降沿时，可以选择任意信号作延时处理即可。

6.根据权利要求5所述的适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：所述延时处理模块当检测到输入端的信号pwm1或pwm2的关断边沿不一致时，优先对滞后的输入脉冲信号进行延时处理；当两个关断边沿一致时，对任一信号进行延时处理。

7.根据权利要求5所述的适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：所述关断边沿错开时间Δt设置为300ns。

8.根据权利要求1至7任一所述的适于多换流回路共层叠母排电路结构的IGBT过压解耦方法，其特征在于：所述解耦方法也能够用于直流母线电容放置在换流回路CCL1和换流回路CCL2的一侧的电路拓扑。