CN108141215B - 互补电流场效应晶体管装置及放大器 - Google Patents

互补电流场效应晶体管装置及放大器 Download PDF

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Abstract

本发明涉及新颖及发明性复合装置结构,从而实现利用亚阈值操作的基于电荷的方法,以用于设计模拟CMOS电路。确切地说,本发明涉及基于一对互补n型及p型电流场效应晶体管的固态装置,所述电流场效应晶体管中的每一个具有两个控制端口,亦即低阻端口和栅控端口,而常规固态装置具有一个控制端口,亦即栅控端口。这种新颖固态装置提供优于所述常规装置的各种改良。

Description

互补电流场效应晶体管装置及放大器

相关申请的交叉引用

不适用。

技术领域

本发明涉及新颖及发明性复合装置结构,从而实现利用亚阈值操作的基于电荷的方法,以用于设计模拟CMOS电路。

背景技术

相关技术描述

随着新千年到来对连接的需求量正极快速地扩增。到2015年末,全球网络连接数量将超出世界人口的两倍,并且估计在2020年超过300亿个装置将无线地连接到云端形成物联网(或“IoT”)。使得这个新时代在过去二十年来出现的移动计算和无线通信中有了革命性发展。遵循摩尔定律,高集成度且高性价比的硅互补金属氧化物半导体(CMOS)装置的发展允许将数字和模拟系统元件,如大型模数转换器或收发器,并入到更高性价比的单晶片解决方案中。

然而,在近几年里,虽然数字电路在很大程度上遵循了预测路径且得益于将CMOS技术扩展到超深亚微米(亚-μm),但模拟电路尚不能够遵循同样的趋势,并且在模拟设计无模式上的转变的情况下可能永远无法实现。模拟和射频(或“RF”)设计人员仍在努力探索如何制造高性能集成电路(或“IC”)以实现超深亚-μm特征尺寸而不会损失缩小尺寸的优势;包含功率降低、覆盖面紧凑以及操作频率更高。要突破现有的模拟设计科学以满足新千年片上系统(SoC)的要求,需要真正的模式上的转变。

现有技术:

模拟电路的核心构建块是放大器。离散组件放大器自由使用电阻器、电容器、电感器、变压器和非线性元件以及各种类型的晶体管。通常可忽略各种组件之间不合需要的寄生效应。然而,为了在集成电路内构建放大器,无法轻易获得正常的模拟电路组件,且如果真要如此的话,通常采用特殊IC工艺扩展以获得这些电路元件。由于集成电路放大器极为靠近且通过其所集成到的硅晶片耦合在一起,因此集成电路放大器上的寄生效应较严重。摩尔定律IC工艺进步集中于数字、微处理器和存储器工艺发展。由于需要一代(约18个月)或两代来扩展IC工艺以并入模拟组件,因此最新工艺单芯片系统上一般并未包含模拟功能。这些“混合模式”IC工艺不易获得、依赖于供应商且较贵以及高度受制于参数变化。需要大量工程改造以在对其IC供应商和工艺节点变得具有特异性的任何IC上包含稀少的模拟功能。由于针对每个工艺节点谨慎且特异性地设计或布置模拟电路,因此这类模拟电路极不便携带。除这种限制以外,模拟电路设计工程师正变得稀缺并且正慢慢退休而没有足够的替代。

运算放大器(或运放(OpAmp))是处理模拟信息所必需的基本IC模拟增益块。运放利用晶体管极高匹配对来在电压输入处形成晶体管差分对。匹配是在集成电路上易于获得的参数,但为了达到所需等级的匹配,会使用许多考虑因素:相同质心布局、多个大型装置、阱隔离度和物理布局技术,以及许多其它考虑因素。大面积匹配的晶体管组还用于电流镜和负载装置。运放需要电流源以用于偏置。运放另外需要电阻器和电容器(或RC)补偿极以防止振荡。电阻器对于“R”来说必不可少,且RC时间常数的值相对精确。电阻器的值过大会使放大器过慢且过小,从而导致振荡。恒定的“偏置”电流增加了消耗的功率。一般来说,这些偏置电流想要大于全信号操作期间所需的峰值电流。

由于IC工艺缩小,阈值电压保持略微恒定。这是因为金属氧化物半导体(或MOS)阈值截止曲线不随IC工艺缩小而改变,且总的芯片关态泄漏电流必须保持足够小以不影响全芯片电源泄漏。所述阈值和饱和电压往往会占用整个电源电压,从而不为模拟电压摆幅保留足够空间。为了适应这种信号摆幅电压缺乏,运放设置有多组电流镜,从而进一步使其设计变得复杂,同时消耗更多功率且使用额外的物理布局面积。本专利引入在电源电压收缩远低于1伏时甚至运行得更好的放大器设计。

现有技术CMOS集成电路放大器是基于不可用于全数字IC工艺上的若干模拟或混合模式IC工艺扩展。主要匹配的晶体管对用作差分输入和电流镜。这些模拟FET晶体管必须较长,如图1q中所描绘,以提供必要的较高输出电阻,并且还必须较宽以便支撑在其之间成镜像的必要电流。举例来说,可利用栅极端17q操作的导电沟道13q必须具有足够的长度或在主体/衬底16q上源极端14q与漏极端19q之间的距离。必须产生及维持通常大于峰值模拟信号电流的偏置电流。通常需要电阻器和大面积电容器来建立参考且稳定放大器。由于参数敏感性,这些设计在IC工艺或供应商之间极不便携带。这些设计针对每个IC工艺节点进行重新设计,并且特异性地针对其各种应用进行定制。由于体积庞大,放大器通常是IC系统的限速元件。所需要的是一种可扩展设计,所述设计使用仅逻辑IC工艺组件、具有工艺参数容错性、占用面积较小、功耗相对较低且操作电压大大低于1伏特。这是本发明的主题。

常规MOS放大器增益形成是驱动将输入电压转换成输出电流的跨导(gm)的输入电压。这个输出电流随后驱动输出负载,出于建立高负载电阻的目的,所述输出负载通常是电流源的输出。这个高电阻负载将输出电流转换回到输出电压。所得放大器电压增益是gm*R负载。等效输出负载电阻实际上是负载电流源晶体管和放大器输出晶体管的并联组合。为了保持等效负载电阻较高且电压增益较高,这些并联晶体管必须极长,而为了驱动足够电流,这些晶体管必须极宽以携载足够电流,也因此极大型晶体管是必要的。还可能注意到,放大器输出所驱动的负载电阻是减小电压增益的额外并联电阻。此外应注意到,负载电容与放大器输出电阻交互作用,从而修改AC性能特征。实际需要的是恰好与目前模拟放大器操作原理相反的极小电压-输入到较高-阻抗电流-输出(gm);本发明的操作原理是有关:极小电流-输入到较低阻抗电压-输出(rm)。图1a是作为基线参考的高质量MOS IC运放(Gray,PaulR.等,《模拟集成电路的分析与设计(Analysis and Design of Analog IntegratedCircuits)》,第5版,John Wiley&Son有限公司,第484页处)的晶体管级示意图,其用于在对本文中所示的放大器的描述中进行比较。

如波德(Bode)增益-相位曲线图1b中,在Vdd=1.8伏特且Rcmp=700ohm时,基线比较(均以180nm IC工艺制得)采用性能曲线的形式。只要可能,这三个比较曲线图中的每一个的所有轴标度均保持相同。本说明书中选择180nm工艺以比较所有比较例,这是因为常规现有技术放大器运作最好,且已具有对根据常规模拟需要所提供的成熟的模拟混合模式IC工艺扩展的最大程度的使用。而且由于IC工艺收缩且电源电压降低,这也是本发明的实施方案变得极为有益之处。

通常,MOS放大器因强反型(strong-inversion)MOS晶体管平方律特征而在平方律内操作;这些特征并未很好地界定或可预测地稳定在模拟电路所需的程度。类似双极晶体管操作的指数律操作具有较高增益、稳定且经充分界定。在极弱操作条件下,MOS晶体管转换成指数运算,但所述晶体管过于缓慢而作用不是很多。此外,这两种操作模式之间的“中等反型”转变提供降低模拟MOS电路的质量的非线性电路。在MOS晶体管大约操作的阈值电压下,50%的电流是平方律,而另外50%是指数律。这是最新MOS模拟方程式中的阈值电压的定义。高速下的全指数MOS操作将提供可预测、稳定且充分界定的较高增益。本专利是有关在指数模式下而不在弱反型下操作的快速放大器;相反引入过饱和模式。

为理解现有技术,我们首先论述弱反型与强反型(Enz,Christian C.等人,《基于电荷的MOS晶体管建模-低功率和RF IC设计的EKV模型(Charge-based MOS TransistorModeling-The EKV model for low-power and RF IC Design)》,John Wiley&Son有限公司,2006)。参考图1e和1f,弱反型是大多数设计人员将认为晶体管是关态的范围:

●在图1f中当主体/衬底16e上的栅极17e在低于其阈值电压V阈值17f下操作时,弱导电沟道反型13e出现,其中沟道电离13e表征为薄表面层;

●源极14e到漏极19e,电压19f较小(通常低于100mV);

●对于弱反型,栅极G 17e通常利用栅极电压供应12e在低电位(约300mV)下操作;

●这样产生具有从源极S 14e到漏极D 19e的均匀深度的沟道表面导电层13e;

●由于沿沟道13e存在基本为零的电压梯度(约无电场),所以漏极D 19e与源极S14e之间的任何电流主要由扩散支撑;

●在栅极G 17e处增加的栅极电压Vgs 12e增加了栅极17e下方的导电层13e的厚度,因此允许更多电荷沿沟道13e扩散;

●这个表面层的导电性以指数方式与栅极G 17e处的栅极电压Vgs 12e相关;

●这种指数关系保持漏极沟道电流多达60年的动态模拟信号范围;

●沟道对于其沟道电流呈现为中等高值电阻器(许多100+的K-Ohm);

●所得均匀导电沟道深度促进较高指数增益,但由于低电流密度,速度损失较严重;以及

●这种弱反型导电反映在图1f中接近零的操作点13f处。

当主体/衬底16g上的栅极17g处的栅极电压Vgs 12g在其阈值电压17h以上操作时(参考图1g和1h),强导电沟道反型出现,其中沟道电离表征为分级导电沟道,在源极14g附近较深且在漏极19g附近较浅:

●在图1h中当漏极19g到源极14g,电压19h大于阈值V阈值17h(通常超过400mV)时,强导电沟道反型15g及15h出现;

●在图1h中栅极17g在高于其阈值电压V阈值17h下操作;

●在强反型18g中,漏极19g电压通常在栅极17g电压以上操作,这导致漏极19g附近的夹断(pinched-off)导电沟道15g;

●15g处的夹断沟道在漏极19g处产生较高输出阻抗,且可作为操作特征曲线图1h的粗扁平部分18h观测到;

●由于漏极19g电压Vd改变,所以夹断区15g改变长度,但其薄导电层保留,从而保持较高输出阻抗;

●由于栅极17g到沟道15g沿导电沟道路径(漏极19g到源极14g)的电压和电场,导电沟道15g在源极14g处被迫更深且在漏极19g处逐渐收缩靠近夹断;

●所得导电层利用对栅极17g处的栅极电压的平方律响应来运行;

●在强反型中,沟道电流的动态范围限于约20年或30年;所述沟道必须降到弱反型以获得额外动态范围;

●强反型导电沟道15g呈现为可调整的电流源(高值电阻器);以及

●导电沟道15g的楔形形状从高电流密度提供高速度,但要求载流子通过沟道且达到速度饱和,从而限制晶体管的速度或截止频率;以及

●这反映为图1h中沿其粗线18h的操作点15h。

图1e,示出弱反型条件下的沟道发展。导电沟道在其整个长度和宽度上具有相对均匀的载流子分布。应注意,整个沟道13e的导电深度与图1g的沟道右侧(或漏极19g附近)的夹断区15g相同。输出漏极电压Vd利用偏置电流I偏置Ld19e加载于漏极D 19e上。这种薄的导电层13e因沟道电流沿着缺陷陷阱集中的表面行进而产生大量噪声。图1e中的栅极17e到沟道电压Vg对这个导电层13e中的载流子密度具有很强(指数)影响。

图1f示出使用固定栅极电压Vg具有漏极电流Id与漏极电压Vds的指数关系的曲线。应注意,漏极电压Vds必须限于较小值(约100mV),以便保持弱反型。

图1g示出强反型条件下的沟道15g电离。在强反型中,存在利用输出负载I偏置Ld19g加载于漏极19g上的输出漏极电压Vd。这个负载呈现比导电沟道的栅极17g与源极14g末端之间的电位差更低的导电沟道15g的栅极17g与漏极19g末端之间的电位差,从而导致渐缩导电沟道15g。当导电沟道接近漏极时,导电沟道减到最小,从而提供较高输出电阻。这个输出电阻主要由较薄的沟道截面积定义。随着漏极电压变化,沟道的这个较薄夹断长度改变,但它的截面积不改变太多。这引起较高输出电阻,因为漏极19g输出电阻随漏极电压的变化相对较小,从而产生较高输出电阻。在常规gm模拟MOS电路设计中需要这种较高电阻。在这种夹断沟道区中,载流子接近其速度饱和,因此限制其沿沟道的渡越时间。这被称作“沟道长度调制”(沟道15g的扁平部分),导致在沟道达到薄层15g的漏极扩散附近夹断。夹断区(载流子在此处被迫去往沟道顶部)通过表面缺陷载流子陷阱传递大量噪声。漏极电压Vd越高,夹断区越长,且因此产生的噪声越大(Rahul,Sarpeshkar,《超低功率生物电子学-原理、生物医学应用及生物启发系统(Ultra Low Power Bioelectronics-Fundamentals,Biomedical Applications,and Bio Inspired Systems)》,ISBN9780521857277;以及Lee,Thomas,《CMOS射频集成电路的设计(The Design of CMOS Radio-Frequency IntegratedCircuits)》,第2版,Cambridge ISBN-13 978-0521835398),因此期望保持这个低的电压以减小对沟道电流造成的噪声。在这个薄的饱和区域注意到速度饱和以及热电子跃入栅极氧化层等其它效应,因此通过降低电压和半导体掺杂分布来最小化这个区域将是十分合乎需要的。

图1h示出特征曲线,其接近漏极电流Id与漏极电压Vds之间在栅极G的固定栅极电压Vg的情况下的“恒定电流”关系。应注意,漏极电压Vds横跨接近电源电压Vdd的大得多的范围,而维持电流相同。

图1i、1j、1k、1m和1n中图示双指CMOS反相器。逻辑反相器具有若干期望特性:

√存在于所有逻辑IC工艺中

√是最常见和基本的构建块

√高度可扩展

√工艺参数浮动容错性

√较小

√高速

√变化的电容负载的较高输出驱动

√可认为是MOS晶体管互补对的最高增益

√低功率

√易于使用

图1i中描绘现有技术的基本的双指反相器示意图。举例来说,基本的双指反相器100的Vin 10i连接到NFET 101和PFET 102的栅极端。NFET 101的源极端连接到负供电电压,且PFET 102的源极端连接到正供电电压。NFET 101和PFET 102的漏极连接在一起以形成输出端19i。以与图1j中的另一反相器示意图并列的方式在图1k中图示通用物理布局,所述示意图已伸展开且沿所述物理布局的侧面对准以使反相器示意图1j与物理布局结构图1k相关。艺术自由用于明确地将这两个图联系起来。实际物理布局将依据其设计的IC工艺的设计规则和实践。图1m是物理布局的3D简图。图1n示出如图1m中的指定截面AA的物理布局的横截面图。双指反相器100包含共用栅极端10j/10k/10m/10n,以及连接到漏极端D-11j/11k/11m/11n和D+12j/12k/12m/12n的输出端19j/19k/19m/19n。如图1k到1n中可看出,漏极D-11k/11m/11n在源极端S-s13k/s13m/s13n与s15k/s15m/s15n之间位移,而漏极D+12k/12m/12n在源极端S+s16k/s16m/s16n与s14k/s14m/s14n之间位移。下拉晶体管沟道13k/13m/13n与15k/15m/15n平行,而另一下拉晶体管沟道14k/14m/14n与16k/16m/16n平行。多晶体管控制栅极17k/17m/17n与栅极端10k/10m/10n连通。图1n中示出漏极扩散12n。图1n中示出漏极沟道13n、15n、14n和16n中的电荷分布。这种电荷分布是针对逻辑处于其状态变化的中间或大多的有源部分的电压来说明。这种电荷分布是图1g中的电荷分布的扩展。这些反相器图作为不需要任何IC工艺修改的进行少量更改的基础与本发明紧密相关,如将在下文研发。

图1p图示现有技术MOS结构,其实际上模拟两种操作模式的组合;强反型图1g、1h具有图1e、1f的增强的弱反型类特性。这种结构是2指反相器固有的,如图1k物理布局抽象图中两次所示。出于将研发的原因,这种结构将被命名为iFET(具有电流输入端=i的MOSFET),其中所述MOS结构用于本发明。

尽管类似MOS结构出现在现有技术中,但其许多独特特性的大量发掘并不为人所知或得以公布。另外,适当偏置对于其操作来说仍是个问题。对内部机制的较深理解引起对许多合乎需要的应用的发现(从而能够以深亚微米尺度实现优异操作),包含利用自然平衡达到恰当偏置的方法。这种自然平衡是被称为“带隙”电压参考机制的“PTAT”/“CTAT”(与绝对温度成比例/与绝对温度互补)的结果,同样在深亚微米尺度下具有功能性。

一些参考展示MOS场效应装置,包含主体/衬底16p、主体16p上的源极端14p和漏极端19p。栅极端17p置放在源极端14p与漏极端19p之间以用于控制其间的导电性。装置进一步包含由扩散区11p(在现有技术中指定为低阻抗的Z)分隔开的具有相同“导电类型”的两个相同区域13p和15p,如图1p中所示。例如以下非专利文献示出这种结构:Pain,Bedabrata等人,《用于红外传感器的焦平面信号处理的低功率低噪声模拟电路(Low-power low-noise analog circuits for on-focal-plane signal processing of infraredsensors)》,喷气推进实验室,加州理工学院,及美国国防高级研究计划局和美国航空航天局;以及Baker,Jacob等人,《高速运放设计:两步和三步设计的补偿和拓扑(High SpeedOp-amp Design:Compensation and Topologies for Two and Three Stage Design)》,博伊西州立大学。然而,这些参考不利用如本发明中所示的任何机会,尤其当类似这种互补装置组合成单一复合装置结构时,如将在本发明中解释。这类配置被称为自级联或分离长度装置。这类配置的两个导电区布置在源极与漏极扩散之间,且具有到中间沟道区的高阻抗共栅极连接和低阻抗Z连接。这种低阻抗中间沟道控制输入/输出Z,当如本文中所概述而利用时,能够实现一组完全新的模拟设计方法和性能。

尽管现有技术中可发现级联放大器,但现有技术并不含有作为图腾柱连接的级联晶体管互补对。利用这种简单复合装置结构,从输出到输入的反馈可用于将所得反相器自偏置到其线性模式中。如上文结合图1a所提及,放大器借助于电流镜的偏置始终存在问题;然而,本发明的新颖及发明性自偏置结构解决这类问题。本发明的配置(称为互补iFET或CiFET)优势有许多,包含但不限于:

●单级增益在输出处于中间点(自偏置点)时最大;

●单个CiFET级的增益较高(通常接近100),因此,在最终输出可能摆动靠近轨道时,其输入保持在增益较高的中间点附近。

●当用于一系列CiFET装置时,所有先前的级利用增益最大化的中间点(“甜蜜点(sweet-spot)”)附近的输入和输出来操作;

●沟道电流最高之处(中间点附近)的转换速率和对称性最大化;

●沟道电流最高之处(中间点附近)的噪声最小化;以及

●在电压摆幅小的情况下,寄生效应可忽略。

当栅极输入信号在一个方向上移动时,输出在相反方向上移动。举例来说:正输入得到负输出并不单单因为N沟道装置更难接通,而实际上是因为P沟道装置被关断。戴维南/诺顿(Thevenin/Norton)分析观点示出,通过P和N装置的电流必须完全相同,因为一个晶体管中的漏极电流除了通过互补晶体管的漏极之外没有其它地方可去;然而,跨越那些装置的电压降无须均等,但必须共计达到电源电压。由于过饱和源极沟道,这些电压按指数律绑定在一起。这在低功率供应电压下甚至更加明显,其中由于导电沟道,电压增益峰值被迫进入类似于弱反型的扩散操作模式。这意味着栅极-源极电压由穿过两个晶体管的同一且唯一漏极电流精确地定义。指数具有与时间常数或“半衰期”一样的独特的透明物理特性;在给定的时间点上值的位置并不重要,时间常数在后面的值将是更接近最终值的固定百分率。这是对回应于输入改变的输出移动的主要促成者的“想象(minds-eye)”说明。这种栅极-源极操作电压的相同电流平衡还指示自偏置放大器中的“甜蜜点”可如此重复的原因。实际上,这个点用作放大器输入信号的差分对类参考点。

简要地陈述,图1a的常规CMOS放大器的操作如下:

在操作中,差分模拟输入电压分别施加到一对精确匹配的晶体管Q1a和Q2a的输入端+10a和输入端-11a。这两个晶体管中的任何失配均呈现为添加到差分输入的DC电压。如果存在1毫伏失配,这在CMOS中极难遇到,且放大器具有1000增益,那么输出电压误差将是1伏特。在较新的IC工艺节点中,电源已限于低于1伏特。在差分对的物理布局中,为了最小化偏移电压,需要具有径向相对配置的多个相同晶体管以及可能对称的所有其它可能的事物的异质双重质心物理布局。

这些放大器通过在其晶体管之间引导和镜像处理来自电流源12a的偏置电流来起作用。所有偏置电流必须大于峰值信号偏差且这些电流始终流动。这些电流还必须足够大以驱动放大器的内部晶体管的内部电容负载加上互连件,更不用说包括以最大带宽频率或转换速率的电容负载的输出驱动电流。

第一偏置电流镜像输入晶体管是“二极管连接”的晶体管Q8a,其中栅极和漏极绑定一起且偏置在顶部电源轨下方的阈值电压。这种偏置电压基于电流镜施加到两个晶体管Q5a、Q7a的额外正轨道的栅极,所述电流镜必须以较小程度匹配。为了逐渐地增加从偏置电流镜像输入晶体管Q8a到差分电流馈电晶体管Q5a到输出上拉电流晶体管Q7a的镜像电流,晶体管Q5a和Q7a实际上是并联连接的多个实例。双重的晶体管Q5a和八(8)倍的晶体管Q7a是这些倍数的典型选项。

晶体管Q1a、Q2a的差分对用于均等地在放大器努力工作的零差分电压输入处将偏置电流分流到晶体管Q5a。为了实现模拟设计中的电压增益,正驱动电流对抗负驱动电流进行平衡。晶体管Q1a、Q2a的差分对通过镜像处理输出端的晶体管Q3a返回到晶体管Q4a的另一支路使得电流与晶体管Q2a相对,从而达成这一目的。电压增益是gm*RL,其中RL是晶体管Q4a和Q2a的输出阻抗的并联组合。为了使模拟MOSFET晶体管在其输出端上呈现高阻抗,需要所述晶体管超长,这是因为由于漏极电压,脱毛宽度(depilation width)修改靠近漏极端的导电沟道长度。这种被称作“沟道长度调制”,其类似于在双极早期仙童半导体公司的Jim Early命名的双极“欧拉电压(Early voltage)”。对于这种高输出阻抗需求,晶体管Q4a必须较长,且其还必须同样宽,以保持其设定放大器的基本晶体管尺寸的增益。对于晶体管Q3a和Q6a,这种尺寸必须设定均等,除此之外晶体管Q6a还必须包含用于晶体管Q5a到Q7a的倍数以及两倍,以利用差分对来补偿电流分流。在平衡中,晶体管Q6a上的栅极电压想要与看起来像是底部电源轨处的伪电流镜布置的晶体管Q3a、Q4a上的栅极电压相同。

在这些基本原理以外仍存在许多其它线性放大器电路设计考虑因素,如利用补偿电阻或R补偿15a和补偿电容或C补偿16a的稳定性考虑因素以及电源噪声抑制。如可轻易地预见,在IC中模拟电路的设计是十分复杂的,工艺参数相关,且在IC工艺之间极不便携带。

由于增益装置与负载装置之间不同的非线性特征(上拉和下拉),这些放大器的所得线性度也受限制,这两者不能相互抵消。本发明随后在本说明书中解释的CiFET装置结构自身加载有相同装置结构,不同之处在于组合通过使用相反的半导体扩散类型来获得其互补性质,所述相反的半导体扩散类型固有地且精确地模拟具有相反符号的任何非线性特征以消除彼此的线性偏差。CMOS反相器通过相反的半导体扩散类型得到其相对驱动,如此为线性度奠定良好基础。这是因为利用一个晶体管携载的相同电流也通过互补装置。通过相反扩散获得反型。

应注意,在从真空管到双极晶体管的转变期间,本行业经历了主要的模式上的转变,从而学到在电流而非电压方面进行思考。随着FET和MOSFET的出现,钟摆式效应又返回到在电压方面进行思考,但已遗失或忘记许多知识。本文中含有对一些旧构想以及一些新思路的重新探索,全都适用于即将到来的“当今”现有技术水平。相信本发明的固有简化会讲明那些构思的适用性和完整性。

第一个问题可能是,始终存在对一点模拟功能的需要,然而与双极晶体管的模拟性能指标相比,MOS晶体管的几乎所有模拟性能指标明显不佳。本行业已通过使用广泛的“变通方法”来使MOS装置起作用。常规模拟设计受以下一个或多个情况约束:

●电源电压足以偏置堆叠的阈值,且晶体管足够大以供应必要的低输出阻抗,或用于增益和线性度的高输出阻抗。

●工艺扩展(在深亚μm尺度下不可用)完全起作用,更不用说本文中所展现的增强的性能。

●对于较新IC工艺中的模拟设计,大多不存在电阻器、电感器和较大电容器。

相比之下,可使双极晶体管具有高增益(β)、更宽带宽、更广泛的动态范围(许多个十倍,从靠近轨直到本底噪声)、更好的匹配(存在于差分对中)以及带隙参考。利用表面缺陷下方的亚表面沟道导电进行操作的结型FET具有比双极晶体管低的噪声。同样,iFET过饱和源极沟道主要在栅极氧化层下方的沟道表面处的缺陷下方操作。

MOS设计在上述方面较差,但具有其自身极大优势,包含但不限于:

√MOS装置较小

√高度可扩展

√高速

√低功率

√超密/高功能系统级芯片,而双极设计无法实现这一点(深亚μm尺度)。

因此,在IC上构建模拟电路始终存在问题。由于模拟电路已是集成式,围绕不良执行的模拟组件进行的工程改造已成为模拟IC设计人员的首要目标。这驱动了对伴有算法发展的数字信号处理的需要,从而产生数字魔法。

如今的模拟电路设计现实世界中,仍需要在信号处理系统的前端和后端进行信号转换。这种需要已成为深亚μm尺度下的前进障碍。

另一问题可能是,固态放大器从一开始就极具非线性。为了实现其线性,通过使用闭环(反馈)来用增大的开环增益(具有显著高于最终所需的电平)换得对实际电路增益和线性度的控制。闭环放大器需要负反馈。大多数放大器级是反相的,从而提供必要的负反馈。具有闭环的单级是稳定的(不振荡)。增大的环路增益需要添加级以使得始终存在奇数个级(符号为负),从而提供必要的负反馈。虽然单级放大器固有地稳定,但三级和多数明确的五级放大器是不稳定的(其始终振荡)。

接着,问题便是如何恰当地补偿多级闭环放大器,同时维持合理的增益带宽乘积。这在电路级的设计必须简单的深亚微米尺度上尤其困难。严重受限的电源电压妨碍了对常规模拟设计方法的使用。另外,期望避免对模拟扩展的依赖,而是期望使用所有数字部件来实现必要的模拟功能以提高产出且减小成本。使用所有数字部件允许在尚不具有且可能永远不具有模拟扩展的工艺节点处实现模拟功能。

长期需要单个芯片上的低成本/高性能系统以用于负担得起的大容量装置,如物联网、智能传感器和其它随处可见的装置。

发明内容

本发明涉及新颖及发明性复合装置结构,从而实现利用在下文相对于图2a、2b和2e到2m描述的过饱和源极沟道的指数关系的基于电荷的方法,当用于模拟CMOS电路设计时,所述方法具有亚阈值类操作。所述亚阈值类操作提供具有所关注特性的电压输出跨阻抗功能的电流输入。

通过将这种复合装置结构200(如图2m中所示)并入到反相器中,本发明是普通CMOS反相器的演进。这种反相器使用自然地扩展到深亚μm IC工艺节点中的全数字IC工艺来提供极高精度、速度、线性度、低电压操作、低噪声和紧凑的物理布局。除期望的数字反相器功能之外,若干类别的模拟电路有助于:电压输入-电压输出放大器,电流输入-电压输出放大器,模拟加法器,模拟倍增器,利用可调式延迟电路控制的纯光谱正弦波多相振荡器,以及包含温度测量或温度独立性的电压或电流参考源。据设想,本发明可打开在逻辑速度下处理集成模拟信号的可能性,如此使得根据摩尔定律能够延续微处理器能力。尤其要注意,在数字IC工艺中使用单个优化的数字逻辑电路单元来实现模拟功能。

在图3a、3b、3c、3d、3e中(如数字反相器100在图1i、1j、1k、1m、1n中),本发明的一个优选实施例300提供具有共用栅极的一对堆叠的晶体管301,所述晶体管与一对互补堆叠晶体管302成镜像,利用来自其自身输出的反馈来建立最优偏置点。这种配置提供响应于电流而非电压的额外跨阻抗控制输入,并且因此为多级放大器中的对称滚降补偿提供理想的连接。这个实施例还提供极端线性度,以及对电容负载基本上不敏感的低阻抗电压输出。从过去汲取灵感,重新发现针对斩波稳定放大器开发的概念,所述概念可适用于提供行业中不常见的增益、准确性和稳定性要素。

根据本发明的一个方面,提供一种CiFET放大器,所述CiFET放大器是基本的模拟数字构建块。在小规模的情况下,尝试使用以前在更大规模上应用的相同系统设计技术来构建模拟系统是不切实际的。电源电压太低从而不能提供摆动模拟电压所需的动态范围,且所需的模拟IC工艺扩展不可用。在最新的超深亚μm工艺中,较长和较宽的晶体管不可用,通常所有单个晶体管在尺寸上必须相同。解决方案是尽可能早地将模拟信号转换为数字信号,并利用目前可用的数字信号处理技术。要实现这一点,就必须有可靠的、精确的前端,并且所述前端需要高精度的放大器。本说明书中的技术就是针对这类解决方案。

根据本发明的另一方面,其利用掺杂分布和比值法。不必对电路的电配置执行优化电路的一切操作。适当的装置大小设计且尤其是调整互补晶体管之间的尺寸关系会提供相当多的性能益处。如将在本说明书中研发,作为复合装置结构的所述CiFET提供广泛机会通过物理装置参数的恰当比率来建立阻抗匹配和增益控制。其它重要特征,如噪声、速度和功率,可通过晶体管的物理构造和掺杂的谨慎规范进行定制,而非仅仅依靠于电路配置。

根据本发明的又一方面,提供某些噪声优势。最终,其归结为信噪比。超深亚μm IC工艺中的低电源电压要求将最大信号摆幅限制于比大多数模拟设计人员所习惯的小得多的数值。如此利用较小信号,必须采用本文中实施的低噪声技术以便维持所需的信噪比或甚至可能改进所述比率。

简单地陈述,CiFET装置开始于共用2指反相器且将反相器的并联晶体管连接重新接线为串联,使得这些中间串联晶体管连接可用以产生一对补充输入/输出端。观测到这些新端(被称为iPort)对电荷转移(或电流)尤其敏感且呈现超线性模拟跨阻抗(输入电流到输出电压)反应,以及观测到的许多其它所关注的模拟特性。在类似于反相器的方式中,输出端可利用较小劣化来处理不同的高电容负载,非常需要模拟便携性。可大致优化单个晶体管电导的大小设计和配给以增强各种模拟性能指标。

传统模拟MOS电路将输入电压转换成输出电流(gm),所述输出电流接着借助于相反的高阻抗负载变回为电压;高阻抗需要用以获得电压增益。这产生相较于负载路径极大不同的增益路径,所述负载路径由非线性结构组成。因此,在输出下拉和上拉信号中的失配来自基本上不同的电路,以获得驱动输出向上或向下所需的信号极性反型。这不仅限制放大的线性度,还限制动态输出摆幅,并且采取可观的力量引起大量的设计努力,充其量产生不便携和有缺陷的性能以及许多其它性能。

在另一方面,如CMOS反相器中,CiFET借助于相反的扩散类型而非不同类型的电路导出其相反的负载。上拉和下拉电路均不仅是等效物,但当达成平衡时它们传递相同电流,因此传递相同电流的匹配电路抵消非线性从而引起极端操作范围内的最少失真。如在CMOS逻辑中,相反的信号来自相反的扩散类型。另外,CiFET利用相反的指数等式来操作,所述指数等式使得能够进行所关注的在激动人心的广泛范围内有效的数学运算。

附图说明

图1a示出作为现有技术放大器以供比较的高质量CMOS运放现有技术晶体管示意图,其出自Gray、Hurst Lewis和Meyer所著的著名教本《模拟集成电路的分析和设计(Analysis and Design of Analog Integrated Circuits)》第5版第484页。

图1b到1d是图示图1a的现有技术运放的频域性能和电源依赖性的一组基准的代表性性能曲线图;

图1e和1g分别示出现有技术MOSFET沟道构造弱反型和强反型的横截面视图,且图1f和1h分别示出在弱反型情况下和在强反型情况下显示漏极电流与漏极电压之间的指数关系的曲线图;

图1i示出现有技术2指反相器的示意图;

图1j和1k示出图1i中所示的2指反相器的物理布局抽象图;

图1m示出图1i的2指反相器的三(3)维透视图;

图1n示出图1m中所示的截面AA处的横截面视图;

图1p示出现有技术分离沟道MOS电晶体的物理布局;

图1q示出现有技术线性MOS场效应晶体管的三(3)维透视图;

图2a图示具有本发明的新颖中间沟道双向电流端口(iPort)的MOS场效应晶体管(或iFET)的三(3)维预期视图;

图2b图示具有直观沟道电荷分布的本发明的iFET的横截面视图;

图2c示出在不存在iPort注入电流时的漏极电压Vds和漏极电流Id的图,而图2d示出在提供最大iPort注入电流时的另一图;

图2e图示新的iPort电流端如何代替本发明的iFET放大器中的一半差分对;

图2f到2L图示iFET的沟道电离和跨阻抗特征以及提出的示意性符号;

图2m图示本发明的跨阻抗iFET放大器的示意图;

图3a图示本发明的iFET互补对的示意图;

图3b和3c图示图3a中所示的互补iFET(或CiFET)复合装置的物理布局抽象图;

图3d示出图3a中所示的CiFET复合装置的三(3)维透视图;

图3e图示图3d的截面AA处的横截面视图;

图3f和3g图示CiFET操作建模和对此提出的示意性符号;

图3h到3k图示本发明的各种CiFET复合装置转移特征和特性;以及

图3L图示自偏置参考电压端的可用性;

图3m图示图3L的PTAT自偏置参考端的PTAT温度测量特征的广泛范围和线性度;

图3m到3w是本发明的CiFET复合装置示例的代表性性能曲线图。

具体实施方式

MOS结构在本文中称为iFET,其中字母“i”是指电流并且“FET”是指场效应晶体管,MOS结构是本发明的若干高性能和新颖设计的实现要素。本发明是基于对场效应晶体管(或FET)沟道中的中间点的直接连接的添加,并且认识到这是具有跨阻抗电流输入的低阻抗端口(电流端口,或在本文中称为“iPort”),以通过在低饱和电压下向双向电流吸收器/源极中间沟道提供极低输入阻抗来实现电压输出增益特性,且另外连接互连的相反“导电类型”或极性类型(P型和N型)的互补iFET对,以利用其互补性质作为小组来操作且利用对称性来自偏置在电源之间的中间点附近。另外,可以调整iFET的第一和第二沟道的相对电导(阈值选择、相对大小和掺杂分布)以调适本发明的这类互补iFET(或CiFET)复合装置的增益、速度、静态电流和输入阻抗。

iFET与其iPort对补偿问题提供不寻常且非预期的解决方案,然后继续为其它旧问题提供新的或替代的解决方案,超出了行业的预期。以“弱反型”操作电路的优点早已为人所知,但也存在着问题。CiFET使电路能够利用“弱反型”中可获得的高增益和更广泛的动态范围,而不会损失优越的速度性能。CiFET复合装置提供了标准的有源IC增益装置,它比普通的模拟MOSET更先进,使得数字IC具有模拟功能。这不是折衷。

以下列出基于CiFET的电路的一些不寻常方面,包含但不限于:

●在低电源电压下操作;

●高增益;

●极端线性;

●超高速(宽带);

●自偏置;

●低噪声;

●快速恢复(DC);

●使用所有数字部件和工艺;

●iPort对电荷(自然界中的事物是基于电荷的)而不是电阻两端的电压作出响应;以及

●iPort具有较广泛的动态范围,在开环中具有恒定增益。

参看图2a和2b,根据本发明的一优选实施例,示出iFET 200,其包括衬底26a或26b、源极端24a或24b以及漏极端29a或29b,在衬底26a或26b上两个沟道23a和25a或23b和25b分别定义在所述源极端与所述漏极端之间。通常第一(源极沟道23a或23b)连接到电源(未示出),而第二(漏极沟道25a或25b)连接到负载(图2a中未示)。衬底26a或26b是N型或P型。如图2a和2b中所示,两个沟道,即分别是源极沟道23a、23b和漏极沟道25a、25b,在iPort控制端21a或21b处彼此连接,并且沟道23a和25a或23b和25b分别共享共用栅极控制端27a或27b。栅极控制端s27a/s27b的源极沟道部分电容性地耦合到源极沟道23a/23b;而栅极控制端d27a/d27b的漏极沟道部分电容性地耦合到漏极沟道25a/25b。这种配置意味着iFET200具有大于一个的控制输入端。

栅极控制端27a或27b的操作类似于常规MOSFET绝缘栅,但具有其高输入阻抗和特有的跨导(gm)转移函数。小信号MOSFET晶体管的(gm)典型值是每个1到30毫西门子(1毫西门子=1/lK-ohm),这是跨导的计量单位。

iPort控制端21a或21b相对于源极端24a或24b来说阻抗较低,且具有看起来更像双极晶体管的β的转移函数,但实际上是跨阻(或rm),或更笼统地说,尤其在高频率下,是以K-ohm计量的跨阻抗,其中输出电压由输入电流得出。小信号iFET晶体管200的典型电阻值(或rm值)是50KΩ到1MΩ,这是一种跨阻的测量。电流输入到电压输出(跨阻抗)是声明在较大信号电平下1uA输入将产生100mV输出(或100,000:1增益)或在LNA中1pA输入将产生100nV输出(或100,000:1增益)(均由相同电路产生)的基础。

已示出的这些值对于单个最小尺寸的CiFET是正确的,其中输入从1微微安培到10微安培,在模拟和限制装置测量中使用相同电路。在180nm的CMOS构造中,本底噪声将测量值限制在低于约10微微安培。iFET可用不同的长度与宽度比例来构造以具有可预见的极不同结果。

与现有技术水平设计不同的高增益、非典型或出人意料的结果,是以高度电离过饱和模式28b操作的iFET 200的源极沟道23b的“弱反型”类指数特征的结果。

这个过饱和源极沟道23b中的速度不受载流子沿着沟道23b的渡越时间限制,但是有源沟道中的高浓度的电离电荷载流子仅须在电荷借助于iPort控制端子21b添加到源极沟道23b或从源极沟道23b去除时略微推动周围的电荷,从而产生扩散电流,扩散电流由当MOSFET以弱反型操作时就已经实现的指数关系定义。这与导致电荷渡越沟道的电场形成了对比,所述电场是栅极控制电压的平方律函数。在这个配置中,速度快于由相同的基本晶体管构建且不受如双极晶体管那样具有较高增益的“弱反型”级影响的逻辑。相较于双极晶体管,控制电流可以进入或离开iPort控制端21b以及不使用iPort电流进行操作,这有利于创建自偏置操作点。

在自偏置CiFET中,所有沟道均以高于正常的栅极到沟道电压以及低于正常的沿沟道的电压梯度来操作。这提供由自偏置方法促进的较低噪声。漏极端29a或29b处的电位与栅极控制端27a或27b处的电位相同,从而大大减少了常规模拟电路设计中存在的夹断效应。

iFET 200,由于源极沟道23a/23b和漏极沟道25a/25b上方的共用栅极连接,当与用于图1e和1f的弱反型13e的栅极电压17e相比较时,比常规施加的更高的电压施加于相对于源极端24a/24b和源极沟道23a/23b的源极沟道栅极控制端s27a/s27b(或SG)上。图2b这种比所期望更高的电压22b是造成厚得多(较低电阻高度电离)的导电层28b的原因,从而允许载流子主流避免就在栅极s27b下方的晶格的表面中的陷阱,因此低得多的噪声类似于结型场效应晶体管(或j-FET)导电沟道定位在表面之下的方式。

跨阻(rm)是跨导(gm)的“双重性”。当查找跨阻时,大多数参考资料都是有关电感器和电容器,这表明iFET可能适用于合成电感器。如此超纯正弦波振荡器可由不使用电感器的CiFET级制得。

iFET以以下方式工作:低噪声放大器需要低阻抗沟道。低阻抗沟道的电压增益低但电流增益高。为了建立电压增益,需要作为电流电压转换器操作的第二级。级联晶体管对(一个在另一个顶部上)提供这类配置。级联对的偏置要求排除了其在低压下的使用,除非找到解决偏置问题的适宜解决方案。CiFET装置结构通过互补对的自偏置来提供对这种问题的解决方案。源极沟道23b的阻抗可设计成适应驱动所述阻抗的特定信号源的阻抗(见后文有关比率的部分)。

一般对于FET,载流子通过栅极场附着到表面,低栅极电压在沟道上形成薄的表面层(出现导电性的地方),而较高栅极电压形成较厚的底层。薄层的载流子被不均匀表面缺陷阻挡,从而产生电噪声,而较厚层载流子在表面下找到一条更平滑的路径,从而减少了整体电噪声。这指示较高的栅极电压能降低噪声。

参看图2b,在iFET 200中由栅极控制端27b上的栅极电压Vg 22b产生的电场使载流子从衬底26b上升到源极沟道23b区域中,从而将半导体材料转换成每体积具有相对大的载流子数目(标识为“超级饱和”28b)的电离导体,由此建立高水平的导电性。

引入到iPort控制端21b中的注入电流20b增加了在整个源极沟道23b中的扩散电荷密度(每体积的载流子数目),因此使源极沟道23b更具导电性。导电性变化的速率是指数级的,类似于在“弱反型”中所发现的那样。导电性变化的这种指数速率是由沿源极沟道23b的低电压梯度(源极端24b到iPort控制端21b电压梯度)引起。

源极沟道23b电荷28b与栅极电压25b之间的iFET指数关系提供对指数/对数功能的访问,其中在应用反对数时两种对数功能的添加等效于倍增。逆转反对数或指数运算通过相反的互补CiFET负载装置结构来恢复模拟输出。这种互补是通过类似于CMOS逻辑的相反的扩散类型而非一些其它晶体管线性电路配置获得。这类指数关系可用于各种低噪声放大器应用以及许多模拟数学运算。指数关系还使这些CiFET电路产生更广泛的动态范围。

再次,参看图2b中的源极区,从栅极控制端27b或/和iPort控制端21b去除电荷(每体积的载流子数目)导致源极沟道23b中的半导体材料的导电性降低。就此而言,iPort控制端21b到源极端24b的连接以类似于双极晶体管的基极区的方式(其为指数性的)操作:到iPort控制端21b的控制电流越多,装置导电性(gm或1/rm)就越高。除双极晶体管的基极电流操作之外,iPort在任一方向上围绕零注入电流对称地工作,由此其对于四象限操作具有真正的双向操作。

iFET 200的漏极沟道25b的操作更类似于常规FET,类似之处在于,漏极沟道25b的厚度在iPort控制端21b附近更大(与源极沟道23b厚度相同),并且随其到达围绕漏极端29b的其扩散区而逐渐减小(漏极沟道25b与栅极控制端27b之间减小的电压差降低了栅极27b到沟道25b场),从而形成由栅极电压Vg设定的晶体管的输出电阻。漏极29b附近逐渐减小的沟道25b深度是从较低栅极27b到漏极29b电压,其减少从半导体主体26b下电离向上到导电沟道25b中的载流子数目。在加载有互补iFET时,图3e所得CiFET装置在较低栅极27b到漏极29b电压(接近于栅极上的电压)下偏置,减小漏极沟道输出电阻(漏极扩散处的较厚沟道25b)。这种较低漏极沟道电阻产生较低噪声和高输出驱动能力,以在不考虑电容负载的情况下产生漏极29b处的所需漏极电压。

iFET 200内的较厚源极导电沟道23b在沿这个沟道的低电压梯度下操作,且具有低电压增益但由于低输入阻抗而具有大功率增益,所述低输入阻抗有效地接受呈输入电流形式的来自iPort的输入信号能量。这个源极沟道还产生极小噪声。

导电区25b围绕漏极端29b,在沿其导电沟道25b的较高电压下操作,且当在与栅极电压Vg 27b相同的漏极电压下操作时以最小噪声作用提供所需电压增益。这种电压相等是由图3e CiFET的独特偏置构造提供,在下文中将解释。

图2b进一步示出根据本发明的iFET沟道电荷分布,其具有分别图示图2c零iPort注入电流和图2d最大正iPort注入电流的操作点23c、25c和23d、25d。在图2c和2d中来自27c/27d处的Vt的竖直线表示阈值电压。这个阈值电压是弱反型与强反型之间的分隔线。在阈值电压下,50%沟道电流是扩散驱动的,且50%是由沿沟道的电场驱动,由此在阈值电压27c/27d以下沟道电流主要变为扩散驱动的,其具有指数特征。在超饱和中,沟道基本上是完全扩散驱动的,由此指数特征定义沟道载流子导电或沟道电导。利用图2b中20b处的零iPort注入电流,如图2c中所示,Id处的偏置电流产生实际上在漏极端29b处测量的在25c处具有电压Vd 29c的偏置点输出,以及在其偏置电流Id点23c处的iPort 21b电压。

图2d图示少量iPort电流20d如何令人影响深刻地改变漏极沟道输出电压为25d处的点:利用最大正iPort 20b注入电流,从23d到20d的ΔId偏置电流产生29d处的Vd输出电压(见于漏极端29b),以及偏置点23d处的基本上恒定的iPort 21b电压。iPort电压基本上保持恒定,而漏极电压改变了几乎电源电压的一半,由此输入电流改变输出电压,从而演示跨阻抗转移函数。这个跨阻抗输出电压29b、29c、29d改变,如同输入电流流过跨阻抗rm电阻一般,而实际上所述输入电流流入过饱和源极沟道,所述过饱和源极沟道具有低得多的输入电阻。在提供各种电容负载所需的所有驱动时,源极沟道是电流到指数电压(iPort处)转换器,且漏极沟道提供反对数转换,返回到形成输出漏极电压。

本发明的iFET 200可视为差分放大器(或长尾对),如图2e中所示,其中漏极沟道25e将“-电压”输入转换成“电压导出电流”且iPort“+电流”输入是电流(而非电压)。源极沟道23e转换来自负供电电压Vss 24e的“偏置”。在电流输入21e与来自漏极沟道25e的电压导出电流之间仍需要平衡,其中差呈现为输出端29e上的电压改变。虽然这个输出受一些非线性转移特征影响,但是适应性负载与互补非线性补偿一起使用得到超线性传递函数并且可视为“黑匣子”,如图2g中所示。

图2h示出iFET中的串联晶体管沟道布置,其说明对应于图2b的23b和25b的两个沟道23h和25h的电流-电压布置,在29h处产生电压V输出。利用零iPort 21h注入电流,通过漏极沟道25h的电流被限制为通过源极沟道23h的完全相同的电流。在无泄漏或iPort电流的情况下,除通过这两个沟道的串联路径外电流不能去到任何其它处。如果图2h中的两个串联晶体管尺寸均等,那么其栅极到沟道控制电压也相同。也即是,在图2h中Vgi 27h想要与Vgs相同,由此迫使iPort 21h处的iPort电压Vi是与源极24h处的源极电压Vs相同的电压。这种限制理想上迫使iPort输入处的低阻抗以零伏特端接到源极。通过改变这两个沟道的相对电导比率,可设定输入阻抗和端接电压。由于两个晶体管沟道均一起制得且彼此相邻,所以输入阻抗和端接电压是极固定和一致的一对参数,类似于晶体管的差分对的匹配。其带隙关系配置是N沟道iFET的PTAT(Vittoz,Eric A.等人,《低电压CMOS带隙参考(A Low-Voltage CMOS Bandgap Reference)》,《IEEE固态电路杂志(IEEE Journal of Solid-State Circuits)》,第SC-14卷,第3期,1979年6月,第573到577页)和P沟道iFET的CTAT参考(Anvesha A等人,《亚-1V 32nA工艺、电压和温度恒定电压参考电路(A Sub-1V 32nAProcess,Voltage and Temperature Invariant Voltage Reference Circuit)》,201326th International Conference on VLSI Design和the 12th InternationalConference on Embedded Systems,IEEE计算机学会,2013)。

图2i图示iFET操作的略高一级的电路预期,其举例说明跨阻转移函数。在此,输入电流到虚拟PTAT参考电压提供利用跨阻rm倍增且很大程度上缓冲的输出电压改变。这个跨阻rm增益比率通常在50K到2Meg范围内。

图2j是iFET操作模型的行为示意图,所述操作模型在更详细的示意图中图示iFET行为关系。进入iPort的Iinj电流在iPort输入处看到Vs上方的PTAT电压的低R输入。在输出处,这个Iinj电流输入变为具有看起来像经过高电阻器rm的量值的电压,但所述电流在具有低阻抗可变输出电压源极的输出V输出处流出。这个低阻抗可如通常在集成电路示例中碰到那样同等地驱动高度变化的电容负载。利用图2g在“黑匣子”水平下描绘这种功能,其中电流输入产生高rm倍的V输出。跨阻放大器的这个黑匣子绘图是图2f中描绘的正常MOS放大器的双重性,其中输入电压产生通过gm倍增的输入电压的输出电流。非常需要提供电压输出而非电流输出,所述电流输出必须通过使这个电流流入负载电阻中而变回到电压。所述负载大大影响gm放大黑匣子中的电压而并不影响rm黑匣子放大器中的电压。

图2k和2L是iFET装置的提出的示意图符号。

图2m获得iFET 200的又一应用,其提供从iPort上的双向电流输入获得电压输出的方法。这遵循在图3h极广泛的动态范围内精确定义的跨阻抗rm转移函数。在iPort端21m处,进入iFET 23m中的双向输入电流在输出29m上提供利用负载电流28m偏置的按比例较大的电压改变。这通过如图2b中所示的iFET源极沟道23b的弱反型类指数特征通过改变iFET200的过饱和28b源极沟道中的电荷量来操作。栅极设置有偏置电压V偏置27m。这个跨阻抗rm转移函数是利用如图3i中绘制的iFET源极沟道23b到漏极沟道25b的相对电导比率来设定。在此,电导比率是沿-轴绘制,且跨阻rm或更通常来说跨阻抗是在右轴上绘制。这个曲线图3i还在左轴上绘制直接相关的iPort输入电阻。

非反相性质

关于如图2b中所示的iPort控制端21b,在N沟道装置情况下,iPort控制端21b上的正电流20b,这类输入使流过上部沟道25b的电流位移,从而引起漏极(输出)连接29b在正方向上移动,由此iPort 21b输入的非反相性质。

有趣的是,与其它半导体装置不同,可以从iPort 21b提取负电流20b,从而形成负方向上的漏极(输出)29b移位。

恰当偏置

iFET 200(如图2a、2b中所示)具有连接在一起的两个栅极27a、27b且需要栅极27a、27b上的恰当偏置电压22b以建立所需操作点。

对称性

P沟道装置可按与其N沟道对应部分类似的方式构造和运行。

应强调的是,虽然栅极输入27a、27b相对于漏极反相,但是iPort 21a、21b在PiFET或NiFET装置扩散类型中相对于其输出漏极并未反相。

“经验法则”观点:

参看图2d或2j,iFET晶体管的操作想想非常简单;并不比欧姆定律所需的更多,且可以看出如下:

●iPort上的少量+或-电流输入产生大“K”倍的电压输出,但符号与输入相同。

1.“K”在操作的极大动态范围内并不改变。

2.“K”是约100,000,如跨阻(rm)所定义,且可视为图2g中所示的简单功能块。rm单位是欧姆,rm是V输出/I输入。图2g的rm表示根据本发明的iFET的iPort控制端的转移函数。

3.图2g中的rm框是图2f中的gm框的“双重性”,rm框定义正常MOSFET转移函数。因此,电流和电压已互换,且由此如图2g中所示的rm可视为以ohm为单位的简单电阻,而如图2f中所示的gm是以1/ohm为单位的电导。

图2g的rm电路在输入端和输出端上均具有低阻抗,而图2f的gm电路在输入端和输出端上均具有高阻抗。图2g的rm iFET电路的益处是在输入端处基本上为零的电压摆幅以及建立输出电压所需的所有输出电流驱动,从而在输入端和输出端上产生寄生电容不敏感性,由此极高速。图2g到2j的所得rm电路频率基本上恒定且利用比图2f的gm电路低得多的电源电压来操作,其中跨阻抗rm iFET装置的操作基本上不受阈值电压限制。电源电压并不止于阈值电压或阈值电压和饱和电压的总和,如在现有技术模拟电路中,但在600mv以下运作良好且在低到1毫伏电源电压下有效地操作。增益通常在电源电压的600mv到1.0伏特范围内达到最大。显然不受阈值电压限制。许多的iFET益处值得费心重新思考模拟MOS电路设计的方法。

适用的功率增益部分地实现为电流增益。尽管MOS电路被视为电压模式电路,但模拟MOS电路与电流或电荷控制电路一样效果更好。毕竟MOS晶体管基于其沟道中的瞬时电荷进行操作且以极大精确性如此操作,如整个本说明书中所见。

●iPort输入终止于不变、低值的电阻(视设计而定通常50Ω至50kΩ)。电路允许最大功率转移的天线阻抗匹配到iPort输入中。

●输出是具有低驱动阻抗的电压源,从而向负载提供精确建立所需电压所需要的任何电流。

本发明的额外iFET观测结果如下:

●rm在从靠近削波一直往下到本底噪声的整个工作范围内并不改变。iFET的AC性能从DC到高于逻辑速度是平缓的。模拟电压仅略移动,而逻辑必须从一个轨脱开并一路去到另一电源轨。

●iPort控制端是电流输入端,并且不含电压导出寄生效应,这是因为iPort控制端具有极小电压改变。

●图3k示出iPort控制端处从1/2mv到约100mv的输入端接电压,视iFET比率(或输入阻抗)而定,根据其对应的电源轨,允许来自另一轨的高遵从性电压偏置如换能器或一些其它输入电路所需的输入。

●iPort端接电压分别视N或P半导体扩散类型而定,是PTAT或CTAT(与绝对温度成比例或与绝对温度互补)带隙参考。

●在互补CiFET配置中输出围绕电源轨之间的自偏置中间位置电压(“甜蜜点”)摆动,其中其不含电源感应噪声。电源感应噪声与这个作为模拟零参考的“甜蜜点”抵消。

●以“弱反型”操作电路的优点早已为人所知,但也存在着问题。iFET使电路能够利用“弱反型”中可获得的高增益和更广泛的动态范围,而不会损失优越的速度性能。

●在图2j“行为模型”中,iPort电流利用电阻(rm)转换成电压,所述电阻的值确定增益。这种“跨阻”(rm)由“漏极沟道”与“源极沟道”电导的比率确立,且在整个操作范围内保持恒定。模拟已示出了这种电阻(rm)通常在由相对沟道大小设定的100,000Ω范围内。rm是gm的双重性,但具有更多控制权。

a.输出端是低阻抗源极随耦器,其可以所有必要瞬态电流来传输电压从而驱动下一个电路和电容负载以到达此处。

b.输入端是具有来自对应电源轨的约100mv的恒定端接电压的恒定低阻值终端(与rm相关但低得多)。这个偏移电压是由“漏极沟道”与“源极沟道”电导的比率确立的“带隙”参考。

CiFET放大器是基本的数字中模拟构建块:

图1i的CMOS反相器的互补性质对处理模拟信号感兴趣。如果反相器输出绑定回到其输入端,那么其在电源电压的中间点附近自偏置。当然必须注意,使单个晶体管尺寸足够小以致不超过IC工艺可处理的范围,如在其AC和DC额定值中触点额定的最大电流。局部温度升高也是考虑因素,但自偏置防止温度下降。

当以类似上拉电导到下拉电导进行大小设定时,自偏置点恰好集中在电源之间,其中来自正电源和负电源的噪声往往会抵消。工艺参数的变化会使这个中间点电压移动一点点,但它始终与晶体管电导比率相关。在这个中间点处,可认为达到所用晶体管对的最大增益。另外,上拉性能等于下拉电导,从而在任一方向上得到对称的DC、AC和瞬态响应。有效阈值电压彼此抵消,原因在于电路始终以其最佳状态工作。相比于任何模拟电路配置,这种常规反相器的AC带宽性能极广,如图3u中的AC增益和相位的波德曲线图中所图示。最少量的寄生负载可得到最大价值。所用180nm IC工艺作为比较基准,3db增益是约1.2GHz,与DC的相移约45度。在180nm参考技术中使用最小功率逻辑系列在1GHZ下运行等效低功率逻辑将会很困难。

模拟电压放大器使用逻辑反相器的主要限制因素是,逻辑反相器仅具有可用于单个反相器级的约25db或18x的电压增益,如图3u的标准化波德增益相位曲线图中所图示。所需最小模拟电压增益必须是至少80db或10,000x。电压增益定义模拟输出信号怎样很好地达到其所需幅值。

闭环模拟电压放大器需要反相增益,以使得输出反馈可使输入移动回到虚拟接地输入电压。在放大器未反相的情况下,正反馈将引起锁存输出,当反馈回路闭合时类似触发器。使用一系列(比方说三个)反相器几乎不可能稳定在闭环应用中遗留的任何频率响应,这对实际模拟放大器至关重要。

虽然单个iFET就其自身而言具有所关注的特性,但是一对互补的iFET证明更为有利。所得装置可认为可能是FET的尽可能高的功率增益和最广泛的带宽使用。图3a是这类互补iFET对的示意图,在本文中以CiFET命名互补电流输入场效应晶体管。这是本发明的核心。

图3b和3c结构上使图3b的CiFET晶体管300示意图与图3c的相邻物理布局抽象图相关。在图3b中NiFET晶体管301的NiPort 31b涉及图3c的物理布局抽象图中的NiPort31c。PiFET晶体管302的PiPort 32b涉及图3c中的PiPort 32c。参考标号交叉使晶体管示意图与物理布局相关。同样,这些参考标号还与图3d的3维草图和图3e的横断面AA视图交叉参考。图3a到3e CiFET的这种设定和其交叉参考关系是图1i到1n的现有技术2指反相器的反映。

基本上,在图1m反相器装置结构100中且同样在图1n中两对相反的扩散类型晶体管101和102各自并联连接:对于2指反相器100,13m与15m并联且14m与16m并联。这两对并联晶体管还利用交叉影线金属连接18m或图1k中的等效阴影部分18k或图1n中的粗引线18n连接到输出端19m。

这些相同的两对晶体管33d、35d(或33e、35e)以及34d、36d(34e、36e)在图3d和3e中是串联连接,以便形成其对应的iFET装置结构301和302,由此使用中间扩散31d、32d形成具有其对应iPort控制端Ni、Pi接入的CiFET装置结构300。仅分别从图1k、1m、1n中的连接18k、18m、18n到图3d和3e中的连接38d、38e的金属光罩修改产生前所未有的如本发明的其余图中所呈现的模拟性能。由此CiFET设计对于均具有其大部分重要的逻辑反相器的任何IC工艺是完全相容和便携的;同时在高增益、高精度和小规模的原始模拟构建块上是对现有技术水平的激进改良。所述iFET互补对在无模拟扩展的情况下完全由逻辑组件构建,同时实现了比例缩放和便携性。覆盖面和每增益/带宽的功耗大幅度小于本发明的现有技术水平,同时保持了优良的噪声性能。

参考图3a,iFET互补对(或CiFET)300包括P型iFET(或PiFET)302和N型iFET(或NiFET)301,包括连接到PiFET 302的栅极控制端和NiFET 301的栅极控制端的输入端30a,用作共用栅极端30a。CiFET 300接收功率、功率+(或正供应电压)和功率-(或负供应电压),其中功率-连接到NiFET 301的源极端且功率+连接到PiFET302的源极端。PiFET 302和NiFET 301中的每一个包括接收注入电流的iPort控制端(31a和32a)。PiFET 302和NiFET301的漏极端组合以提供输出39a。

参看图3d(或图3c、3e),包括PiFET 302和NiFET 301的CiFET 300布置在衬底(或分别主体B+和B-)上,如沿其中所示的阱边界的镜像。PiFET 302包括源极端S+s34d(或s34c、s34e)、漏极端D+d36d(或d36c、d36e)和iPort控制端Pi,从而定义源极端S+与iPort控制端Pi扩散区32d(或图3b中的32c、32e或32b)之间的源极+沟道34d(或34c、34e)以及漏极端D+与iPort控制端Pi扩散区32d(或图3b中的32c、32e或32b)之间的漏极+沟道36d(或36c、36e);NiFET 301还包括源极端S-s33d(或s33c、s33e)、漏极端D-d35d(或d35c、d35e)和iPort控制端Ni,从而定义源极-端S-s33d(或s33c、s33e)与iPort控制端Ni扩散区31d(或图3b中的31c、31e或31b)之间的源极-沟道33d(或33c、33e)以及漏极-端D-d35d(或d35c、d35e)与iPort控制端Ni扩散区31d(或图3b中的31c、31e或31b)之间的漏极-沟道35d(或35c、35e)。CiFET 300进一步包括在源极+沟道34d(或34c、34e)、漏极+沟道36d(或36c、36e)、源极-沟道33d(或33c、33e)和漏极-沟道35d(或35c、35e)上方的共用栅极端30d(或图3b中的30c、30e或30b)。因此,共用栅极端30d(或30a、30b、30c、30e)电耦合到iPort控制端Pi和Ni。

在许多模拟电路中,偏置是个问题。当漏极输出39d(或39a、39b、39c、39e)连接到栅极输入30d(或30a、30b、30c、30e)时,在如图3d中所示的互补对301和302中使用iFET允许其“自偏置”,由此消除偏移问题且此外,放大器在其操作曲线上找到最大增益点。这种自偏置连接作为38f、38g图示于图3f和3g中,并且还在图3L中以“偏置”图示模拟零参考。

在如图3f中所示的本发明的CiFET的“行为模型”中,iPort控制端31f和32f处的电流Iinj利用跨阻(rm)转换成电压,所述跨阻的值确定增益。这种“跨阻”(rm)由“漏极沟道”与“源极沟道”电导的比率确立,且在整个操作范围内保持恒定。模拟已示出了这种电阻(rm)通常在由相对沟道大小设定的100,000Ω范围内。以Ω为单位的rm是gm的双重性(1/Ω)。

输出V输出39f是低阻抗源极随耦器,其可利用所有必要电流来传输电压从而驱动下一个电路和在之间的任何电容负载。共用栅极输入端30f/30g表示其前述相关图3a/3b/3c/3d/3e的共用栅极输入端30a/30b/30c/30d/30e。CiFET结构上与图1i/1j/1k/1m/1n的双指反相器的输出19i/19j/19k/19m/19n金属连接18k/18m/18n仅不同于输出39a/39b/39c/39d/39e金属连接38c/38d/38e。CiFET与双指反相器仅是金属连接差异,且可针对所需CiFET目的通过调节单个晶体管电导来进一步优化。大部分目的仅需要一些优化。

输入端是具有来自对应电源轨的约100mv的恒定偏移电压的恒定低阻值终端(与rm相关但低得多)。这个偏移电压是由“漏极沟道”与“源极沟道”电导的比率确立的PTAT/CTAT“带隙”参考。

标准CiFET复合装置单元就像逻辑单元一样可以物理方式构造和使用以用于设计模拟。通常这是模拟电路所需的唯一有源电路组件。就像晶体管一样,但CiFET单元完成有源组件所需的一切。

现参看图3g,V输入30g连接到NiFET和PiFET的栅极端。正供电电压(功率+)连接PiFET的源极端,而负供电电压(功率-)连接到NiFET的源极端。NiFET提供沟道33g,且PiFET提供沟道34g。NiFET进一步包括NiPort 31g;而PiFET包括PiPort 32g。NiFET和PiFET的漏极端连接在一起以形成V输出39g。出于可重复性,自偏置路径38g提供于V输出39g到V输入30g。

接着如何产生适当的偏置电压?产生偏置电压最简单的方式是在互补对301和302中使用iFET,从而产生如图3d和3L中所示的反相装置300,且接着使用输出39d来提供图3L中到输入端30d的负反馈“偏置”连接。CiFET作为复合装置将“自偏置”在电源之间的大致中间位置点处,其中增益最大化,且速度或转换速率对称地为其最迅速的变化做好准备。在这个自偏置电压点处,通过所有互补iFET沟道33d、35d、36d、34d的电流是完全相同的电流,由此均等。除去到NiFET 301漏极d35d中外,不存在PiFET 302漏极d36d通过的其它DC电流路径,且由此在CiFET导电沟道内栅极到沟道电压的特定设置是对于电流的等同性(或导电性)确立。另外,由于iFET 301和302均具有相同的电流,因此上拉能力恰好等于下拉能力,这定义了最大转换速率偏置点。

由于iFET 301和302互补对300是自偏置的,因此对于操作环境中的变化,任何参数因子都是自动补偿的。由于IC上的相邻部分之间的固有匹配,偏置振荡器可用于偏置附近的其它iFET。实时自偏置电路校正参数变化(呈各种形式)。

本发明的反相器中的晶体管中的每一个充当其互补物的“动态”负载,从而使栅极电压明显高于模拟电路栅极的传统偏置点。在互补iFET复合装置的栅极电压高于正常的栅极电压的情况下,源极和漏极导电沟道较深,从而产生较低噪声。

在传统模拟电路中主要噪声源主要与图1g中所图示的导电沟道15g的漏极19g附近的“夹断”区域相关。这夹断区的长度受漏极到源极电压的量值影响。在与栅极17g、27b相同的电压(零差分)下偏置图1g、2b漏极19g、29b(或输出)使得漏极导电沟道避免在模拟电路中通常碰到的沟道夹断(浅沟道)现象。另一种阐述方式是:随着漏极接近其最大设计电压,晶体管变得越发嘈杂,自偏置反相器以最大设计电压的一半左右来操作其晶体管,且栅极处于与漏极相同的电压(零差分),因此自偏置反相器安静了许多。在较低漏极电压的情况下,电离导电沟道载流子向下远离表面载流子陷阱而扩散,所述表面载流子陷阱恰好在其栅极下。

CiFET放大器的操作与利用电流镜进行负载的常规模拟放大器的操作不同之处在于:

“源极”沟道,如图2b单个iFET中所图示,从源极端24b到iPort控制端21b具有极小(约100mv)电压,同时当互补扩散类型iFET 301、302组合为图3d单个CiFET装置结构300时,栅极端27b在约1/2Vsupply下。这使iFET源极沟道23b、33d、34d处于“超饱和”28b,一种类似于图1e弱反型18e但具有高栅极过驱动的情况。栅极过驱动产生出奇厚的导电层23b以及低源极24b到iPort 21b电压,引起导电层23b一直沿沟道保持厚度和深度。注意图1e中的弱反型18e导电沟道13e与图2b中的过饱和28b导电沟道23b之间的厚度的不同。这种厚的沟道的差异是iFET操作如此良好的原因。需要在弱反型18e中所见的导电沟道的所需指数特性,并且确定极低阻值导电沟道的高电阻限制,其中相同指数特性是FET晶体管性能指标的长期愿望。

“漏极”沟道25b利用其漏极端29b在约1/2Vmax下操作,大大减轻了夹断(和DIBBL)效应。这种夹断减少的情况通过“栅极端”27b在约1/2Vsupply(与~1/2Vmax相同)下进行操作而进一步增强,这意味着在漏极29b与栅极27b之间不存在电位差。注意图1g中的漏极导电沟道15g与图2b中的25b之间的厚度的差异。

iFET和CiFET复合装置的另一重要方面是图2b约恒定电压低阻抗电流输入20b,将其从寄生电容的速度掠夺效应中解救出来。利用电流输入,输入电压几乎保持恒定,由此寄生电容对输入信号电平改变有极小影响。

这种微妙但显著的差异是使得弱反型能够如同指数响应一样起作用的特征中的一个,且使互补iFET放大器产生线性响应、优越低噪声、较广泛的动态范围和速度优势。

相较于等效双极电路,MOSFET并不能形成特别好的放大器。其增益有限、嘈杂、而且其高阻抗使其变慢。不同于双极,工艺参数也较软以致难以匹配差分输入。双极差分放大器发展到了输入偏移相当好的程度,但CMOS的发展实际上并没有出现一样好的解决方案。

长久已知,优越增益和广泛的动态范围性能可从弱反型操作的CMOS获得。但由于无用的低电流和高输出电阻,由高阻抗产生的并发情况妨碍是弱反型的特征的优越增益(等效于双极晶体管的增益)、动态范围(超出双极晶体管的动态范围)和对数性能(允许放大数十年)的利用。然而,由于分别图3d、3e的CiFET的深导电沟道33d、36d、33e、36e,CiFET导电沟道规避弱反型的这些高阻抗限制。CiFET是低阻抗装置,其也将在结型FET中所见的深沟道中的大部分载流子的噪声益处并入到MOSFET。对于超深亚μm IC系统具有亚1volt电源的模拟系统操作,改良信噪比是必要的。当信号减弱时,噪声必须至少按比例减少以维持信号比率。系统性能最后全是有关s/n比率。

在处于弱反型的MOSFET通过增加电流源负载而呈现对数转移函数时,相同的MOSFET通过增加反对数负载而消除非线性,从而产生完全线性转移函数。CiFET放大器是这类电路,即:对数输入、反对数负载,从而得到极佳线性、广泛的动态范围、低噪声和高速性能。低噪声是偏置的结果,其中源极沟道栅极电位出奇地高,且源极沟道自身两端的电位维持在将近零伏特,同时漏极沟道两端的电压最小化。漏极沟道是电平位移器,在输出处传递高幅度信号摆幅而所有输出驱动为任何电容负载充电时,维持源极沟道上的极低电压。CiFET是图2g到2j和3f的跨阻抗放大器,其是低阻抗装置。图2f的现有技术跨导放大器是高阻抗装置。低阻抗装置一般具有低噪声,而高阻抗装置具有高噪声。

3级CiFET电压放大器传递>1,000,000或106的开环电压增益,所述开环电压增益是120db且等效于20位的数字精度,同时在其多GHz带宽内仍维持整体增益闭环稳定性。在低于1伏特电源电压下,增益可很容易地是约100,000,000或108,其是160db且等效于27位的数字精度,同时在其明显地受本底噪声限制的GHz带宽内仍维持整体增益闭合回路稳定性。全有关信噪比。在电源电压下降远低于1伏特时,增益增大。在仅10毫伏的电源电压下,CiFET电流输入放大器以10db增益及超过1KHz闭合回路带宽来操作,且可在低到1.0毫伏电源电压下以合理的性能来操作。显然,CiFET放大器不从属于现有技术放大器从属的阈值电压堆叠。

利用掺杂分布和比值法:

传统上,工程师避免在模拟配置中使用数字逻辑,这是因为其被认为是不可接受的非线性的且难以偏置并且不可能稳定。数字逻辑还会为了紧凑性而牺牲驱动对称性。通过恰当装置配比(约3:1p:n宽度到在较小IC工艺上约4:1)恢复对称性改良线性度、提高抗噪声度并且最大化动态范围。自偏置解决偏置问题。

噪声图可在前端放大器上通过恰当配比特别地优化。在不修改可用IC工艺(没有模拟扩展)的情况下,iFET的电特征可通过修改组合以及源极和漏极沟道的相关的电导来增强。当所有晶体管必须与最新IC工艺中的尺寸相同时,由于过程分辨率工作良好,多个晶体管可连线到一起以实现所需iFET配比。存在实现这种优化(调节长度、宽度和尤其阈值)的若干方法。

几乎任何源极和漏极沟道尺寸将形成有作用的iFET,但取决于目标,改变个别iFET沟道的相对和累计尺寸会提高iFET性能。

基本上:

●较低iPort输入阻抗经由相比于漏极沟道较低的源极沟道电流密度(较宽源极沟道)获得。

●较高输出电压增益经由相比于漏极沟道较高的源极沟道电流密度(较窄源极沟道)获得。

●按比例对CiFET沟道相互关系进行大小设计优化各种性能指标。当P沟道iFET电导与N沟道iFET电导等同时,增益和对称性最大化,由此均衡CiFET互补电导。均衡电导使自偏置电压调整靠近电源电压的中间点。这提供对称动态模拟信号范围,并且服务合宜的模拟地或零参考,从而允许“四象限”数学运算。由于iFET沟道的长度或宽度比率固定,深亚μmIC工艺的经验使得P沟道iFET比N沟道iFET宽约3到4倍。

●由于自偏置到最优中间点,在不考虑状况的情况下,CiFET性能最低限度地受环境和IC工艺参数变化影响。

●功率与速度的协调通过用于使无功电流穿过互补iFET放大器的所有沟道电导的累计总和来控制。这样建立输出转换速率(或输出驱动能力)。

●必须小心从而不超过偏置CiFET结构的DC和瞬态电流限制。在确定自偏置电流中,触点和金属宽度的额定电流必须考虑到,且物理布局注意必须考虑到从而不易于遭受过早故障。局部发热也应考虑到。

●由于任何逻辑反相器将起作用,不必甚至进行这种优化,但它是性能增强器。

为了清楚,iFET沟道的电导是个别沟道宽度和长度的函数,以及其阈值和掺杂轮廓。iFET沟道中的每个可具有个别选定的尺寸和/或与另一相关沟道的阈值关系。

虽然iFET放大器为了极快响应和高准确度可以构造有确实能在输出处提供充分电流的最小尺寸装置,但仍必须小心以使得互补iFET放大器不传送过多电流,以免出现机械故障。物理布局需要充足接触点和金属以用于所需的DC和瞬态电流。

性能描述:

图3h到3t举例说明CiFET装置结构的性能。

图3h是CiFET装置在去到任一iPort的输入电流的±1微微安培到±5微安培的极端范围内的转移函数曲线图,在竖直尺度上得到±100毫微伏特到±500毫伏特输出。为了覆盖所述范围,两个轴都是对数尺度。

√CiFET配比以提供100K rm增益;

√在整个范围内增益保持恒定;

√转移函数是精确线性;

√加和减彼此精确重叠;

√任一iPort输入/输出精确叠加另一个;

√输入电流可以是零;

√输出电压围绕中等尺度AC零参考电压摆动,

图3i示出iFET沟道电导比率如何定义跨阻(亦称为跨阻抗,指示相同AC关系)rm以设定CiFET装置增益,其中输入电流产生输出电压。iFET比率沿地平轴线作为源极沟道的宽度/长度除以漏极沟道的宽度/长度的比率。增益因子或跨阻是以Ω为单位的右竖轴,使用对数标度以覆盖从约1KΩ到1megΩ的三十进位值范围。

也应注意,图3i中所示的曲线图的左竖直标度上的iPort输入电阻提供具有利用后续图3j上所示的比率减小的一组值的精确重叠曲线图,其与CiFET装置的峰值电压增益有关。换句话说,R输入乘以CiFET电压增益得到跨阻rm

这种CiFET特性设定的后续图3k描绘在水平标度上的相同iFET比率内的iPort端接电压。同样,互补iPort彼此重叠。标度与CiFET比率的匹配对准。实际上,N沟道iPort端接电压是PTAT带隙参考,其利用iFET沟道比关系设定电压。p沟道iPort是精确互补CTAT带隙电压参考。当这两个电压参考增加PTAT的温度影响时,消除CTAT的温度依赖性,得到温度独立参考。如果CiFET配比并且还利用注入到任一iPort输入端中的微调电流来精确调谐,那么其斜率偏移可通过匹配来匹配。

图3L是用于产生这些PTAT和CTAT带隙参考的CiFET的晶体管示意图。NiFET Q31L在其iPort 31L上提供PTAT参考,且PiFET Q32L在其iPort 32L上提供CTAT参考。这种CiFET装置还在其输出30L上提供模拟零偏置参考。

在-150到+250摄氏度的极广泛的温度范围内温度关系的精确线性度绘制于图3m中。应注意总线性度。当符号反相时,在PiPort上负或CTAT输出重叠CTAT。这个曲线图表明在测量延伸温度限制内的温度中的有用性。温度敏感度通过图3k中所示的iFET比率选择来设定。CiFET装置可系栓在3电线上以在敌对环境中感测温度。这工作良好,这是因为系栓在线上的CiFET的阻抗将较低以最小化噪声读取。

为了比较所有装置AC特性,CiFET装置的AC增益和相位性能通过图3n中针对75ΩiPort输入电阻CiFET装置且在图3r中针对35KΩCiFET装置的标准化波德曲线图、利用图1i的最小尺寸的CMOS 2指反相器在图3u中的波德曲线图以及图1a的参考CMOS放大器在图1b中的波德曲线图来图示。所有波德曲线图标度是相同的,从0.1Hz到1.0THz的频率是使用对数标度的水平频率轴,增益在竖直标度上以dB为单位以及相位以度为单位。增益和相位标度均设置成0d到180d的相同组的数。增益是具有3db滚降点下虚十字准线的和增益截止频率下点线交叉准线的粗黑线,以提供显示为较大灰色方形斑点的相位轨迹上的相位裕量。存在若干水平线以识别增益和相移。上部点划水平直线是针对45度相移形成DC,其用于标靶具有虚十字准线的3db增益滚降点。下一个灰色虚线的参考电平是在90度下,后跟着30度下的点划线以指示最小可接受的相位裕量。较低参考线通过重叠较薄实线的较小方形斑点来指示,以指示增益和相位均零交叉。这帮助比较彼此这三个波德曲线图。

后续这三个波德曲线图是图3p、3s、3v在电压增益过功率供应电压中的改变的三个曲线图,从而使得这种特性可与在图1c中具有比较曲线图的图1a的CMOS放大器进行比较。这四个曲线图示出作为电源电压的电压增益降低-100毫伏特级。标准化180nmCMOS工艺的全功率供应电压是1.8伏特,且示出为实心粗黑线,其是在所有实例曲线图中最广的带宽。形成这种粗黑轨迹,电源在1.0伏特电源下粗虚线曲线图的接下来7种不同的点划线组合灰色轨迹中降低10/1伏特。接下来实心灰色轨迹是在电源上从0.9伏特到0.6伏特级,后跟着较薄点线轨迹在电源上从0.5伏特到0.1伏特。这些曲线图示出除了随着电源电压减小增益陡降的图1a、1c的现有技术CMOS放大器之外,随着电源减小这些电路的增益实际上增大。薄点线十字准线是关于全电源电压下的增益,且虚十字准线是针对1.0伏特电源电压。

以便这种设定的曲线图更易于了解,额外曲线沿循图1d、2q、3t、3w中的各曲线。这些曲线涉及电源减小的增益和截止频率。所有曲线图具有相同标度和轴变量。可明确见到,随着电源电压减小,增益提高。速度或带宽损失可利用这些曲线图很容易地观测到。通常带宽保持可接受的低于功率约0.8伏特,同时增益不断地随着供电电压下降到约一半伏特而大大提高。这是因为随着电源电压下降,沟道使用较高百分率的弱反型,比如扩散电流。也应注意,对于沟道的相同被迫指数模式操作点,随着功率减小,反相器也提高增益。

图3q示出对于75欧姆iPort CiFET装置,作为电源电压的函数的电压增益和截止频率。

已在图2b中观测到,源极沟道23b在“过饱和”模式28b下操作,其具有类似于弱反型或双极β的指数特性。这种操作模式并非通过常规FET阈值电压限制,但确切地说随着电压被迫远低于常规阈值电压在较高增益的情况下起作用。这是因为沟道向下推动到其扩散操作模式。在此,电荷注入在沟道中提供额外载流子,其使得通过沟道的电流增大。这预示FET晶体管很好,这是因为场效应晶体管基本上是电荷控制装置。

在电源电压递减的情况下,这种增益增加促进弱反型类操作,其中电荷输送机制产生较高指数类的增益。这也展现为图1i的常规CMOS反相器,如图3u到3w的标准AC性能曲线图所示。由此存在在较低电力供应的情况下获得较高增益的方法,当识别时,是阈值电压限制的模拟电路的替代。这完全解决现有技术模拟电路在较新IC工艺中搏斗的降低的电压问题。

噪声优势:

最终,其归结为信噪比。超深亚μm IC工艺中的低电源电压要求将最大信号摆幅限制于比大多数模拟设计人员所习惯的小得多的数值。因此在较小信号的情况下,噪声必须同等地小以便维持所要信噪比。减小噪声问题势在必行。本iFET放大器技术不仅如所必要将噪声减小一定量,而且还表现得远超乎期望,从而呈现超安静前端。

源极沟道中的1/f噪声得以减小,因为自偏置方案在源极沟道的栅极上提供较高场强度,从而迫使沟道中的载流子在表面下方起作用,在所述表面下方存在比沿着晶格缺陷干扰的表面更平滑的路径(更少障碍)。

漏极沟道中的1/f噪声也较低。与常规模拟设计不同,栅极如同漏极在电源轨之间的中间点处自偏置,而iPort在电力轨的约100毫伏内。在沿着漏极沟道的高电场以及栅极电压等于漏极端子电压的情况下,载流子被限于主要在沟道表面下方流动。这使漏极沟道免于夹断状况,在夹断状况下会产生非所需的1/f噪声。

电阻器噪声得以减小,因为所述自偏置配置使互补对处于其最低沟道电阻操作点。电阻噪声由导体中的载流子与周围原子之间的碰撞产生。电阻越低,碰撞越少。

对于高频率电路,宽带噪声(白噪声)在高增益方面将始终是个问题。虽然常规设计调整栅极电压以确立合适的操作点,但本发明的设计在最优点(“甜蜜点”)处确立栅极电压,然后调整负载以确立所要操作点。这种方法建立较高静态电流,其中(出于上文解释的原因)较高电流密度电路具有较低宽带噪声。

本发明的互补iFET装置结构中存在高共模电源抑制。信号参照中间点而非参照电源轨中的一个,类似于具有其“虚拟”接地的运放。电源噪声从一个轨到另一轨,相对于彼此相等且反相;由此在中间点周围抵消。

接地环路噪声减弱,这是因为接地电路是“虚拟”(恰好类似于许多运放电路中),而非接地是一个或另一电源连接,其中接地或功率噪声传导到模拟信号路径中。…在闭环情况下,通常采用“飞跨电容器”。在“飞跨电容器”的情况下,各级之间不存在直接电连接,因此不存在共用接地;虚拟或其它方式。对“差分去耦”(飞跨电容器)的使用提供各级之间类似变压器的隔离,且集成电路元件紧凑。

来自“寄生感应串扰”的耦合噪声随信号幅度的平方增加。按系数100:1(平方律效应),1伏信号情况下的非既定电容耦合会产生比100mV信号的情况多很多的麻烦。在模拟部分中采用较小低阻抗电荷或电压信号,实质上降低这种电容耦合干扰。按照定义,附近数字信号将是高幅度(轨对轨)。良好的布局实践仍是对这种数字噪声源的最佳防御。

额外优势:

存在多个额外优点。举例来说,对iPort的双向控制意味着电流可以流入以及流出此连接;两个方向均对整个沟道电流具有显著和对称的控制效果。另外,在iPort中施加的零位电流是有效的零输入信号,由此iPort信号是真正的双向约零。所述iPort具有比栅极多约五(5)个数量级的动态控制范围。

当低阻抗iPort用于测量模拟信号时,输入阻抗可减小输入电压,但转移到iPort放大器中的能量较大,尤其对于低阻抗源极,如匹配天线、输电线或许多生物信号源极。

当较大阻抗模拟放大器必要时,栅极用于输入端并且放大器可含有多个高压增益级,同时CiFET可稳定这类放大器。

在CiFET装置中,存在精确求和的两个iPort输入信号,由此这种结构是模拟加法器并且可合并RF频率下的两个输入以形成使用单个CiFET装置的RF混频器。

本发明的iFET产生比使用相同的MOS装置的逻辑显著更快的模拟结构。这种速度提高归因于以下事实:互补结构在其自然自偏置点处,电源之间的中间位置,体现其最大增益(和最高静态电流)。

由于iPort电压并未显著改变,其不受周围的寄生效应的R/C时间常数效应影响,因此iPort(电流)输入响应得比栅极(电压)输入更快。

当用作关于RAM的数据总线感测放大器时,iPort的低阻抗快速感测在不明显移动数据总线电压的情况下极小的电荷转移。由于iPort输入阻抗较低,并且iPort以固定低电压封端,这种感测放大器方法消除在存储器读出周期中预充电的需要。由于iFET在比逻辑速度较好的速度下操作,感应电荷的IFET将显著减小读出时间。

由于在本发明的CiFET复合装置结构的大多数应用中,输出电压(漏极连接点)并未极大地变化,因此使得输出不受周围寄生效应的R/C时间常数效应的影响。此处,逻辑信号比模拟慢,因为逻辑信号必须从轨摆动到轨。

在以模拟模式操作的CiFET复合装置中避免了漏极感应势垒降低或(DIBL)阈值减小。当增益和阈值电压较重要时,漏极以电源电压的大约一半进行操作,由此消除DIBL效应活跃的较高漏极电压。

术语定义:

iFET:4端子(加上体)装置,类似于场效应晶体管但具有使所述装置对电流输入刺激作出响应的额外控制连接。

源极沟道:iPort扩散与源极扩散之间的半导体区。在这个区域中导电通过栅极上的适当电压来实现。

漏极沟道:漏极扩散与iPort扩散之间的半导体区。在这个区域中导电通过栅极上的适当电压来实现。

CiInv:图3a中所示的单级互补iFET复合装置。

超饱和:类似于弱反型的指数导电情况,但具有较大栅极过驱动和沿导电沟道的强制低电压。图2d#20。

前馈:在早期为预测最终值而呈现有关输出的信号的技术。

自偏置:不同于固定偏置电路,自偏置电路调整以适应局部条件,从而确立最优操作点。

双重性:(理论、表述等的。)通过变量对的互换与另一个相关,如“跨导”到“跨阻”中的电流和电压。

跨阻:是跨导的双重性,偶尔称为互阻。所述术语是转移电阻的缩写式。它是指两个输出点处的电压的改变与相关的通过两个输入点的电流的改变之间的比率,且用符号表示为rm

跨阻的SI单位就是欧姆,如同电阻。

对于小的信号交流电,本定义更简单:

跨导是某些电子组件的性质。电导是电阻的交互;跨导是输出端处的电流变化与输入端处的电压变化的比率。写成gm。对于直流电,跨导如下定义:

对于小的信号交流电,本定义更简单:

跨导是转移电导的缩写式。电导的旧单位姆欧(欧姆倒写)被替换为SI单位西门子,符号为S(1西门子=1安培每伏)。

跨导线性电路:跨导线性电路是使用跨导线性原理执行其功能的电路。这些电路是电流模式电路,其可使用晶体管制作,所述晶体管遵从指数电流电压特征,所述特征包含弱反型的BJT和CMOS晶体管。

亚阈值导电或亚阈值漏电或亚阈值漏极电流是MOSFET的源极与漏极之间在晶体管处于亚阈值区或弱反型区(即,栅源电压低于阈值电压)中时的电流。Tsividis中描述了各种反型程度的术语。(Yannis Tsividis(1999);《MOS晶体管的操作和建模(Operationand Modeling of the MOS Transistor)》(第二版);纽约:McGraw-Hill;第99页;ISBN 0-07-065523-5。)

亚阈值斜率:在亚阈值区中,漏极电流行为--尽管受闸极端子控制--类似于正向偏置二极管的按指数律增加的电流。因此,在漏极、源极和本体电压固定的情况下,对数漏极电流与栅极电压的曲线图将在此MOSFET操作状态中呈现大致对数线性行为。其斜率是亚阈值斜率。

扩散电流:扩散电流是半导体中由电荷载流子(空穴和/或电子)的扩散产生的电流。扩散电流可与因半导体中的电场而形成的漂移电流的方向相同或相反。在p-n结中的均衡状态下,耗尽区中的前向扩散电流与反向漂移电流平衡,使得净电流为零。扩散电流和漂移电流一起通过漂移-扩散方程进行描述。

漏极感应势垒降低:漏极感应势垒降低或DIBL是MOSFET中的短沟道效应,最初是指晶体管的阈值电压在较高漏极电压下减小。

随着沟道长度减小,来自源极的电子在其通往漏极的过程中要越过的势垒减小。

随着沟道长度减小,亚阈值区(弱反型)中的DIBL效应最初以亚阈值电流与栅偏置曲线的简单平移且漏极电压改变的形式出现,这可建模为在漏极偏置情况下的阈值电压简单改变。然而,在更短长度下,电流与栅偏置曲线的斜率减小,即,其需要栅偏置的较大改变来实现漏极电流的相同改变。在极短长度下,栅极完全未能关断装置。这些效应不能模型化为阈值调整。

DIBL还影响有源模式中的电流与漏极偏置曲线,使得电流随着漏极偏置而增大,从而降低MOSFET输出电阻。这种增大是正常沟道长度调制对输出电阻的额外影响,且不能始终模型化为阈值调整(漏极感应势垒降低-https://en.wikipedia.org/wiki/Drain-induced_barrier_lowering)。

模拟电路

http://en.wikipedia.org/wiki/Analogue_electronics

Claims (9)

1.一种固态装置,包括:
a.第一互补场效应晶体管及第二互补场效应晶体管,各自包括源极和漏极,其中所述第一互补场效应晶体管的所述源极和所述漏极限定第一沟道且所述第二互补场效应晶体管的所述源极和所述漏极界定第二沟道;
b.第一扩散即第一iPort,其将所述第一沟道划分为在所述第一互补场效应晶体管的所述源极与所述第一iPort之间的第一源极沟道段和在所述第一iPort与所述第一互补场效应晶体管的所述漏极之间的第一漏极沟道段,和第二扩散即第二iPort,其将所述第二沟道划分为在所述第二互补场效应晶体管的所述源极与所述第二iPort之间的第二源极沟道段和在所述第二iPort与所述第二互补场效应晶体管的所述漏极之间的第二漏极沟道段;
c.共用栅极端口,其耦合到所述第一源极沟道段、所述第一漏极沟道段、所述第二源极沟道段以及所述第二漏极沟道段;以及
d.共用漏极端口,其电连接到所述第一互补场效应晶体管的所述漏极和所述第二互补场效应晶体管的所述漏极。
2.根据权利要求1所述的固态装置,其中所述装置进一步包括连接到所述共用栅极端口的电压源且用于在所述共用漏极端口处提供电压输出。
3.根据权利要求1所述的固态装置,其中所述装置进一步包括连接到所述第一iPort和所述第二iPort中的至少一个的电流源且用于在所述共用漏极端口处提供电流输出。
4.根据权利要求1所述的固态装置,其中所述装置进一步包括连接到所述共用栅极端口的电压源且用于在所述共用漏极端口处提供电流输出。
5.根据权利要求1所述的固态装置,其中所述装置进一步包括连接到所述第一iPort和所述第二iPort中的至少一个的电流源且用于在所述共用漏极端口处提供电压输出。
6.根据权利要求1所述的固态装置,其中所述装置进一步包括连接到所述第一iPort和所述第二iPort中的至少一个的电流源和连接到所述共用栅极端口的电压源,且用于在所述共用漏极端口处提供电压输出。
7.根据权利要求1所述的固态装置,其中所述装置进一步包括连接到所述第一iPort和所述第二iPort中的至少一个的电流源和连接到所述共用栅极端口的电压源,且用于在所述共用漏极端口处提供电流输出。
8.根据权利要求7所述的固态装置,其中所述装置还用于在所述共用漏极端口处提供同步的电压输出。
9.根据权利要求1所述的固态装置,其中针对阻抗匹配、增益、噪音以及功率消耗中的一个或多个调整所述第一源极沟道段、所述第一漏极沟道段、所述第二源极沟道段以及所述第二漏极沟道段中的每一个的宽度与长度的比率。
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