CN108141181A - 多级式且前馈补偿的互补电流场效应晶体管放大器 - Google Patents

多级式且前馈补偿的互补电流场效应晶体管放大器 Download PDF

Info

Publication number
CN108141181A
CN108141181A CN201680056749.5A CN201680056749A CN108141181A CN 108141181 A CN108141181 A CN 108141181A CN 201680056749 A CN201680056749 A CN 201680056749A CN 108141181 A CN108141181 A CN 108141181A
Authority
CN
China
Prior art keywords
terminal
amplifier
connected
capacitor
input
Prior art date
Application number
CN201680056749.5A
Other languages
English (en)
Inventor
S·M·朔贝尔
R·C·朔贝尔
Original Assignee
电路种子有限责任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US201562198927P priority Critical
Priority to US62/198,927 priority
Priority to US201562268983P priority
Priority to US62/268,983 priority
Priority to US62/309,903 priority
Priority to US201662309903P priority
Application filed by 电路种子有限责任公司 filed Critical 电路种子有限责任公司
Priority to PCT/US2016/044770 priority patent/WO2017019973A1/en
Publication of CN108141181A publication Critical patent/CN108141181A/zh

Links

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183Long tailed pairs
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/083Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022CMOS common source output SEPP amplifiers
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00369Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45246Indexing scheme relating to differential amplifiers the dif amp being biased in the subthreshold region
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45692Indexing scheme relating to differential amplifiers the LC comprising one or more resistors in series with a capacitor coupled to the LC by feedback

Abstract

本发明涉及一种多级式且前馈补偿的互补电流场效应晶体管放大器,实现利用在亚阈值操作中引发的指数属性的基于充电的方法。新颖电流场效应晶体管的多个互补对串联连接以形成多级放大器。

Description

多级式且前馈补偿的互补电流场效应晶体管放大器

[0001] 相关申请的交叉引用

[0002] 本申请要求2015年7月30日提交的第62/198,927号美国临时申请;2015年12月17 日提交的第62/268,983号美国临时申请;以及2016年3月17日提交的第62/309,903号美国 临时申请的优先权,所述美国临时申请的全部内容以引入的方式并入本文中。

技术领域

[0003] 本发明涉及一种多级式且前馈补偿的互补电流场效应晶体管放大器,实现利用在 亚阈值操作中引发的指数属性的基于充电的方法。

背景技术

[0004] 相关技术描述

[0005] 新千年带来的是以极快速度膨胀的对连通性的需求。到2015年底,全球网络连接 的数量将超过世界人口的两倍,预计在2020年,超过300亿装置将无线连接到云,形成物联 网(或“IoT”)。实现这一新时代的是在过去二十年中已经出现的移动计算和无线通信的革 命性发展。根据摩尔定律,开发高集成度的且具成本效益的硅互补金属氧化物半导体 (CMOS)装置允许将大型模/数转换器或收发器等数字和模拟系统元件合并成更具成本效益 的单芯片解决方案。

[0006] 然而,在近几年中,虽然数字电路在很大程度上遵循了预测路径且得益于CMOS技 术扩展到超深亚微米(亚-μπι),但模拟电路尚不能够遵循同样的趋势,并且在模拟设计无模 式上的转变的情况下可能永远无法实现。模拟和射频(或“RF”)设计人员仍在努力探索如何 制造高性能集成电路(或“1C”)以实现超深亚-μπι特征大小而不损失收缩大小的益处:包含 功率降低、覆盖面紧凑以及操作频率更高。要突破现有的模拟设计技术以满足新千年片上 系统(SoC)的要求,需要真正的模式上的转变。

[0007] 现有技术:

[0008] 模拟电路的核心构建块是放大器。离散组件放大器自由使用电阻器、电容器、电感 器、变压器和非线性元件以及各种类型的晶体管。通常可忽略各种组件之间不合需要的寄 生效应。然而,为了在集成电路内构建放大器,无法轻易获得正常的模拟电路组件,且如果 真要如此的话,通常采用特殊IC工艺扩展以获得这些电路元件。由于集成电路放大器相距 紧密且通过其所集成到的硅晶片耦合在一起,因此集成电路放大器上的寄生效应较严重。 摩尔定律IC工艺的进步集中于数字、微处理器和存储器工艺发展。由于需要一代(〜18个 月)或两代来将IC工艺扩展到并入有模拟组件,因此最新工艺单芯片系统上一般并未包含 模拟功能。这些“混合模式” IC工艺不易获得、依赖于厂商且较贵以及高度受制于参数变化。 需要大量工程改造以在变得特定于其IC厂商和工艺节点的任何IC上包含极少的模拟功能。 由于针对每个工艺节点谨慎且特别地设计或布置模拟电路,因此此类模拟电路非常不便携 带。由于排斥这种限制,模拟电路设计工程师变得稀缺,且慢慢退休而无足够替代。

[0009] 运算放大器(或OpAmp)是处理模拟信息所必要的基本IC模拟增益块。OpAmp利用一 对极高匹配的晶体管来在电压输入处形成一对差分的晶体管。匹配是在集成电路上易于获 得的参数,但为了达到所需等级的匹配,会使用许多考虑因素:相同质心布局、多个大型装 置、阱隔离度和物理布局技术,以及许多其它考虑因素。大面积匹配的多组晶体管还用于电 流镜和负载装置。OpAmp需要电流源以用于偏置。OpAmp还需要电阻器和电容器(或RC)补偿 极以防止振荡。电阻器是“R”的关键,且RC时间常数的值相对精确。电阻器的值过大会使放 大器过慢且过小,从而导致振荡。恒定的“偏置”电流增加了消耗的功率。总的来说,这些偏 置电流趋向大于全信号操作期间所需的峰值电流。

[0010] 在IC工艺收缩时,阈值电压仍保持略微恒定。这是因为金属氧化物半导体(或M0S) 阈值截止曲线基本上不随IC工艺的收缩而改变,且总芯片关态漏电流必须保持小得足以不 影响全芯片电源泄漏。所述阈值和饱和电压往往会占用整个电源电压,从而不为模拟电压 摆幅保留足够空间。为了适应这种信号摆幅电压缺乏,OpAmp可能设置有多组电流镜,这进 一步使其设计变得复杂,同时消耗更多功率且使用额外的物理布局面积。本专利引入在电 源电压收缩到远低于1伏时甚至运行得更好的放大器设计。

[0011] 常规MOS放大器增益是这样形成的:输入电压驱动跨导(gm),所述跨导将所述输入 电压转换为输出电流。此输出电流接着驱动输出负载,出于建立高负载电阻的目的,所述输 出负载通常是电流源的输出。此高电阻负载将输出电流转换回到输出电压。等效输出负载 电阻实际上是负载电流源晶体管和放大器输出晶体管的并联组合。为了使这种等效负载电 阻保持较高以提供所需的电压增益,这些负载晶体管必须极长,但为了驱动足够的电流,这 些晶体管还必须极宽,因此极大的晶体管是必要的。还可能注意到,放大器输出所驱动的负 载电阻是减小电压增益的额外并联电阻。还应注意,负载电容与放大器输出电阻交互,从而 修改AC性能。实际上需要的是完全相反的工作原理,这是本发明相关的内容。图Ia是作为基 准参考的高质量MOS IC OpAmp的晶体管级示意图(出自威立(Wiley)教本:模拟集成电路的 分析和设计(Analysis and Design of Analog Integrated Circuits),Gray等著,第4版, 第482页),其用于在本文所示放大器的描述中进行比较。

[0012] 基准比较(全在180nm IC工艺中进行)呈性能绘图形式,就如图Ib的在Vdd = 1.8伏 且Rcmp = 700欧姆时基于频率的波德(Bode)增益-相位绘图。只要可能,用于这三个比较绘图 中的每一个的所有轴比例均保持相同。本文件中选择易于获得的ISOnm工艺以比较所有比 较实例是因为,常规现有技术放大器运作得最好且已具有最高程度的使用,且提供常规模 拟所需的成熟的混合模式IC工艺扩展。而且由于IC工艺收缩以及电源电压降低,这也是本 发明的实施方案变得高度有益之处。

[0013] 通常,MOS放大器因强反型MOS晶体管平方律特性而在平方律关系内操作;这些特 性并未很好地界定或可预测地稳定在模拟电路所需的程度。像双极晶体管操作等指数律操 作则增益更高、稳定且充分界定。在极弱操作条件下,MOS晶体管转换成指数运算,但所述晶 体管过于缓慢而作用不多。此外,这两种操作模式之间的“中等反型”转变提供降低模拟MOS 电路质量的非线性。在MOS晶体管大约操作的阈值电压下,50%的电流是平方律,而另外 50 %是指数律。这是对最新MOS模拟方程式中的阈值电压的界定。高速下的全指数MOS操作 将提供可预测、稳定和充分界定的更高增益。本专利有关以指数模式操作的放大器。

[0014] 为了理解现有技术,我们开始论述弱反型与强反型。参考图Ie和If,弱反型是大多 数设计者将认为晶体管是关态的范围:

[0015]

Figure CN108141181AD00161

漏源电压小(约IOOmV);

[0016]

Figure CN108141181AD00162

栅极G (或17s)处于类似的小电位(通常小于300mV);

[0017]

Figure CN108141181AD00163

这产生从源极S到漏极D的均一深度的表面导电层;

[0018]

Figure CN108141181AD00164

此表面层的导电性是相对于栅极G电压的指数;

[0019]

Figure CN108141181AD00165

这允许在数个十倍(约6个)动态范围上的操作;

[0020]

Figure CN108141181AD00166

沟道呈现为中等值电阻器(100+s千欧姆);以及

[0021]

Figure CN108141181AD00167

均一深度的导电沟道促进在指数律上较高的增益,但损失了速度(归因于导电 沟道中的低电荷密度)。

[0022] 强反型(参考图Ig和Ih)的特征在于分级式导电沟道,在靠近源极处较深且靠近漏 极处较浅:

[0023]

Figure CN108141181AD00168

漏源电压大于图Ig的栅源电压Vg和图Ih中的阈值Vi罐(通常超过400mV);

[0024]

Figure CN108141181AD00169

栅极17u在高于其阈值电压Vwtf操作;

[0025]

Figure CN108141181AD001610

这产生在源极处较深且逐渐减小到漏极12u处几近夹断的导电沟道;

[0026]

Figure CN108141181AD001611

所得导电层表现得对栅极17u处的栅极电压作出平方律响应;

[0027]

Figure CN108141181AD001612

与弱反型相比,动态范围限于约3个十倍;

[0028]

Figure CN108141181AD001613

沟道12g呈现为可调整电流源(高值电阻器);以及

[0029]

Figure CN108141181AD001614

导电沟道12g的楔形形状因导电沟道中的更高电荷密度而提供比弱反型高的速 度。

[0030] 现在返回参考图le,其示出在弱反型条件下的沟道12e发展。导电沟道12e在其整 个长度和宽度上具有相对均匀的载流子分布。应注意,整个沟道的导电深度IOs与图Ig右侧 的夹断区域12u相同。这种薄的导电层因沟道电流沿着载流子缺陷陷阱集中的表面行进而 导致大量噪声。图Ie中的栅极17s到沟道的电压Vdt此导电层中的载流子密度具有很强(指 数)影响。

[0031] 图Ig示出在强反型条件下的沟道12u发展。源极与漏极之间在栅极17u上的较高电 位差引起“沟道长度调制”(沟道12u的平坦部分),从而在漏极扩散附近产生夹断,沟道在所 述漏极扩散处止于靠近12u的薄层。夹断区12u (载流子在此处被迫去往沟道顶部)通过表面 缺陷载流子陷阱传递大量噪声。漏极电压Vd越高,夹断区越长,且因此所产生的噪声越高, 因此期望将此电压保持低位以使提供到沟道电流的噪声较低。在此薄的饱和夹断区注意到 速度饱和以及热电子跃入栅氧化层等其它效应,因此通过降低电压和半导体掺杂分布来最 小化此区域将是十分合乎需要的。

[0032] 图Ih示出特性绘图,其呈现漏极电流Id与漏极电压Vds之间在栅极G的固定栅极电 SVg的情况下的“恒定电流”关系。应注意,与图If的有限漏极电压范围相反,漏极电压Vds横 跨近似电源电压Vdd的较大范围,同时维持相同的电流。

[0033] 图Ii到Ik示出最终实际上组合了两个操作模式的现有技术MOS结构,通常称为 CMOS反相器。一对具有相反导电性的MOSroT,即PFET和NFET,彼此互补连接。举例来说,输入 10 i、10 j、I Ok连接到PFET的栅极控制端子和NFET的栅极控制端子,PFET的源极连接到电源 (+),而NFET的源极端子连接到电源(-);并且PFET的漏极和NFET的漏极连接在一起以用于 Vout 19i〇

[0034] 图Ij示出与图Ik中所示的物理布局抽象图相关的结构,其为现有技术的2倍强度 CMOS或两指反相器。如上文所陈述,PFET和NFET的栅极端子连接在一起以接收V输人IOj和 10k,且PFET和NFET的漏极端子连接在一起以用于产生V输出19 j和19k。图Ik中所示的布局在 结构上对应于图I i的布局。如可见,为了最小化常规FET布局中的各种缺点,例如最小化寄 生输出电容,举例来说,将PFET的源极端子分成两个源极端子S+和S+,且将漏极端子D+12k 移置于其间以在S+与D+12k之间形成一对并联沟道14k和16k;栅极G的p沟道区覆盖并联沟 道14k和16k。通过阱边界WB的分割,也为NFET提供一对源极端子S-和S-,且将其漏极端子D-Ilk移置于其间以在S-与D-之间形成一对并联沟道13k和15k;栅极G的η沟道区另外覆盖并 联沟道13k和15k。漏极12k和Ilk之间通过金属工件18k连接且形成V_19k。

[0035] 图Im中示出此MOS晶体管结构的3维透视图,而图I η中示出图Im中的截面AA处的横 截面图。此结构是如图Ij和Ik中所示的2倍或两指反相器中所固有的。如在PFET中的并联沟 道14k和16k处以及并联沟道13k和15k处可见,所有这些沟道从漏极D+、D-到源极S+、S-逐渐 减小。

[0036] 尽管现有技术中有类似MOS结构,但对其许多独特特性的大量发掘并不为人所知 或得以公布。另外,适当偏置对于其操作来说仍是个问题。对内部机构的较深理解引起对许 多合乎需要的应用的发现(从而实现以深亚微米尺度实现优异操作),包含利用自然平衡达 到适当偏置的方法。这种自然平衡是同样在深亚微米尺度下有作用的“带隙”电压基准机制 的结果。

[0037] 参考图Ip和lq,一些参考件示出具有“导电类型”相同的由扩散区Ilp (在现有技术 中指定为代表低阻抗的Z)分隔开的两个相同区13p/13q和15p/15q的MOS场效应晶体管装 置。喷气推进实验室(Jet Propulsion Lab)的Bedabrata Pain/R Schober和博伊西州立大 学(Boise State University)的Jacob Baker/Vishal Saxena的多篇论文,包含加州理工 学院(California Institute of Technology)空间微电子技术喷气推进实验室中心 (Center for Space Microelectronics Technology Jet Propulsion Laboratory)的 Pain,Bedabrata等人的“用于低功率应用的自身共源共栅CMOS电路(A Self-Cascoding CMOS Circuit for Low-Power Applications)”,其中含有此类参考件,但这些参考件,尤 其是在类似这样的互补装置如将在本发明中解释的组合成单个复合装置的情况下,并未发 掘如本文件中所示的任何机会。此类配置被称为自级联或分离长度装置。此类配置的两个 区布置在源极与漏极扩散之间,且具有到中间沟道区域的高阻抗共栅极连接和低阻抗连 接。此低阻抗中间沟道控制输入在如本文件中概述的加以利用时实现全新的一套模拟设计 方法。

[0038] 尽管现有技术中可发现级联放大器,但现有技术并不含有作为图腾柱连接的级联 晶体管互补对。利用此简单复合结构,从输出到输入的反馈可用于将所得反相器自偏置到 其线性模式中。如上文所提及,放大器的偏置始终存在问题;然而,本发明的新颖和创造性 自偏置结构会解决此类问题。本发明的配置(称为互补iFET或CiFET)的优势有许多,包含但 不限于:

[0039]

Figure CN108141181AD00171

单个级的增益在输出处于中间点(自偏置点)时最大;

[0040]

Figure CN108141181AD00172

单个CiFET级的增益高(接近100),因此,虽然最终输出可能摆动至接近轨,但其 输入仍在中间点附近。在此之前的级因高增益而在增益被最大化的中间点(“最有效点”)附 近操作其输入和输出。对于先前级中的每个级,同样如此;

[0041]

Figure CN108141181AD00181

沟道电流最高之处(中间点附近)的转换速率和对称性最大化;

[0042]

Figure CN108141181AD00182

沟道电流最高之处(中间点附近)的噪声最小化;以及

[0043]

Figure CN108141181AD00183

在电压摆幅小的情况下,寄生效应可忽略。

[0044] 当栅极输入信号在一个方向上移动时,输出在相反方向上移动。举例来说:正输入 得到负输出并不单单因为N沟道装置更难接通,而实际上是因为P沟道装置被关断。 Thevenin/Norton分析示出,通过P和N装置的电流必须完全相同,因为一个晶体管中的漏极 电流除了通过互补晶体管的漏极之外没有其它地方可去;然而,跨越那些装置的电压降无 须均等,但必须共计达到电源电压。归因于过饱和源极沟道,这些电压按指数方式彼此关 联。这在电压增益达到峰值的低电源电压下甚至更为明显。这意味着栅源电压由穿过两个 晶体管的相同且唯一漏极电流精确限定。指数具有类似时间常数或“半衰期”的独特物理性 质;不管我们在给定的时间点在何处,某一时间常数之后我们将离最终值更近某一固定百 分比。这是对响应于输入改变的输出移动的主要促成者的“想象”说明。这种栅极到源极操 作电压的相同电流平衡还指示自偏置放大器中的“最有效点”为何可如此重复的原因。在效 果上,此点用作放大器输入信号的差分对类参考点。

[0045] 应注意,在从真空管到双极晶体管的转变期间,本行业经历了主要的模式上的转 变,从而学到在电流而非电压方面进行思考。随着FET和MOSFET的出现,钟摆式效应又使我 们返回到在电压方面进行思考,但已遗失或忘记许多知识。本文含有对一些旧构想以及一 些新思路的重新探索,全都适用于即将到来的“当今”现有技术水平。相信本发明的固有简 化会讲明那些构思的适用性和完整性。

[0046] 第一个问题可能是,始终存在对一点模拟功能的需要,然而与双极晶体管的模拟 性能指标相比,MOS晶体管的几乎所有模拟性能指标明显不佳。本行业已通过使用广泛的 “变通方法”来使MOS装置起作用。常规模拟设计受以下一个或多个情况约束:

[0047]

Figure CN108141181AD00184

电源电压足以偏置堆叠阈值,且晶体管大得足以供应必要的输出驱动电流而同 时仍提供线性度和增益(gm*R〇所需的高输出阻抗。

[0048]

Figure CN108141181AD00185

缺乏线性信号所需的模拟IC工艺扩展(在纳米尺度不可用),更不用说具有本文 展示的增强性能。

[0049]

Figure CN108141181AD00186

在较新IC工艺中的模拟设计中大多不存在电阻器、电感器和较大电容器。

[0050] 相比之下,可使双极晶体管具有高增益(β)、更宽带宽、更宽动态范围(许多个十 倍,从靠近轨直到本底噪声)、更好的匹配(存在于差分对中)以及带隙参考。利用表面缺陷 下方的亚表面沟道导电进行操作的结型FET具有比双极晶体管低的噪声。同样,CiFET过饱 和源极沟道主要在栅氧化层下方的沟道表面处的缺陷下方操作。

[0051] MOS设计在上述方面较差,但具有其自身极大优势,包含但不限于:

[0052] V MOS装置较小且相对简单

[0053] V高度可调

[0054] V 高速

[0055] V低功率

[0056] V超密/高功能系统级芯片,而双极设计无法实现这一点(深亚-μπι尺度)。

[0057] 因此,在IC上构建模拟电路始终存在问题。由于模拟电路已是集成式,对性能不佳 的模拟组件进行工程改造已成为模拟IC设计者的首要目标。这使得需要利用促使算法发展 的数字引力来进行数字信号处理。

[0058] 如今的模拟电路设计现实世界中,仍需要在信号处理系统的前端和后端进行信号 转换。这种需要已成为深亚-ym尺度下的前进障碍。

[0059] 另一问题可能是,固态放大器从一开始就极具非线性。为了实现其线性,通过使用 闭环(反馈)来用增大的开环增益(具有显著高于最终所需的电平)换得对实际电路增益和 线性度的控制。闭环放大器需要负反馈。大多数放大器级是反相的,从而提供必要的负反 馈。具有闭环的单级反相器是稳定的(不振荡)。增大的环路增益需要添加级以使得始终存 在奇数个级(符号为负),从而提供必要的负反馈。虽然单级放大器本质上是稳定的,但三个 级以及最为明确地,五个级是不稳定的(它们始终在振荡一一因为它们是环形振荡器)。

[0060] 接着,问题便是如何恰当地补偿多级闭环放大器,同时维持合理的增益带宽乘积。 这在电路级的设计必须简单的深亚微米尺度上尤其困难。严重受限的电源电压妨碍了对常 规模拟设计方法的使用。另外,期望避免对模拟扩展的依赖,而是期望使用所有数字部分来 实现必要的模拟功能以提高产出且减小成本。使用所有数字部分允许在尚不具有且可能永 远不具有模拟扩展的工艺节点处实现模拟功能。

[0061] 长期需要集成在单个芯片上的低成本/高性能系统以用于负担得起的大容量装 置,例如物联网、智能传感器和其它随处可见的装置。

发明内容

[0062] 本发明涉及由新颖和创造性复合装置结构构建的电路,所述复合装置结构实现基 于电荷的方法,所述方法利用下文相对于图2a、2b、2c和2d、描述的过饱和源极沟道的指数 关系,其在用于模拟CMOS电路设计时拥有亚阈值类操作。本发明是普通CMOS反相器的演进。 其使用全数字纳米尺度或深亚-ym IC工艺来提供极高精度、速度、线性度、低噪声和紧凑的 物理布局。除预期的数字反相器功能之外,例示了五个类别的模拟电路:电压输入放大器、 电流输入放大器、与电流镜相反的电流反相器、可调整延迟电路以及电压或电流参考源。尤 其要注意,在数字IC工艺中使用单个优化的数字逻辑电路单元来实现模拟功能。

[0063] 本发明的优选实施例提供一对具有共用栅极的堆叠的晶体管,其以互补对成镜像 (就像数字反相器),有可能从其自身的输出中得到反馈从而建立最优的偏置点。这种配置 提供了对电流而非电压作出响应的额外控制输入,因此提供用于多级放大器中的转出补偿 的理想连接。从过去汲取灵感,能重新发现针对斩波稳定放大器所开发的概念,所述概念可 适用于提供行业中不常见的参数公差和稳定性要素。

[0064] 根据本发明的一个方面,提供一种CiFET放大器,所述CiFET放大器是基本的模拟 数字构建块。在小规模的情况下,尝试使用以前在更大规模上应用的相同系统设计技术来 构建模拟系统是不切实际的。解决方案是尽可能早地将模拟信号转换为数字信号,并利用 目前可用的数字信号处理技术。要实现这一点,就必须有可靠的、精确的前端,并且所述前 端需要高精度的放大器。本说明书中的技术就是针对此类解决方案。在此过程中,出现了一 些意想不到但令人期待的发现,并且没有理由认为这些技术的所有可能应用都已经被发 现。

[0065] 根据本发明的另一方面,利用掺杂分布和配比。不必对电路的电配置执行与优化 电路相关的一切操作。适当的装置大小设计且尤其是调整互补晶体管之间的大小关系会提 供相当多的性能益处。作为复合结构的iFET提供广泛机会以通过物理装置参数的适当配比 来建立阻抗匹配和增益控制。像噪声、速度和功率等其它重要特性可通过晶体管的物理构 造和掺杂的谨慎规范进行定制,而非仅仅依靠于电路配置。

[0066] 根据本发明的又一方面,提供某些噪声优势。最终,归结为信噪比。超深亚微米IC 工艺中的低电源电压要求将最大信号摆幅限制于比大多数模拟设计者所习惯的小得多的 数值。因此在较小信号的情况下,必须采用本文实施的低噪声技术以便维持所要的信噪比。

[0067] 本发明可提供额外优势。此技术呈现的主要优势是能够在无模拟扩展的情况下产 生完全从数字部分构造出的模拟构建块。同样重要的情况是,所述技术实际上在超深亚微 米尺度下操作,且在降低的电源电压下操作得最好,所述降低的电源电压低于超深亚-ym IC工艺所需的一伏。这三个因素促成前所未有的跨越工艺节点的设计便携性。因具有不止 一个控制输入的FET,将实现全新的电路设计。CiFET在栅极上提供高阻抗电压控制,而同时 在iPort处提供低阻抗电流控制。这两种输入彼此独立地操作,且在输出处对它们独立的响 应进行求和。

[0068] 根据本发明的又一方面,提供互补iFET技术,其可配置为多级电流输入-电压输出 放大器(或CiAmp)。例如,使用CiroT复合装置的多级放大器是相当简单的一串反相器。其具 有相当大的开环增益,但与高增益开环放大器的情况一样,线性度受到影响。从输出到输入 闭合环路会以所述增益中的一些换得提高线性度。与此同时,闭合环路会导致多个反相器 级振荡,毕竟它是环形振荡器。通过使多级中的一级明显减速(支配极点)能解决这一问题。 由CiFET构成的反相器级提供电容反馈的端接点来实现此转出。此部分中所示的电路允许 使用非常小的电容器来提供必要的补偿,但是电容器的小尺寸也有助于快速阶跃响应恢复 时间。CiFET用于转出控制的这一应用的适用性在于,由于参数变化引起增益增加,需要提 升的转出,但是这是由CiFET增益的增加实现的自我保护。另外,在所有级中使用CiFET能提 高增益和对称性,从而实现针对任何精确度要求的最少级数。

[0069] 根据本发明的又一方面,提供一种互补iFET复合装置,其可配置为电流输入跨阻 抗放大器(CiTIA)。例如,用作电流放大器的CiTIT复合装置提供出乎意料地更宽的动态范 围,且在极端频率范围上具有很大线性度。这种CiTIA在其宽通带中提供恒定增益和输入电 阻。本发明的CiTIA并不存在通带中的相移问题。iPort电流输入上的输入电阻可以与传输 线阻抗匹配从而提供前所未有的无失真的低噪声放大器(LNA),所述LNA具有恒定线性传递 函数,不存在当一分钟准备的信号取决于高出100万倍的背景信号时引发的从微微级输入 信号直至〜输出饱和信号电平的相移。此CiTIA利用低至毫伏级的电源以合理的带宽进行 操作。所述CiTIA并不依赖于高于正常MOS阈值电压的操作。所属领域的技术读者将了解且 发现所述CiTIA作为不受周围寄生效应妨碍的增益块适用于许多应用,原因在于本发明的 CiTIA展现不可思议地更高的信噪比。这种性能即使在目前先进技术LNA中也很少见。

[0070] 根据本发明的又一方面,提供出乎意料地更简单的方案来提供压控增益。在另一 配置中,在低互调失真或没有互调失真的情况下对两个输入进行求和。

[0071] 根据本发明的另一方面,提供一种互补iFET复合装置,其可配置为压控延迟或压 控振荡器(或CiVCO)。例如,所述CiFET复合装置可作为三态数字反相器的模拟版本进行操 作,这在于可以接通或断开输出,但也可以在接通与断开之间的任意驱动级进行切换。此可 变强度输出允许将速率控制转换为固定的电容(可能是寄生)负载,这意味着开环配置中的 可变延迟或闭环配置中的可变频率。与输出振幅因改变延迟而受影响的现有技术不同,这 种方法能在任何延迟或频率上提供完整的输出振幅。

[0072] 根据本发明的又一方面,提供一种CiFET “带隙”基准电压产生器。例如,由于固有 的工艺匹配,CiroT复合装置自偏置可以用于使附近的其它电路偏置。

[0073] 根据本发明的又一方面,提供许多其它不同的应用,其中CiFET可以提高性能。它 不应被理解为详尽的列表,而是一窥未来可能发生的各种可能性。提供若干说明性电路实 例来说明CiFET复合装置的灵活性。

附图说明

[0074] 图Ia示出高质量CMOS OpAmp现有技术晶体管示意图作为现有技术放大器以供比 较,其出自Gray、Hurst Lewi s和Meyer所著的著名教本“模拟集成电路的分析和设计 (Analysis and Design of Analog Integrated Circuits)第4版第482页;

[0075] 图lb到Id是示出图la的现有技术OpAmp的频域性能和电源依赖性的一组基准的代 表性性能绘图;

[0076] 图Ie和Ig分别示出呈弱反型和强反型的现有技术MOSroT沟道导电的横截面图,且 图If和Ih分别示出呈现漏极电流与栅极电压之间在处于弱反型时的指数关系和在处于强 反型时的二次关系的绘图;

[0077] 图Ii示出现有技术的两⑵指反相器的晶体管示意图;

[0078] 图Ij和Ik示出现有技术的两⑵指反相器的物理布局抽象图;

[0079] 图Im示出现有技术的两⑵指反相器的三⑶维透视图;

[0080] 图In示出图Im中所示的截面AA处的横截面图;

[0081] 图Ip示出现有技术的分离沟道CMOS晶体管的物理布局;

[0082] 图Iq示出现有技术的模拟大小的MOSFET的3D透视图;

[0083] 图Ir示出现有技术的鳍式场效应晶体管(FinFET)的模拟大小阵列的物理布局平 面图;

[0084] 图Is示出图Ir中所示的圆形Z内部的缩放透视图,其示出现有技术的FinFET的透 视图;

[0085] 图11示出表示现有技术的nMOS晶体管的固有增益比例的绘图;

[0086] 图2a示出具有本发明的新的中间沟道双向电流端口(iPort)的MOS场效应晶体管 (或ΠΈΤ)的三⑶维透视图;

[0087] 图2b示出本发明的具有直观沟道电荷分布的iFET的横截面图;

[0088] 图2c示出在不存在iPort注入电流时的漏极电压Vds和漏极电流Is的图,而图2d示 出在提供最大iPort注入电流时的另一图;

[0089] 图2e示出本发明的各种iFET符号;

[0090] 图3a示出本发明的互补对iFET的示意图;

[0091] 图3b和3c示出本发明的互补iFET (或CiFET)复合装置的物理布局抽象图;

[0092] 图3d示出CiFET复合装置的三⑶维透视图;

[0093] 图3e示出图3d的截面AA处的横截面图;

[0094] 图3f、3g和3h示出CiFET操作性建模、自偏置示意图以及其中所用符号;

[0095] 图3i示出现有技术的“或非”门的物理布局;

[0096] 图3j (I)、3j (2)和3j (3)示出本发明的CiFET的物理布局、对应的示意图以及对应 的符号;

[0097] 图3k示出使用Fin场效应晶体管技术的本发明的CiFET的物理布局;

[0098]图4a示出本发明的3级补偿CiFET放大器(或CiAmp)晶体管的示意图;

[0099] 图4b到4d是本发明的3级CiAmp的频域和电源依赖性图示的代表性性能绘图;

[0100] 图4e到4g是本发明的3级前馈补偿CiAmp的频域性能和电源依赖性的代表性性能 绘图/图示;

[0101] 图4h示出现有技术的环形振荡器的示意图;

[0102] 图4i示出现有技术的反相器的米勒(Miller)效应的概念性米勒电容;

[0103] 图4j示出的示意图示出通过本发明的CiFET增强的米勒电容;

[01 04]图4k示出表示根据本发明的3级前馈Ci Amp电路的不同获取时间对比电源电压的 图;

[0105] 图4m是根据本发明的3级CiAmp的功率图;

[0106] 图5a示出图4a的3级前馈Cii^ET放大器的瞬态响应性能,其示出精确的峰-峰(P-P) ± 1.000000伏大信号的转换和稳定性能,其中四个插入图将环出稳定放大了 1,000,000倍 (1μν目标窗口)以展示模拟放大器精确到20位;

[0107] 图5b示出本发明的3级前馈CiFET放大器(如图4a中所示)的微小信号响应@±1微 伏P-P,其类似于图5a中所示的波形,具有相同的时间标度,不同之处在于输入振幅小100万 倍以在6个十倍的动态范围内进行充分描绘;

[0108] 图5C和5d示出3级CiFET放大器(如图4a中所示,具有前馈)的增益和功耗,其中复 合放大器电压增益用于图5a的±1伏p-p阶跃输入;

[0109] 图6a⑴和6a⑵示出本发明的多级CiAmp的其它优选实施例的示意图;

[0110] 图6b示出本发明的全差分CiFET复制式OpAmp的优选实施例的示意图;

[0111]图6c示出本发明的连续全差分双复制式CiFET OpAmp的另一优选实施例的示意 图;以及

[0112] 图6d示出本发明的采用电容反馈的2倍精度全差分CiFET采样保持复制式OpAmp的 优选实施例的示意图;

[0113] 图6e示出先断后合开关控制信号产生电路的优选实施例的示意图;

[01M]图6f示出本发明的使用CiAmp的采样保持电压放大器的示意图;

[0115] 图6g示出本发明的使用CiAmp的相关双样本偏移和噪声校正后的OpAmp的另一优 选实施例的示意图;

[0116] 图6h示出本发明的使用复制式CiAmp、具有连续输出的相关双样本偏移和噪声校 正后的运算放大器的优选实施例的示意图;

[0117] 图6i示出本发明的使用CiAmp、具有V2大小电压减量能力的紧凑型2倍采样保持放 大器的优选实施例的示意图;

[0118] 图6 j示出本发明的使用CiAmp、具有包含V2大小电压减量能力的2倍增益的紧凑型 模/数转换器(ADC)的一位片的优选实施例的示意图;

[0119] 图6k示出本发明的使用复制式CiAmp、具有包含1A大小电压增大能力的2倍增益的 高精度全差分模/数转换器(ADC)的一位片的优选实施例的示意图;

[0120] 图6m示出根据本发明的使用复制式CiAmp、包含V2大小电压增大能力的高精度全 差分数/模转换器(DAC)(具有V2增益)的一位片的优选实施例的示意图;

[0121] 图6n示出根据本发明的使用CiAmp、包含1A大小电压增大能力的紧凑型DAC (具 有1A增益)的一位片的优选实施例的示意图;

[0122] 图6p示出现有技术的锁存电压比较器的示意图;

[0123] 图6q示出根据本发明的具有改进的增益、分辨率和信噪比性能的基于CiFET放大 器的锁存比较器的优选实施例的示意图;

[0124] 图6r示出本发明的使用C iFET的电容式AC前馈电路的示意图;

[0125]图6s示出图6r中所示的电路的功能框图;以及

[0126] 图6t示出根据本发明的电容式iPort锁存器前馈电路的示意图。

具体实施方式

[0127] MOS结构在本文中称为ΠΈΤ,其中字母“i”是指电流并且“FET”是指场效应晶体管, MOS结构是本发明的若干高性能和新颖设计的实现要素。本发明基于将直接连接添加到场 效应晶体管(或FET)沟道中的中间点,且基于认识到:这是个低阻抗端口(电流端口,或本文 中称为“iPort”),其在低饱和电压下为双向电流宿/源中间沟道提供极低输入阻抗,且另外 连接相反“导电类型”(P型和N型)的互反iFET对,所述互反ΠΈΤ对互连以利用其互补性质来 作为一组且对称地操作以在电源之间的中间点附近进行自偏置。另外,可以调节iFET的第 一和第二沟道的相对强度(阈值选择、相对大小和掺杂分布),以调整本发明的此类互补 ΠΈΤ (或CiroT)复合装置的增益、速度、静态电流和输入阻抗。

[0128] 所述iFET利用其iPort对补偿问题提供了不寻常且非预期的解决方案,然后继续 为其它旧的问题提供新的或替代的解决方案,超出了行业的预期。以“弱反型”操作电路的 优点早已为人所知,但也存在着问题。CiFET使电路能够利用“弱反型”中可获得的高增益和 更宽动态范围,而不会损失优越的速度性能。CiFET复合装置提供了标准的有源IC增益装 置,它比普通的模拟MOSET更先进,使得数字IC具备模拟功能。这并非折衷方案。

[0129] 以下列出基于CiFET的电路的一些不寻常方面,包含但不限于:

[0130]

Figure CN108141181AD00231

在低电源电压下操作;

[0131]

Figure CN108141181AD00232

—高增益;

[0132]

Figure CN108141181AD00233

极其线性;

[0133]

Figure CN108141181AD00234

极高速(宽带);

[0134]

Figure CN108141181AD00235

自偏置;

[0135]

Figure CN108141181AD00236

—低噪声;

[0136]

Figure CN108141181AD00237

快速恢复(DC);

[0137]

Figure CN108141181AD00238

使用所有数字部分和处理;

[0138]

Figure CN108141181AD00239

'iPort对电荷(自然界中的事物是基于电荷的)而不是电阻两端的电压作出响 应;以及

[0139]

Figure CN108141181AD002310

iPort具有广泛的动态范围,在开环中具有恒定增益。

[0140] 参考图2a和2b,根据本发明的优选实施例,提供电流FET (或iFET) 200,其由衬底 26a或26b、源极端子24a或24b以及漏极端子29a或29b组成,在衬底26a或26b上在所述源极 端子与所述漏极端子之间分别界定两个沟道23a和25a或23b和25b,通常第一个(源极沟道 23a或23b)连接到电源(未示出),而第二个(漏极沟道25a或25b)连接到负载(未示出)。衬底 26a或26b是N型或P型。如图2a和2b中所示,两个沟道,即分别为源极沟道23a和漏极沟道25a 或源极沟道23b和漏极沟道25b,在iPort控制端子21a或21b处彼此连接,并且沟道23a和25a 或23b和25b分别共享共用栅极控制端子27a或27b。这种配置意味着ΠΈΤ 200具有超过一个 控制输入端子。

[0141] 栅极控制端子27a或27b的操作类似于常规MOSFET绝缘栅,但具有其高输入阻抗和 特有的跨导(gm)传递函数。对于小信号MOSroT晶体管,(gm)的典型值是每个1至30毫西门子 (1毫西门子= l/lK-〇hm),毫西门子是跨导的计量单位。

[0142] iPort控制端子21a或21b相对于源极端子24a或24b来说阻抗较低,且具有看起来 更像双极晶体管的beta 〇3)的传递函数,但实际上是跨阻(或rm),或更笼统地说,尤其在高 频率下,是以K-ohm计量的跨阻抗,其中输出电压由输入电流得出。取决于CiFET的沟道大小 比率,小信号ΠΈΤ晶体管200的典型电阻值(或rm的值)为从IK Ω至4ΜΩ,这是跨阻的计量单 位。电流输入到电压输出(跨阻抗)是以下确证的基础:即ΙμΑ的输入将在大信号电平下产生 IOOmV的输出(或100,000:1的增益),或ΙμΑ的输入将在低噪声放大器(或LNA)中产生100纳 伏的输出(或100,〇〇〇:1的增益)(这两个结果都来自同一电路且在此动态范围内为线性的)

[0143] 在模拟时使用同一电路,已显示这些值对于具有1皮安到10微安的输入值的单个 最小尺寸的iFET来说仍然正确。在180nm的CMOS构造中,本底噪声将测量值限制在约10皮安 以下。ΠΈΤ可以用不同的长度和宽度比例来构造,具有可预见的极不同结果。

[0144] 以图2b的高度电离过饱和模式操作的iFET 200的源极沟道23b的“弱反型”特性的 结果是与现有技术水平设计不同的高增益、不寻常或出人意料的结果。

[0145] 此过饱和源极沟道23b中的速度不受载流子沿着沟道23b的渡越时间限制,而有源 沟道中的高浓度的电离电荷载流子仅须在电荷借助于iPort控制端子21b添加到沟道23b或 从沟道23b去除时略微推动周围的电荷,从而产生在MOSFET以反型操作时实现的指数关系 所界定的扩散电流。这与导致电荷渡越沟道的电场形成对比,电场是栅极控制电压的平方 律函数。在此配置中,速度比由相同的基本晶体管构建且不受像双极晶体管那样具有较高 增益的“弱反型”级影响的逻辑要快。相较于双极晶体管,控制电流可进入或离开iPort控制 端子21b以及在没有iPort电流的情况下进行操作,这有利于创建自偏置操作点。

[0146] 自偏置操作点有助于实现较低噪声。这里漏极端子29a或29b处的电位与栅极控制 端子27a或27b处的电位相同,从而大大减少了常规模拟电路设计中存在的夹断效应。

[0147] 由于源极沟道23a/23b和漏极沟道25a/25b上的共栅极连接,ΠΈΤ 200对源极端子 24a/24b或源极沟道23a/23b的栅极控制端子27a/27b (或GS)施加高于预期的电压。此高于 预期的电压促成厚得多且深得多的(更低电阻、高度电离的)导电层,从而使大多数载流子 能避开晶格表面中的阱,因此噪声低得多,类似于结型场效应晶体管(或j-FET)导电沟道位 于表面以下那样的方式。

[0148] 跨阻(rm)是跨导(gm)的“对偶”。当查询跨阻时,大多数参考资料都是有关电感器和 电容器,这表明ΠΈΤ可能适用于合成电感器。

[0149] iFET的工作原理如下:低噪声放大器需要低阻抗沟道。低阻抗沟道的电压增益低 但电流增益高。为了建立电压增益,需要有第二级作为电流电压转换器操作。级联对提供此 配置。级联对的偏置要求排除了其在低压下的使用,除非找到解决偏置问题的方法。iFET通 过互补对的自偏置提供了解决这个问题的方法。沟道的阻抗可以设计为适应驱动其的特定 信号源的阻抗(见后文有关比率的章节)。

[0150] 关于FET,在一般情况下,载流子通过栅极场附着到表面,低栅极电压在沟道上形 成薄表面层(发生导电性的地方),而较高栅极电压形成较厚底层。薄层载流子被不均匀表 面缺陷阻挡,从而产生电噪声,而较厚层的载流子则在表面之下找到一条更平滑的路径,从 而减少了整体电噪声。这表示较高栅极电压能降低噪声。

[0151] 参考图2b,在iFET 200中,由栅极控制端子27b上的栅极电压Vg形成的电场致使载 流子从衬底26b上升到源极沟道23b区中,从而将半导体材料转变为每体积具有相对大量的 载流子或处于饱和态的导体,由此建立一定程度的导电性。

[0152] 引入到iPort控制端子21b中的注入电流Iinj增加了在源极沟道23b上及在源极沟 道23b中的扩散电荷(每体积的载流子数),因此使源极沟道23b更具导电性。导电性变化的 速率是指数性的,类似于在“弱反型”所发现的那样。导电性变化的此指数速率是由沿源极 沟道23b的低压梯度(源极端子24b到iPort控制端子21b电压梯度)引起的。

[0153] 源极沟道23b的电荷与栅极电压27b之间的iFET指数关系能实现对数功能性,其中 两个对数函数的加法相当于乘法。反向的反对数操作或反向指数操作通过相反的互补iFET 沟道恢复模拟输出。这种指数关系可以用于各种低噪声放大器应用。指数关系还促成这些 ΠΈΤ电路的更宽动态范围。

[0154] 再次参考图2a中的源极区,从栅极控制端子27a或/和iPort控制端子21a去除电荷 (每体积的载流子数)使源极沟道23a中的半导体材料的导电性降低。就此而言,iPort控制 端子21a到源极端子24a的连接以类似于双极晶体管的基极区的方式操作(其是指数性的): 至IJiPort控制端子21a的控制电流越多,装置导电性(gm)就越高。

[0155] 图2a的iFET 200的漏极沟道25a的操作更类似于常规FET,类似之处在于,漏极沟 道25a的厚度在iPort控制端子21a附近更大(与源极沟道23a厚度相同),且随着漏极沟道延 伸到漏极端子29a周围的扩散区而逐渐减小(漏极沟道25a与栅极控制端子27a之间减小的 电压差使场减小),从而形成由栅极电压Vg设定的晶体管的输出电阻。较低漏极电SVg (接近 栅极上存在的电压)能减小漏极沟道输出电阻(漏极扩散处的较厚沟道)。连同较厚导电层, 此较低漏极沟道电阻能产生较低噪声和高输出驱动能力,从而以厚导电层提供的低阻抗驱 动在漏极29a处形成所要漏极电压。

[0156] ΠΈΤ 200源极区域24a周围在低电压下操作的扩散区具有较低电压增益但它也具 有低噪声。由于漏极电压与栅极电压Vg相同,因此在较高电压下操作的围绕漏极端子29a的 扩散区提供所要电压增益同时造成的噪声最小。这种电压相等是由独特的偏置构造所产 生,下文将对其进行阐述。

[0157]图2b进一步示出根据本发明的iFET沟道电荷分布,而在图2c中图示在无iPort注 入电流的情况下所述电荷分布的操作点或iFET的特性,其中将漏极沟道25b处不具有输入 电流的源极沟道电流电平24c和电压电平25c施加于iPort控制端子21b。斜率26c表示漏极 沟道25b及其跨阻^,而斜率23c是针对过饱和的源极沟道23b和iPort输入电阻Rin。图2d示 出在具有iPort注入电流的情况下iFET的V-I特征,其中斜率26d表示漏极沟道25b及其跨阻 rm,而斜率23d是针对过饱和的源极沟道23b和iPort输入电阻Rin。应注意少量iPort电流21d 如何极大地干扰漏极沟道输出电压Vciut 25d。如可见,Vciut可以几乎达到全电力供应(Vdd)。这 是MOS装置的正常压控电流源使用的逆向或对偶表示,其中较大的漏极到源极电压变化使 得在饱和期间漏极电流中的变化最小,如图2d中所示。这使得模拟IC设计者能够了解iFET 作为放大器的有用性,其不需要通常大型、笨重的用于所需跨导的模拟平面晶体管来获得 增益。相反,电流控制的电压源配置中的NiFET使用跨阻以将基于MOS的装置的增益提升到 新的高度。

[0158] 非反相性质

[0159] 关于iPort控制端子,在N沟道和P沟道这两种装置的情况下,进入iPort控制端子 的正电流取代将通过漏极沟道进入的等效电流,从而使漏极(输出)连接在正电压方向上移 动,由此形成iPort输入的非反相性质。

[0160] iPort还用作电流反相器而不是常规电流镜。令人关注的是,与其它半导体装置不 同,可以从iPort提取负电流,从而导致在负方向上的漏极(输出)移位。零输入电流同样有 效。

[0161] 适当偏置

[0162] iFET 200 (如图2b中所示)具有连接在一起的两个栅极并且需要对栅极的适当偏 置电压来建立所要操作点。

[0163] 对称性

[0164] P沟道装置可以与其N沟道对应部分类似的方式构造和运行。

[0165] 应强调的是,虽然栅极输入相对于漏极是反相的,但是iPort并不是反相的。

[0166] CiFET放大器是基本的数字中模拟构建块:

[0167] 虽然单个iFET就其自身而言具有受关注的特征,但是互补的一对iFET (或CiFET) 被证明更为有利。将相反半导体类型的iFET用作负载装置能方便为相反的iFET提供其偏 置,而且还具有使MOSFET操作固有的非线性相抵(线性化)的优点。例如,源极沟道的过饱和 操作的高增益指数特征在极宽的动态范围内线性化。

[0168] 由此产生的互补装置(具有开创性的CiroT单元)可以认为是最有可能的功率增益 的带宽MOSFET放大器级。例如,观察任一 iPort,过饱和源极沟道输入阻抗是相对低值的恒 定电阻。这将任何输入电流转换成小的输入电压,其计算出通过高值rm跨阻实施的极高压 增益传递函数。另外,过饱和源极沟道的亚表面操作可以在对于任何MOS装置可能的最低噪 声下操作。为了低噪声,漏极沟道还最大限度地在其表面缺陷下方进行操作。总的来说,这 一切都是关于信噪比。

[0169] 图3a展示了开创性的CiFET符号且图3b和3c示出了图解类似的物理布局抽象图; 图3d示出了三(3)维透视图且图3e示出了图3d中的截面AA的横截面视图;以及图3f和3g示 出了本发明的CiFET装置的iPort控制端子行为模型、本发明的互补的一对iFET的自偏置示 意图以及其对应的符号,其在高增益、高精度、小尺度、模拟原始构建块方面是对现有技术 水平的彻底改进。互补对iFET完全由逻辑组件构建,没有模拟扩展,但实现了比例缩放和便 携性。覆盖面和每增益/带宽的功耗大幅度小于现有技术水平,同时保持了优良的噪声性 能。

[0170] 参考图3a,互补对iFET (或CiFET) 300包括P型iFET (或PiFET) 301 和N型iFET (或 NiFET) 302,包括同时连接到PiFET 301的栅极控制端子37p和NiFET 302的栅极控制端子 37η的输入端子30a,用作共用栅极端子30a<XiFET 300接收功率,即电源-和电源+,其中 Power-连接到NiFET 302的源极端子且Power+连接到PiFET 301的源极端子。PiFET 301和 NiFET 302中的每一个包括用于接收注入电流的iPort控制端子(31a和32a) AiFET 301和 ΝΠΈΤ 302的漏极端子组合提供输出39a。

[0171] 图3b扩展了图3a的CiFET 300的PiFET和NiFET装置301和302,使其视觉上与图3c 的物理布局抽象图相关。

[0172] 参考图3c,CiFET 300包括PiFET 301和NiFET 302,沿着其中示出的阱边界WBjn 镜像地布置在衬底上(或分别在体B+和B-上);PiFET 301包括源极端子S+、漏极端子D+和 iPort控制端子Pi,界定源极端子S+与iPort控制端子Pi扩散区32c之间的源极+沟道34c,以 及漏极端子D+与iPort控制端子Pi扩散区32c之间的漏极沟道36c JiroT 302包括源极端子 S-、漏极端子D-和iPort控制端子Ni,界定源极端子S-与iPort控制端子Ni扩散区31c之间的 源极-沟道33c,以及漏极端子D-与iPort控制端子Ni扩散区31c之间的漏极沟道35C<XiFET 300进一步包括在源极+沟道34c、漏极+沟道36c、源极-沟道33c和漏极-沟道35c上的共用栅 极端子30c。因此,共用栅极端子30c电容式耦合到沟道34c、36c、35c和33c 〇

[0173] 图3d是图3c的CiFET物理布局的三维图示并且图3e是图3d的横截面AA。对应的精 确数字关联图3a、3b、3c、3d、3e、3f和3g中的每一个图之间的相同特征,其中相同特征由附 加图字母编号的参考标号表示。图3h示出本发明的CiFET装置的符号图。图3d和3e进一步指 出对于偏置的CiFET存在的有源沟道电荷传导区域34d、34e、36d、36e、33d、33e、35c^P35e, 所述偏置的CiFET的栅极电压约为S+和S-端子上的栅极电压之间的差的一半。

[0174] 在许多模拟电路中,偏置是一个问题。如图3g中所示使用iFET互补对(31g和32g) 允许它们“自偏置”(38g),由此消除漂移问题,另外,放大器在其操作曲线上找到最大增益 点。

[0175] 在如图3f^/f示的“行为模型”中,iPort控制端子NiPort 33f和PiPort 34f处的电 流通过跨阻(rm)转换为电压,其值决定增益。为消除漂移问题,提供到V«K30f的自偏置路径 38f。此“跨阻”(rm)是由“漏极沟道”与“源极沟道”强度的比率确定的,并且在整个操作范围 内保持恒定。这里iFET操作是源自源极和漏极沟道中不同的电流密度,这类似于通过单个 晶体管和相同晶体管的多个实例的并行组合来运行相同电流值而产生参考电压的带隙方 法的对偶方法。模拟结果表明,此电阻(rm)通常在IK Ω至4ΜΩ的范围内,典型值为100K Ω, 由相对沟道大小决定。rm是gm的对偶。

[0176] 输出(Vciut 39f)是低阻抗的源极跟随器共用栅极FET配置,其可以用必要的电流输 出其电压以驱动后续电路。

[0177] iPort输入是恒定的低阻端(与有关,但要低得多),具有偏移其相应电源轨约 ImV至IjlOOmV的恒定偏移电压CTAT Ref、PTAT Ref。此偏移电压是由“漏极沟道”与“源极沟 道”强度的比率确定的“带隙”参考。

[0178] 标准CiFET复合装置单元可以物理方式构造和实例化,就像用于设计模拟的逻辑 单元。正常情况下,这是唯一需要的有源电路组件。就像晶体管一样,但是CiroT单元完成有 源组件所需的一切。

[0179] 接着如何产生适当的偏置电压?产生偏置电压的最简单的方式是将iFET用作互补 对NiFET 31g和ΡΠΈΤ 32g,从而形成如图3g中所示的反相装置,且接着使用输出39g向输入 30g提供负反馈38g<XiFET复合装置将在电源之间的某一点处“自偏置”,在所述点处增益最 大化,且速度或转换速率对于大部分快速变化保持平衡。在此自偏置电压点,通过互补的 iFET装置31g和32g两者的电流完全相等,除了进入NiFET(31g)漏极之外不存在针对PiFET (32g)漏极的其它DC电流路径,由此对于此电流的相等性(或导电性)形成特定栅极电压。另 夕卜,由于iFET 3Ig和32g均具有相同的电流,因此上拉能力恰好等于下拉能力,这界定了最 大转换速率偏置点。接着iPort控制端子NiP〇rt33g和PiPort 34g处的电流通过跨阻(rm) (未示出)转换为电压,其值决定了增益。

[0180] 由于互补对ΠΈΤ 31g和32g是自偏置的,因此对于操作环境中的变化,任何参数因 子都是自动补偿的。由于IC上的相邻部分之间的固有匹配,因此偏置发生器可以用于使附 近的其它iFET偏置。实时自偏置电路校正参数变化(呈各种形式)。

[0181] 本发明的反相器中的晶体管中的每一个充当其互补物的“动态”负载,从而使栅极 电压明显高于模拟电路栅极的传统偏置点。在互补iFET复合装置的栅极电压高于正常栅极 电压的情况下,源极导电沟道较深,从而产生较低噪声。

[0182] 传统模拟电路中的主要噪声源与“夹断”相关。以与栅极相同的电压(零差分)使漏 极(或输出)偏置,这使漏极导电沟道能避免模拟电路中通常遇到的沟道夹断(浅沟道)现 象。另一种阐述方式是:随着漏极接近其最大设计电压,晶体管变得越发嘈杂,自偏置反相 器以最大设计电压的一半左右来操作其晶体管,且栅极处于与漏极相同的电压(零差分), 因此自偏置反相器安静了许多。

[0183] CiFET放大器的操作与用电流镜进行加载的常规模拟放大器的操作不同,不同之 处在于:

[0184] “源极”沟道从源极端子到iPort控制端子具有极其小(〜IOOmv)的电压,同时“栅 极端子”处于〜VWes。这使得iFET源极沟道进入“过饱和”状态,这种状态类似于弱反型,但 具有较高栅极过驱动。栅极过驱动产生异常厚的导电层以及较低的源极到iPort电压,从而 导致导电层沿沟道一直保持较厚。注意图Ie中的导电沟道IOs与图2b中的导电沟道23b之间 的厚度差。

[0185] “漏极”沟道25b在其漏极端子29b处于〜V2Vmax的情况下进行操作,从而大大减少 夹断(和DIBBL)效应。这种夹断减少的状态通过“栅极端子”在〜V2V_ (与〜V2V最大相同) 下进行操作而进一步增强,这意味着在漏极29b与栅极27b之间不存在电位差。

[0186] CiFET复合装置的另一个重要方面是其电流输入,所述电流输入使其能从寄生电 容的速度覆盖效应中解脱出来。

[0187] 这种细微而重要的差异是使弱反型产生作用并使互补的iFET放大器具有优良的 低噪声、更广泛动态范围和速度优势的一个支持特征。

[0188] 相较于等效双极电路,MOSFET并不能形成特别好的放大器。其增益有限、嘈杂、而 且其高阻抗使其变慢。

[0189] 双极差分放大器发展到了输入偏移量相当好的程度,但CMOS的发展实际上并没有 出现一样好的成果。

[0190] 长期以来,已知晓从丛弱反型操作的CMOS可以获得优良的性能,但因不实用的低 电流所致的由高阻抗引起的复杂情况会妨碍利用弱反型中所见的优良增益(相当于双极晶 体管的优良增益)、动态范围(超过双极晶体管的动态范围)以及对数性能(允许几十倍放 大)。由于弱反型,CiFET将结型ΪΈΤ中所见的深沟道中的多数载流子的噪声优势带入MOSFET 中。

[0191] 在处于弱反型的MOSFET通过增加电流源负载而呈现对数传递函数时,相同的 MOSFET通过增加反对数负载而消除非线性,从而产生完全线性传递函数。所述CiFET放大器 是此类电路,即:对数输入、反对数负载、完全线性、宽广动态范围、低噪声。低噪声是偏置的 结果,其中源极沟道栅极电位极高,而跨越源极沟道自身的电位维持在接近零伏处。漏极沟 道是电平移位器,在输出处递送高幅度信号摆幅时维持源极沟道上的极低电压。

[0192] 以闭环样本数据块实施的CiroT放大器因其“飞跨电容器”输入而在输入偏移方面 呈现近似完美的性能。以开环实施的CiFET放大器即使是在存在高电平背景的情况下也能 呈现出乎意料的灵敏度等级(增益>100万),这是由最大动态范围所致。

[0193] 图3i、3j (1)和3k示出N0R2物理布局与Cii7ET物理布局之间的对比。具体地说,图3i 示出具有对应符号的N0R2装置的物理布局。图3j⑴示出开创性CiFET的物理布局,图3j (2) 示出其对应的示意图,图3 j (3)示出其对应的符号,且图3k示出本发明的iFET互补对(相当 于图3j⑶中所示的CiroT符号)的FinroT的物理布局。

[0194] 在图3i、3j(l)和3k的布局抽象图中,添加金属层(未示出)以将其源极/漏极扩散 接触点(小正方形)连接在一起。即,例如,在图3 j (1)中,漏极端子pout和nout互连,一个 iPort Ni连接到NiFET 30η上的另一个iPort Ni,且一个iPort Pi连接到PiFET 30p上的其 它iPort Pi。并联沟道按需要用于增大的总沟道宽度。

[0195] 参考图3j (1),布局30 j包含针对PiFET 30p和NiFET 30η的布局,PiFET 30p包含 iPort Pi、漏极端子pout和源极端子pst。源极沟道ps形成于iPort Pi与源极端子pst之间, 并且漏极沟道pdl和pd2形成于漏极端子pout与iPort端子Pi之间。以类似方式,NiFET 30η 包含iPort Ni、漏极端子nout和源极端子nst。源极沟道ns形成于iPort ni与源极端子nst 之间,并且漏极沟道ndl和nd2形成于漏极端子nout与iPort端子Ni之间。

[0196] 参考图3k,布局30k包含针对PiFET 30’p和NiFET 30’n的布局,PiFET 30’p包含 iPort P ’ i、漏极端子p ’ out和源极端子p ’ st。源极沟道p ’ s形成于iPort P ’ i与源极端子p ’ 81:之间,并且漏极沟道口’(1134’(1113和口’(11〇;以及口’(1234’(1213和口’(12〇形成于漏极端子卩’ out与iPort端子P ’ i之间。以类似方式,NiFET 30 ’η包含iPort N’ i、漏极端子η ’ out和源极 端子η ’ st。源极沟道η ’ si和η ’ s2形成于iPort η ’ i与源极端子η ’ st之间,且漏极沟道η’dl和 η’d2形成于漏极端子η’out与iPort端子Ν’ i之间。

[0197] 利用掺杂分布和配比:

[0198] 传统上,工程师已经避免在模拟配置中使用数字逻辑,因为这被认为具有不可接 受的非线性且难以进行偏置。数字逻辑还会为了紧凑性而牺牲驱动对称性。通过适当的装 置配比(〜3: lp:η宽度)恢复对称性会提高线性度、增大抗噪声度且最大化动态范围。自偏 置解决了偏置问题。

[0199] 图Iq描绘饱和态的MOS晶体管结构的基本符号和3维视图。此处示出通用平面 M0SFET,其具有惯用的模拟应用中所用的典型较长/较宽沟道。所示ΪΈΤ符号和结构适用于η 型或P型平面晶体管,所述晶体管视需要可进一步有关于且适用于包裹栅极finroT结构。应 注意,FET具有四个端口,包含栅极(g) 17q、漏极⑹19q、源极(s) 14q和体⑹16q。通常,电压 作为输入施加于高电阻栅极端口 17q,而电压或电流可施加于物理上类似(且可互换)的漏 极19q和源极端口 14q。块体/体端口 16q—般附接到最低(或低)电压电位以用于η型ΪΈΤ且附 接到最高(或高)电压电势以用于P型FET,从而控制/防止块体-源极结的正向偏置且给出相 对于电源电压来说最低的Vgs以供正常操作(尽管存在例外以及块体的特殊用法,但这将不 在此处论述)。另外,在图Iq中示出平面3维MOSFET结构,其具有常用于模拟电路的较宽宽度 W和较长长度L以及夹断饱和区中的沟道。

[0200] 为了维持较高固有增益,MOSFET需要较高输出阻抗。这通过高r。= Rciut所必要的较 长沟道长度获得。由于&amp;与MOSroT的W/L比率成正比,为了在沟道较长时保持gm较高,沟道还 必须成比例地更宽。此处增益为-gmRL/Rcmt。随着IC工艺收缩,gm增大,但1?_减小更快,从而 阻止了短沟道长度用于模拟。这就是最新双数字CMOS技术中虽然IC工艺收缩但模拟晶体管 并不相应缩放的原因。另外,应注意,模拟沟道电流在栅极下的表面附近行进,表面缺陷载 流子陷阱在此处形成特有的MOSroT Ι/f噪声。

[0201] 图Ir示出现有技术的鳍式场效应晶体管(FinFET)阵列的物理布局平面图。源极 Hr和漏极19r堆叠且形成鳍,且栅极17r阵列安置在其间以形成FinFET 12r。图Is中示出图 Ir中的圆形Z的放大图,其示出FinroT 12r的一个现有技术三⑶维透视图。

[0202] 图11示出表示现有技术的nMOS晶体管的固有增益比例的绘图。可以看出,nMOS晶 体管的固有增益的不断减少警告模拟设计师在其试图按比例缩放可在65nm或90nm下有效 地执行14nm CMOS工艺的放大器的设计时将面对的困难,其将很有可能失败。因此,必须探 索不同于常规程序的其它方法,以便找到切实可行策略以在较新超深亚-ym CMOS技术中驾 驭固有晶体管增益。

[0203] FinFET具有短纳米尺度的沟道长度,其增大8„的同时降低裸场效应晶体管的漏极 输出电阻。更高gm提供对沟道电导的更好控制,但漏极极为接近源极使得它们彼此交互,从 而使输出电阻变低。这使处于纳米尺度维度的MOSFET产生较低固有增益。相反,CiFET是低 输出电阻装置且在深度缩放的情况下有改进。

[0204] 根据本发明的优选实施例,噪声指数可通过适当配比而在前端放大器上特别优 化。在不修改可用IC工艺(无模拟扩展)的情况下,可通过修改源极和漏极沟道的组合和相 对强度来增强iFET的电特性。存在若干方法来实现此优化(调整长度、宽度和阈值等等)。

[0205] 几乎任何源极和漏极沟道大小将形成有作用的iFET,但取决于目标,改变个别 iFET沟道的相对和累计大小会提高iFET性能。

[0206] 在根本上:

[0207]

Figure CN108141181AD00301

利用与漏极沟道相比较低电流密度(较宽)的源极沟道来实现较低iPort阻抗。

[0208]

Figure CN108141181AD00302

通过与源极沟道相比较高电阻(较长)的漏极沟道来获得较高电压增益,这使得 较高输出阻抗短暂通过漏极端子(WET电压增益=漏极沟道电阻/源极沟道电阻)。

[0209]

Figure CN108141181AD00303

功率与速度的协调通过用于使无功电流穿过互补iFET放大器的所有沟道强度 的累计总和来控制。这样建立输出转换率(或输出驱动能力)。

[0210] 更清楚些说,iFET沟道的强度随着个别沟道宽度和长度以及其阈值而变。每个 iFET沟道可具有个别选定的大小和/或与另一沟道具有阈值关系。

[0211] 图2e示出本发明的iFET装置的各种惯例/符号。示出代表PiFET的符号22g和24g以 及代表ΝΠΈΤ的符号21g和23g。例如,NiFET 21g或23g表示具有如先前所描述的较长源极沟 道的η型iFET (或NiFET),且因此,如可见,示出NiPort靠近漏极。装置21g的实例大小可以 是:针对1/4的iFET比率,对于漏极沟道为2XWmin/Lmin,而对于源极沟道为Wmin/2XLmin。这种 NiFET将允许更高的输入iPort电阻用于更高增益的使用,这对于电压输入放大器应用非常 有利。类似地,示出PiFET 22g或24g具有也靠近漏极漏极的PiPort,这表示较长的源极沟 道。

[0212]虽然为了极快响应和高准确度,iFET放大器可以构造有确实能在输出处提供充分 电流的最小尺寸装置,但仍必须小心以使得互补iFET放大器不传送过多电流,以免出现机 械故障。物理布局需要足够触点和金属用于所需的DC和瞬态电流。

[0213] 噪声优势:

[0214] 最终,归结为信噪比。超深亚ymIC工艺中的低电源电压要求将最大信号摆幅限制 于比大多数模拟设计者所习惯的小得多的数值。因此在较小信号的情况下,噪声必须同等 地小以便维持所要的信噪比。减小噪声问题势在必行。本iFET放大器技术不仅按需要将噪 声减小一定量,而且还表现得远超乎期望,从而呈现超安静前端。

[0215] 源极沟道中的Ι/f噪声被减小,因为自偏置方案在源极沟道的栅极上提供较高场 强度,从而迫使沟道中的载流子在表面下方起作用,在表面下方存在比沿着晶格缺陷干扰 的表面更通畅的路径(更少障碍)。

[0216] 漏极沟道中的Ι/f噪声也较低。与常规模拟设计不同,栅极如同漏极一样在电源轨 之间的中间点处自偏置,而iPort在电源轨〜100毫伏内。在使用沿着漏极沟道的高电场并 且栅极电压等于漏极端子电压的情况下,载流子被限于主要在沟道表面下方流动。这使漏 极沟道免于夹断情况,而在夹断情况下会产生不合需要的Ι/f噪声。

[0217] 因为自偏置配置使互补对处于其最低沟道电阻操作点,所以电阻器噪声得以减 小。电阻由导体中的载流子与周围原子之间的碰撞产生。电阻越低,碰撞越少。

[0218] 对于高频率电路,宽带噪声(白噪声)在高增益方面将始终是个问题。虽然常规设 计调整栅极电压以确立合适的操作点,但本发明的设计在最优点(“最有效点”)处确立栅极 电压,然后调整负载以确立所要操作点。这种方法建立较高静态电流,其中(出于上文解释 的原因)较高电流密度电路具有较低宽带噪声。

[0219]本发明的互补iFET电路中存在高共模电源抑制。信号参照中间点而非参照电源轨 中的一个(类似于具有其“虚拟”接地的运放)。电源噪声从一个轨到另一轨,相对于彼此相 等且反相;由此在中间点周围抵消。

[0220] 接地-环路噪声得以减弱,因为电路接地是“虚拟”的(就如许多op-amp电路中一 样)而非作为一个或另一电源连接件的接地。…在闭环情况下,采用“飞跨电容器”(或“输入 电压采样电容器”)。在“飞跨电容器”的情况下,各级之间不存在直接电连接,因此不存在共 用接地;虚拟或其它方式。对“差分去耦”(飞跨电容器)的使用提供各级之间类似变压器的 隔离,且集成电路元件紧凑。

[0221] 来自“寄生感应串扰”的耦合噪声增大达信号幅度的平方倍。按系数100:1 (平方律 效应),1伏信号情况下的非既定电容耦合会产生比IOOmV信号的情况多很多的麻烦。模拟区 段中采用的小电压信号大体上会减小这种电容耦合干扰。按照定义,附近数字信号将是高 幅度(轨对轨)。良好的布局实践仍是对这种数字噪声源的最佳防御。

[0222] 额外优势:

[0223] 存在多个额外优势。举例来说,对iPort的双向控制意味着电流可以流入以及流出 此连接;两个方向均对整个沟道电流具有显著控制效果。所述iPort具有比栅极多约五(5) 个数量级的动态控制范围。

[0224] 本发明的iFET产生比使用相同的MOS装置的逻辑显著更快的模拟结构。这种速度 提高归因于以下事实:互补结构在其自然自偏置点处,电源之间的中间位置,体现其最大增 益(和最高静态电流)。

[0225] 由于iPort电压并未显著改变,其不受周围的寄生效应的R/C时间常数效应影响, 因此iPort (电流)输入响应得比栅极(电压)输入更快。

[0226] 由于在本发明的CiFET复合装置的大多数应用中,输出电压(漏极连接点)并未极 大地变化,因此使得输出不受周围寄生效应的R/C时间常数效应的影响。此处,逻辑信号比 模拟慢,因为逻辑信号必须从轨摆动到轨。

[0227] 在以模拟模式操作的CiroT复合装置中避免了漏极感应势垒降低或(DIBL)阈值减 小。当增益和阈值电压较重要时,漏极以电源电压的大约一半进行操作,由此消除DIBL效应 活跃的较高漏极电压。

[0228] 图4a示出本发明的优选实施例的三(3)级电压放大器,包含CiFET的第一对P50a (NiFET Q51a和PiFET Q52a)、第二对P50b (NiFET Q51b和PiFET Q52b)、第三对P50c (NiFET Q51c和PiFET Q52c),其串联连接,如图所示,在其中后一对的输入从前一对的输出。多级放 大器600的输入连接到CiroT的第一对Q51a和Q52a的输入50a,所述输入50a又连接到其栅极 端口,CiFET的第一对Q51a和Q52a的漏极连接到第二对P50b的NiFET Q51b和PiFET Q52b的 输入50b;接着第二对P50b的Q51b和Q52b的漏极连接到第三对P51c的NiFET Q51c和PiFET Q52c的输入50c。第三对P51c的NiFET Q51c和PiFET Q52c的漏极形成为输出60out。现在,第 二对P50b的ΝΠΈΤ Q51b和PiFET Q52b的输出可以通过转出电容器C51和C52连接,作为第一 CiFET对P50a的NiFET Q51a和PiFET Q52a的注入电流i51 和i52。

[0229] 图4a中的电路可以任选地包括“前馈”CiFET对P50d的NiFET Q51d和PiFET Q52d, 用于提升速度和改进稳定性。前馈对P50d的NiFET Q51d和ΡΠΈΤ Q52d的输入连接到放大器 的输入60in,并且前馈对P50d的Nii7ET Q51d和Nii7ET Q52d的输出50e与第三对P50c的NiFET Q51c和NiFET Q52c的输出50d结合。

[0230] 第三对P50c的ΝΠΈΤ Q51c和PiFET Q52c为功能性高增益、闭环放大器提供必要的 符号反转。另外,包含NiFET Q51d和ΡΠΈΤ Q51d的“前馈”电路P50d提供早期的输出移动(具 有较低增益),而前三个CiroT级提供稍后的更精确的输出信号(具有较高增益)。

[0231] 当初始检测电路配置时,呈现出晶体管Q51c和Q52c与晶体管Q51d和Q52d竞争。然 而,除了较长(稍后)的路径具有较高精确度之外,对于两个路径,最终的输出电压目的地是 相同的。

[0232] 几乎输入级都可以用普通的MOSFET实现,但是在对所有级采用iFET时存在明显的 增益和偏置点匹配的优势。

[0233] 在图4a中,使用前馈对P50d,结果是3级的补偿的高增益放大器;具有“前馈”用于 提升速度,具有主要为慢速的级Q51b和Q52b以针对稳定性。

[0234] 因为这些级经过自偏置以在其最大增益点操作,所以这种配置在超过周围相邻数 字装置的逻辑转换时间的速度下操作而不采用任何模拟工艺扩展。

[0235] 整个电路都是由小型装置构成的;因此相较于现有技术,覆盖面出乎意料地小,物 理电路布局寄生效应降至最低,速度大大提升,并且功耗极小。

[0236] 自偏置最大增益点处的操作有助于很好地改进信噪比。基于进一步的增益要求, 可能需要增加进一步的增益级。图6a (1)示出具有任选的前馈补偿的五(5)级增益,并且图 6a⑵示出具有任选的前馈补偿的七⑺级增益。如6a⑴中所示,其前三个级,包含第一对 P50’a的NiFET Q51’a和PiFET Q52’a、第二对P50’b的NiFET Q51’b和PiFET Q52’b、第三对 P50 ’ c的NiFET Q51’ c和ΡΠΈΤ Q52 ’ c,以及电容器C51’和C52 ’的配置都与图4a类似。额外两 个级,即第四对P50’e的NiFET Q51’e和PiFET Q52’e和第五对P50’f的NiFET Q51’f和PiFET Q52’f进一步串联连接。任选地,出于如图4a所示的类似原因,可以增加前馈对P50’g的 NiFET Q51’g和PiFET Q52’g。另外,为了进一步改进速度/响应,可以增加进一步前馈对 P50’d的NiFET Q51’d和PiFET Q52’d。

[0237] 图6a⑵包含如图6a⑴中所示的前⑸级(包含任选的前馈补偿),包含第一对 P50〃a的NiFET Q51〃a和PiFET Q52〃a、第二对P50〃b的NiFET Q51〃b和PiFET Q52〃b、第三对 P50〃c的NiFET Q51〃c和PiFET Q52〃c、第四对P50〃e的NiFET Q51〃e和PiFET Q52〃e,以及第 五对P50〃f的NiFET Q51〃f和PiFET Q52〃f,具有任选的前馈级,第一前馈对P50〃d的NiFET Q51〃d和PiFET Q52〃d以及第二前馈对P50〃g的NiFET Q51〃g和PiFET Q52〃g。额外两个增益 级,即第六对P50〃h的NiFET Q51〃h和PiFET Q52〃h以及第七对P50〃i的NiFET Q51〃i和PiFET Q52〃i可以进一步与任选的前馈对P50〃h的NiFET Q51〃h和PiFET Q52〃h串联连接。因此,所 属领域的一般技术者将了解,可以通过任选地在其中增加一个或多个前馈补偿来灵活地设 计多级放大器及其对应的改进。

[0238] 图4b绘制在从ImHz到ITHz的频率上以dB为单位的小信号AC电压增益和以度为单 位的相移,如通常由波特图所呈现的。对于图4b、4c、4e和4f中的这些绘图,增益和相移共享 相同的竖直比例尺数,其中增益以dB为单位并且相移以度为单位。如由水平虚线表示,在40 度的相位容限上有一个小的转出电容器。在以0.1伏的增量从1.8伏下降到0.12伏的不同的 电源电压下重新运行图4b的增益绘图,产生图4c。图4d在左侧轴线描绘在电源电压上的这 些电压增益,并且将图4c的OdB交叉频率增加到图4d的右侧轴线;可见增益峰在0.8伏电源 附近而截止频率仍保持相对较高。这表明,这些CiroT放大器并不像常规MOSroT放大器那样 受到阈值电压总和的限制,这是设计后高度追求的目标。

[0239] 图4e、4f和4g对应于图4b、4c和4d,但是包含前馈级。比较图4d与图4g可以看出,以 略低的增益为代价,速度略高。

[0240] 图4k是表示对于实例180nm CMOS工艺的3级前馈CiAmp电路的不同获取时间对比 电源电压的绘图。应注意,在IV电源的情况下,此电压增益级需要约Ins来获取电压中的较 大信号阶跃,达到3%内和20ns从而稳定到Ippm (20位等效)精确度。0.8伏电源情况下的稳 定需要约5ns来实现3%和IOOns来实现lppm。应注意,图4k是来自使用普通逻辑核阈值电压 的ISOnm全数字IC工艺,表示CiFET不像目前先进技术模拟设计那样受阈值电压限制。较小 IC工艺节点相应地执行地更快;与等效环形振荡器速度的比例性相关。

[0241] 图4m示出对于实例180nm CMOS工艺在各种电源电压上的3级差分CiAmp的功耗。例 如,全差分放大器电路油如图613、6(1、611、61^、6111中的六个(^!^1'组成)对于4微瓦的功率消耗 约4微安,或每CiFET消耗V2微瓦。纳米尺度工艺将较低,主要取决于随IC工艺收缩而减小的 小CMOS阈值电压。

[0242] 图4h示出环形振荡器400的示例性示意图,所述环形振荡器使用CMOS反相器P50’ a、P50’b和P50’c,反相器P50’a、P50’b和P50’c中的每一个包括NFET Q51’a/Q5rb/Q51’c和 ΡΪΈΤ 052’&amp;川521川52’(:的互补对。振荡器400构造为奇数个反相器,通过将反相器中前一 个的输出连接到反相器中后一个的输入而串联。例如,第一反相器P50’a的输出P50’aout连 接到第二反相器P50 ’ b的输入P50 ’ bin,接着第二反相器P50 ’ b的输出P50 ’ bout连接到第三 反相器P50 ’ c的输入P50 ’ cin。最后一个反相器的输出P50 ’ cout连接回至第一反相器P50 ’a 的输入P50’ain以形成闭环。因此,结果是,此电路在操作时总是振荡。当输出连接回Ci放大 器的输入以用于闭环操作时,它看起来非常像CiFET放大器(例如,类似于图4a中所示的 CiFET放大器)的高增益版本。这种闭环反馈尤其在图6g中明显,例如,当在开关69ss2闭合 的情况下以偏移/噪声设置相操作时。经由通过反相器的所有级(共计振荡频率的360度)的 累计相位延迟建立振荡频率。阻止这种振荡的传统方法是确保在由围绕环路的相移确定的 频率下闭环增益并非如此一致。

[0243] 单个的反相器电路并不振荡,因为不存在足够的相移。从本质上说,当存在增益 时,始终具有180度的相移。在反馈路径中增加额外的增益级会导致额外的相位延迟,并且 因此使得未经补偿的放大器电路振荡。

[0244] 图4i示出CMOS反相器P50〃的米勒电容。CMOS反相器P50〃包括NFET Q51IPPFET Q52"。米勒电容是因米勒效应因此,其中从反相放大器P50"的输入到输出增益存在电容增 加,因此:

[0245] Cm—Cf (I+Avi),

[0246] 其中

[0247] Cm是MCl和/或MC2处的米勒电容;

[0248] Cf是反馈电容;并且

[0249] Av^反相器P50〃的反相增益(即-Avl)。

[0250] 此类米勒电容可以影响放大器的性能。

[0251] 图4 j示出通过CiFET增强的米勒电容MC ’ 1和MC ’ 2,电路420包含输入420in、iPort 输入420ni、420pi、输出420out以及第一CiFET P50〃a和第二CMOS反相器P50〃b。如可见,转 出电容器420cl和420c2放置在第二级P50〃b的电压输出P50〃bout与第一级P50〃a的输入 iPort Q51〃ani和Q52〃api之间并且馈入所述输入iPort中。iPort Q51〃ani和Q52〃api具有 由CiFET的配比设定的固定的Rin电阻,由此建立如对于RC时间常数所需的可预测的固定串 联电阻。由于iPort Q51〃ani和Q52〃api处的输入具有从第一P50〃a到第二级P50〃b’的电压 输出的跨阻增益,因此增加的转出电容420cl和420c2乘以rm,从而使得转出电容器420cl和 420c2的电容较小(〜10到IOOfF),其将很快从过驱动中恢复。另外,如果电源电压或IC参数 改变/修改CiFET比率,则此CiAmp电路420的增益将自动地自我调整其有效RC时间常数。这 是因为跨阻增益rm与Rin成正比,例如,较高rm得出较高Rin。因此,温度或任何工艺变化,例如 晶体管中的个别电压阈值移位,都是固有地自我补偿的,不需要任何额外的电路或电力使 用。另外,转出电容器的电容被拆分成2个单独的电容器420cl和420c2,并且放置在互补 iPorts Q51〃ani与Q52〃api之间,以包含任一极性晶体管的参数变化,同时平衡噪声和动态 响应,维持基于CiFET的电路420的对称响应。第二级示出为具有CMOS反相器P50 ’ b,但是实 际上,使用CiroT第二级提供改进的平衡性能。

[0252] 图5a示出图4a中所示的3级前馈Ci放大器在具有前馈的情况下的大信号转换性 能/庞大增益带宽乘积。IV峰到峰(或1VP-P)的IOns脉冲在Ins内将对其目标值的输出取至 1 %的精确度。所述输出继续在4ns内稳定至0.00001 %的精确度。(注:四个放大的插入图中 的每一个的4条竖直线是衰减的环出循环,在其相应初始脉冲转换突增之后,被放大了 100 万倍)。0.00001 %的精确度表示120dB的增益或对于具有6+个十倍的分辨率的20位数字精 确度为 1,〇〇〇,〇〇〇: 1。

[0253] 虽然我们的实例使用的是180nm,但是较小的工艺节点将会有明显更好的性能。速 度或带宽随环形振荡器的频率而扩展。左侧和右侧上的小曲线图的电压范围扩大了 100万 倍,但是这些插入图与中心绘图具有相同的时间标度,因此可以看到在4ns内稳定时间为在 目标的0.00001%内。4个扩大的插入图中的每一个是针对其邻近的输出波形的部分。

[0254] 应注意,图5a外部的4个扩大的插入图示出了响应于阶跃波形输入预期的环状效 应,但是幅度和持续时间是如此之小,以至于需要放大100万倍才能看到它。这就是20位或6 个十倍的精确度是如何实现的。

[0255] 图5b示出图4a中所示的同一电路在具有前馈的情况下的微小信号响应,其中替代 ±1V P-P,输入阶跃为±ΐμν P-P。这是小100万倍的振幅,用于展示放大器的动态范围和线 性精度。出人意料是,输出波形图5b在第100万信号电平处与大信号摆幅图5a看起来是相同 的,由此得出CiFET放大器在大于六个十倍的输入信号动态范围内保持了其线性度和速度 (增益带宽)C3Ins的响应时间意味着(180nm)放大器能够处于GHz范围的频率。较小的工艺节 点或较大的晶体管应扩展高分辨率的操作频率。

[0256] 替代如图4a中所示的3级放大器,在没有前馈的情况下,增益增加到130dB,其是 10,000,000:1分辨率,产生7+个十倍的动态范围和线性度。这大致相当于24位,以很小的速 度为代价而出现。

[0257]图5c示出由(±1伏P-P)阶跃绘图图5a得出的图4a中所示的电路在具有前馈的情 况下的有源大信号电压增益(输出/输入)。图5c中的两个宽水平线示出当放大器输出稳定 在其目标电压(具有〜20位精确度)时的电压增益(约75万),并且波形的其余部分是放大器 主动获取其阶跃目标的结果。从20ns到30ns是正1伏阶跃;随后从30ns到40ns是负1伏阶跃。

[0258] 参考图5a左侧的插入图和图5c,一旦信号已经稳定,对于P沟道iFET,大信号开环 增益将变为将近800k。对于N沟道ΠΈΤ,大信号开环增益为约600k。

[0259] 在20ns到22ns处,绘图示出两个短的水平区段。这是前馈级占主导之处,具有约 100的增益。这些平点后面有两个转换或过渡区段。这是电压通过三个“补偿的” CiFET增益 级增强之处,所述增益级具有接近75万的累积大信号增益。对于30ns到32ns处的负向输入 重复所述状态。如果没有前馈,这些100倍的平点就不存在了。

[0260] 图5d示出由(±1伏)阶跃绘图图5a产生的功耗。需要注意的是,对于接近100万@ IGHz的增益带宽,仅需要非常小的功率(小于135μΑ和245yW@l .8V电源)。放大器将使用任何 必要的功率来达成其目标,接着稳定为约V^mW。

[0261] 根据本发明的另一优选实施例,提供一种电流输入跨阻抗放大器(或“TIA”)。

[0262] 图6f示出使用CiAmp 600’f (类似于图4a、6a(l)和6a (2)中所示的CiAmp)的呈其基 本采样数据配置的采样保持。采样时钟68clk控制此单位增益采样保持电路680,反复地且 不断地在“设置”相与“启动”相之间交替,或此类时钟信号通过时钟反相器68inv反转,详见 图6e,使得非反转时钟信号为68881、68882、68883和68884提供控制,且反转时钟信号用于 控制“启动”开关68es 1和68es2,如图6f中所示。最初周期以时钟走向高以闭合连接的“设 置”开关68881、68882、68883和68834同时断开“启动”开关68681和68682开始:

[0263] DCiAmp 600’f输出680out+,通过开关68ss3返回至CiAmp 600’f的其输入,开关 68ss3还连接到Cfi移电容器68oc,使得CiAmp 600’f在接近电源电压的1A的其“最有效点”处 自偏置,

[0264] 2) Cfi移电容器68oc在此CiAmp的最有效点电压与输出基准电压基准680ref之间的 另一侧将这些电压之间的差作为电荷存储在Qi移68oc上,并且

[0265] 3)输入电压采样电容器(或飞跨电容器)C^g68fc跨越输入680in+和680in-将输入 电压作为电荷存储在e^8f c上。

[0266] 这些电容器Ci移68oc和C飞破8fc较小(在IOOfF范围中)并且可以由互连金属制成, 互连金属由互连件之间的普通氧化绝缘体间隔开;由此其电容不取决于电压。其绝对电容 值并不重要;实际上,电容器Ql移68oc和C飞跨68f c仅必须足够小以足够快速地充电从而稳定 到所要精确度,并且这些电容器必须足够大以吸收任何开关电荷不平衡并且在总计时周期 内不会明显衰减。

[0267] 在“设置”相结束时,与Cfi移68oc相关联的开关68ss3和68ss4比米样C飞跨电容器开关 68ssl和68ss2断开得更快。此优选布置是为了确保Qi移68oc上的存储电荷呈现高阻抗,从而 在CiAmp输出680out随电荷释放而移动的情况下保存其电荷。断开0®|68fc时的任何延迟都 仅仅是采样孔径时间中无关紧要的延迟。设置的此逻辑快速断开的中间部分将孔径时间以 及其宽度定义为在电压摆幅中间的逻辑转换时间。还应注意,“输入范围”一直到任何方向 上电源轨之外的二极管下降都是有效的。

[0268] “启动”相是以下相:其中“启动”开关68es 1和68es2将采样电容器C飞ii68f c与Cfi移电 容器68fc串联连接,并将此电压堆栈从放大器输出680out置于其输入680in+。这里,Cm电 容器68fc上的采样电压与Ci移68fc上的电压串联连接,这能校正最有效点电压与输出基准 电压680ref之间的差。当存在从CiAmp 600’f的输出60out5返回至其输入60in5的任何反馈 时,CiAmp 600’f的输入60in5将始终返回至其确切最有效点电压。正好仅存在由通过所有 串联沟道穿过相同电流路径的CiFET沟道堆栈的操作阈值电压确定的一个确切最有效点电 压。在目标稳态电压处,对于此沟道电流,除了通过所有串联沟道之外,不存在其它行进路 径。穿过此电流要求每个沟道重新获取其操作阈值电压。因为所有CiFET沟道的栅极都连在 一起,所以针对接近电源电压的1/2的最有效点平衡,PiFET电阻必须完全等于NiFET电阻。 在实践中,电源的任何改变都从平衡方程式中以配比得到约lppm。这实际上是差分对的电 流模式对偶,但是具有更高精确度〜限于泄漏电流中的瞬子变化。最有效点是模拟虚拟接 地。

[0269] 通过相关的双采样方案对噪声电压进行采样:

[0270] 1)在时钟68clk的“设置”相期间通过Cfi移电容器68oc追踪CiAmp 600’f的瞬时噪声 电压,

[0271] 2)连同通过Cm电容器68fc追踪的680in+与680in-之间的瞬时输入电压一起,直 至相关联电路的带宽,

[0272] 3)在如由采样孔径时间所界定的从“设置”到“启动”相的下落(或过渡)时间的中 间,瞬时噪声电压和瞬时输入电压680in+到680in-存储在这两个电容器Cfi移68oc和C«i68fc 上,这能消除所有先前时间的所有较低频率噪声功率和偏移漂移,

[0273] 4)噪声电压仅在“启动”相阶段期间起作用,仅积聚此时间窗的其极高频能量,并 且

[0274] 5)在此“启动”相时间窗期间,例如,可使模/数转换器比较器进行其二元决策。

[0275] 图6g示出使用CiAmp 600’g (类似于图4a、6a(l)和6a⑵中所示的CiAmp)的呈其基 本噪声、漂移和偏移校正配置的又一相关采样690。电路690包含输入690in+、690in-、输出 690out以及控制信号或时钟69clk。输出可以参考任一输入作为虚拟接地,这是运算放大器 应用中的常规做法。时钟69clk在其操作期间反复地且不断地以优选地约IkHz的重复率对 “设置”施以脉冲,包含时钟反相器68inv,用于反转时钟信号68clk,由此非反转时钟信号 68clk用于控制“设置”开关69ssl、69SS2,而反转时钟信号将用于控制“启动”开关69esl、 69es2。电容器69oc与CiAmp 600 ’ g的输入端口串联连接。在操作中,在“设置”相期间,其使 得连接到其输入60in6的CiAmp 600’g的输出60out6自偏置,并且正输入端子690in+连接到 电容器69oc的另一端子。在“启动”相,“启动”开关69esl将负输入690in-连接到电容器 69〇(3,并且(^411^) 600’8的输出60〇1^6连接到输出端子690〇111:。任选地,通过在69(311^与 69inv的相之间互换输入开关69esl和69ssl的开关控制逻辑,但不改变其它放大器开关 69ss2和69es2的控制逻辑,可以针对非反转OpAmp应用重新布置电路690。图6h示出本发明 的采样保持放大器690 ’的另一优选实施例的示意图。放大器690 ’包括两个采样保持放大 器,所述放大器类似于图6g中所示的放大器690,并联连接以校正参数变化差错,放大器 690 ’在其输出端子690’out处提供连续输出。放大器690包含分别负电压输入端子690 ’ in-和正电压输入端子690 ’ in+、输出端子690 ’out、第一窄脉冲时钟69’elk (a)和第二窄脉冲时 钟69 ’ elk⑹(第一窄脉冲时钟69 ’ elk (a)与第二窄脉冲时钟69 ’ elk⑹之间存在180度的相 位差)、以及分别第一CiAmp 600’ha和第二CiAmp 600’hb (类似于图4a、6a (1)和6a (2)中所 示的CiAmp)。放大器690’进一步包括两个偏移电容器69’oc (a)和69’oc⑹以及多个开关, 包含在时钟69 ’ elk (a)或69 ’ elk⑹的“设置”相期间连接的“设置”开关69 ’ ssl (a)、69 ’ ss2 (a)、69 ’ ssl⑹、69 ’ ss2⑹,以及在时钟69 ’ elk (a)或69 ’ elk⑹的“启动”相期间连接的“启 动”开关69’esl (a)、69’es2(a)、69’esl⑹、69’es2⑹。放大器690’进一步包括用于反转时 钟信号的时钟反相器69’inv(a)、69’inv⑹。CiAmp 600’1^的输入端子60;[1173连接到第一 偏移电容器69’oc (a)的端子中的第二个端子,CiAmp 600’hb的输入端子60in7b连接到第二 偏移电容器69’oc (b)的端子中的第二个端子。第一时钟69’elk (a)用于配置第一 CiAmp 600 ’ha周围的连接,并且第二时钟69 ’ elk⑹用于配置第二CiAmp 600 ’hb周围的连接。在时 钟69’elk (a)/69’elk ⑹的“设置”相期间,“设置”开关69’ssl (a)、69’ss2 (a)、69’ssl ⑹、 69’ss2⑹以及“启动”开关69’esl (a)、69’es2(a)、69’esl⑹、69’es2⑹使得将正电压输 入端子690 ’ in+连接到偏移电容器69 ’ oc (a) /69 ’ oc⑹的第一端子,并且进一步通过分别将 CiAmp 600’ha/600’hb的输出60out7a/60out7b连接到输入60in7a/60in7b而使得CiAmp 600 ’ha/600 ’hb自偏置。在时钟69 ’elk (a) /69 ’elk⑹的“启动”相期间,“设置”开关69 ’ ssl (a)、69’ss2 (a)、69’ssl ⑹、69’ss2 ⑹以及“启动”开关69’esl (a)、69’es2 (a)、69’esl ⑹、 69 ’ es2⑹使得将负电压输入端子690 ’ in-连接到偏移电容器69 ’ oc (a) /69 ’ oc⑹的第一端 子,并且进一步使得CiAmp 600’ha/600’hb的输出60out7a/60out7b连接到放大器690’的输 出端子690’out。由于窄脉冲时钟69’elk (a)和69’elk⑹的相位相差180度,因此对于输出 端子690’out交替出现校准时间脉冲宽度与CiAmp 600’ha和600’hb的输出断开连接。除任 一校准脉冲宽度时间69 ’ elk (a)、69 ’ elk⑹之外,两个CiFET放大器600’ha和600’hb的输出 60out7a、60out7b通过69 ’ es2 (a)、69 ’ es2⑹连接在一起,以始终驱动输出690 ’out,使得以 至少一个低阻抗的CiroT放大器输出驱动所述输出。

[0276] 图6i是采样保持放大器(2倍增益)680’的又一优选实施例的示意图,所述采样保 持放大器在结构上类似于图6f中所示的采样保持放大器。放大器680’包括一个CiAmp 600’ i (类似于图4a、6a(l)和6a⑵中所示的CiAmp),所述CiAmp具有正电压输入端子680’in+和 负电压输入端子680’in-、正和负输出端子680’out+、基准680’ref、第一飞跨电容器68’fcl 和第二飞跨电容器68’fc2,以及偏移电容器68’oc。偏移电容器68’oc的第二端子连接到 600 ’ i的输入60in8。放大器680 ’进一步包括多个开关,包含“设置”开关68 ’ ssIa、68 ’ ss2a、 68 ’ sslb、68 ’ ss2b、68 ’ ss3和68 ’ ss4 以及“启动”开关68 ’ esl、68 ’ es2和68 ’ es3,所述开关能 基于控制时钟/信号而操作,所述控制时钟/信号反复地在“设置”相与“启动”相之间交替。 在时钟的“设置”相期间,“设置”开关68 ’ ssla、68 ’ ss2a、68 ’ sslb、68 ’ ss2b、68 ’ ss3和68 ’ ss4 以及“启动”开关68 ’ esl、68 ’ es2和68 ’ es3使得将飞跨电容器68 ’ f cl和68 ’ f c2的第一端子连 接到正电压输入端子680’in+,并且将飞跨电容器68’fcl和68’fc2的第二端子连接到负电 压输入端子680’in-(由此飞跨电容器68’fcl与68’fc2并联连接),通过将CiAmp 600’i的输 出60out8连接到CiAmp 600’i的输入60in8而使得CiAmp 600’i自偏置,并且进一步使得将 基准680’ref连接到偏移电容器68’oc的第一端子。在时钟68’elk的“启动相”期间,“设置” 开关 68 ’ ssla、68 ’ ss2a、68 ’ sslb、68 ’ ss2b、68 ’ ss3 和 68 ’ ss4 以及“启动”开关 68 ’ esl、68,es2 和68’es3使得飞跨电容器68’&amp;1和68’&amp;2与彼此并且与偏移电容器68’〇〇串联连接,并且 形成从CiAmp 600’i的输出60out8到输入60in8的电容反馈。实际上,放大器680’提供2倍增 益。任选地,放大器输出680’out可以驱动通常在输出680’out与输出基准680’ref之间引发 的负载电阻68’r和/或负载电容68’c。

[0277] 图6b示出本发明的全差分CiFET放大器650的优选实施例的示意图,所述全差分 CiFET放大器一般可以适合于极高精度、快速、全差分OpAmp应用。CiroT放大器650包括两个 多级放大器600’a和600’b (类似于图4a、6a (1)和6a (2)中所示的放大器),采用差分输入,即 负输入650in-和正输入650in+,采用模拟接地650gnd,并且输出差分输出,即正输出650out +和负输出650out-。如可见,偏移电容器65cl和65c2以及开关65esl、65es2、65ssl、65ss2、 65ss3、65ss4、65es3和65es4围绕多级放大器600’3和600’13策略性放置。这些开关65681、 65682、65881、65882、65883、65884、65683和65684通过控制信号(未示出,但是在图66中图 示)控制,所述控制信号提供“设置”相和“启动”相,控制开关。在控制信号的“设置”相期间, 开关 65881、65882、65883和65884接通,同时开关65681、65682、65083和65684断开;在“启 动”相期间,开关65681、65682、65683和65684接通,同时开关65881、65882、65883和65884断 开。这允许在控制信号的“设置”期间对偏移电容器65cl和65c2充电和放电,还允许从多级 放大器600’a和600’b的输出到其输入的反馈。具体来说,在控制信号的“设置”相期间,当多 级放大器600 ’a、600 ’b建立从其输出60outl、60out2到输入60inl、60inl的反馈连接时,开 关使得偏移电容器65cl、65c2分别与模拟接地650gnd和多级放大器600’&amp;、600’13的输入 60inl、60inl连接。在控制信号的“启动”相期间,输入650in-、650in+与偏移电容器65cl、 65c2以及多级放大器600’&amp;、600’13的输入601111、601112串联连接,并且多级放大器600’&amp;、 600’b的输出60outl、60out2分别连接到CiFET放大器650的输出650out+、650out-。在本发 明的优选实施例中,全差分Cii7ET放大器650可以任选地具有ΡΠΈΤ65ρ和ΝΠΈΤ 65η的对65, 用作任选的模拟接地发生器。所述对65连接到正电源65vdd、负电源65vss,并采用模拟接地 作为输入,并且其输出提供用于放大器650的模拟接地基准。具体来说,模拟接地650gnd连 接到开关65ssl和65ss2,使得在控制信号的“设置”相期间偏移电容器65cl和65c2连接到模 拟接地。在本发明的进一步优选实施例中,负载电阻65r用于电阻式加载和/或电容65c用于 电容式加载差分输出650out+和650out-。

[0278] 图6c示出本发明的连续高频、全差分CiFET OpAmp 660的另一优选实施例的示意 图,所述OpAmp包含差分输入660 in-和660in+、差分输出660out+和660out-。如图6b中所示, 放大器660具有两个Ci放大器650 ’ a和650 ’ b。分别地,具有“设置”相和“启动”相的第一控制 信号(未示出)通过控制端子66Sul提供到Ci放大器650’a,且具有“设置”相和“启动”相的第 二控制信号(未示出)通过控制端子66su2提供到Ci放大器650’b,用于控制如先前所描述的 Ci放大器650’&amp;、650’13的配置。应注意,为了自其提供连续输出,第一控制信号与第二相异 相,使得当第一 Ci放大器650’a短时间离线进行校准时,第二Ci放大器650’b在线,并且当第 一Ci放大器650 ’a在线时,第二Ci放大器650 ’b短时间离线进行其校准。负输入660 in-f禹合 到Ci放大器650\和650’13的负输入650丨11-3和650丨11-13;而正输入660丨11+耦合到正输入 650in+a和650in+b。分别来自Ci放大器650\和650’13的负输出650〇1^-3和650〇1^-13接合在 一起以形成负输出660out_;而分别来自Ci放大器650’&amp;和650’13的正输出650〇1^+&amp;和 650out+b形成正输出660out+。在本发明的优选实施例中,全差分CiFET OpAmp 660可以任 选地具有PiFET 65’p和NiFET 65’η的对65’,用作任选的模拟接地发生器。所述对65’连接 到正电源VdcU负电源Vss,并采用模拟接地作为输入,并且其输出提供用于放大器660的模 拟接地基准。具体来说,模拟接地660gnd连接到CiFET放大器650’a和650’b的接地输入 650gnd_a和650gnd_b。在本发明的进一步优选实施例中,表不电阻负载的负载电阻66r和/ 或用于电容负载的电容66c耦合到差分输出660out+和660out-。

[0279] 图6d示出本发明的采用电容反馈、适合于精度ADC/DAC应用的2倍精度全差分 CiroT OpAmp的优选实施例的示意图,其具有在不使用任何精度部分的情况下V2大小减量/ 增大能力。在放大器670的此配置中,多级放大器600’c和600’d (类似于图4a、6a(l)和6a (2) 中所示的放大器)的耦合与策略性放置的飞跨电容器67fcl和67fc2、偏移电容器67ocl和 67oc2、通过控制信号控制的开关耦合,所述开关包含在控制信号的“设置”相期间接通的开 关 67881、67882、67883、67884、67885、67886、67887和67888,以及在控制信号“启动”相期间 接通的开关67681、67682、67683、67684、67685和67686。(^41^670接收全浮动差分输入 670in-和670in+、输出基准67ref,并且提供差分输出670out+和670out-。在控制信号的“设 置”相期间,飞跨电容器67fcl和67fc2中的每一个的端子与差分输入670in-和670in+连接, 以使所述飞跨电容器并行充电至完全相同的电压,并且当通过开关67ss7和67ss8建立从多 级放大器的输出的反馈时,偏移电容器67ocl和67oc2中的每一个的端子分别连接到输出基 准67ref和对应多级放大器600’c、600’d的输入。在控制信号的“启动”相期间,OpAmp 670分 别通过飞跨电容器67fcl、67f c2和偏移电容器67ocl、67oc2在多级放大器600 ’ c和600 ’d的 输出60out3、60out4与输入60 in3、60 in4之间形成电容反馈。

[0280] 在操作的启动相期间,通过在设置相期间将67ref电压设定为基准电压(未示出) 以在操作的设置相期间为偏移电容器67ocl和67oc2充电,且接着将67ref的端子切换至基 准电压(未示出)的中性侧,可以通过67fcl和67fc2的串联组合实现从2倍精度电压倍增中 精确地减去1A大小ADC电压。

[0281] 在本发明的另一优选实施例中,负载电阻67r用于电阻式加载和/或电容67c用于 电容式加载差分输出670out+和670out-。

[0282] 图6e示出用于为图6b、6c和6d所示的放大器中的开关提供控制信号的控制逻辑的 优选示例性实施例。例如,具有“设置”相和“启动”相的时钟CLK供应到“与”逻辑D1、D2,以便 使时钟信号在延迟之前断开。此类处理后的时钟进一步被提供至ALl,以及AL2,用于在将时 钟传输到开关SWal和SWa2(所述开关可以在控制时钟的“启动”相期间激活以接通)、SWbl和 SWb2 (在控制时钟的“设置”相期间激活以接通)之前提供粗略的和细致的对准。

[0283] 图6j示出本发明的使用CiAmp、具有包含减量能力的2倍增益的模/数转换器(ADC) 的模拟信号路径位片的优选实施例的示意图。电路690"是图6i中所示的电路的类似电路。 具体来说,电路690〃包括CiAmp 600 j (类似于图4a、6a (1)和6a (2)中所示的CiAmp)、负电压 输入690〃in-、正电压输入690〃in+、第一中等大小基准(或模拟接地)690〃ref0、第二基准 690〃refl以及输出690〃out。在本发明的优选实施例中,第一中间点基准690〃ref0的电位或 电压电平通常是模拟接地,输出信号围绕其摆动,并且第二较低基准690〃refl是ADC的V2大 小量化电压。电路690〃进一步包括多个开关,包含“设置”开关69〃ssl、69〃ss2、69〃ss3、69〃 884、69〃885、69〃886和69〃887,其在时钟(未示出)的“设置”相期间闭合;以及“启动”开关 69"esl、69"es2和69"es3,其在时钟的“启动”相期间闭合。时钟针对其量化的每个输入反复 地在“设置”相与“启动”相之间交替。相较于图6i,电路690〃还进一步包括第一偏移电容器 69〃ocl和第二偏移电容器69〃oc2,偏移电容器69〃ocl和69〃oc2中的每一个具有第一和第二 端子,并且偏移电容器69〃ocl和69〃oc2中的每一个的第二端子连接到CiAmp 600j的输入 60in9。电路690〃进一步包括第一飞跨电容器69〃fcl和第二飞跨电容器69〃fc2,所述飞跨电 容器均具有第一和第二端子。以与图6i所描述的类似的方式,在时钟的“设置”相“设置”期 间,开关使得飞跨电容器69〃&amp;1、69〃&amp;2的第一端子连接到正输入690丨11+,并使飞跨电容器 69〃&amp;1、69〃&amp;2的第二端子连接到负电压输入690〃丨11-;并且通过将(^4111? 600」的输出 60out9连接到输入60in9而使CiAmp 600j自偏置。

[0284] 在时钟的“启动”相期间,通过串联连接飞跨电容器69〃fcl和69〃fc2与偏移电容器 69〃ocl惑69〃oc2 (S卩,第一飞跨电容器69〃ocl的第一连接件连接到CiAmp 600j的输出 60out9,第一飞跨电容器69〃fcl的第二端子连接到第二飞跨电容器69〃fc2的第一端子,接 着第二飞跨电容器69〃fc2的第二端子通过“启动”开关69〃es3连接到第一偏移电容器69〃 ocl或第二偏移电容器69〃oc2任一者的第一端子),所述多个开关使得输出60out9电容式连 接到CiAmp 600j的输入60in9。就此而言,开关69〃es3优选地是双向开关,因此取决于低于 或高于中等大小基准690〃ref0的正电压输入690〃in+的值,开关69〃es3选择性地使得将第 二飞跨电容器69〃fc2的第二端子连接到第一偏移电容器69〃ocl或第二偏移电容器69〃oc2 任一者的第一端子。当输入690〃in+电压高于V2大小基准690〃ref0电压时,开关69〃es3使得 第二飞跨电容器69〃fc2的第二端子连接到第一偏移电容器69〃ocl的第一端子,并且对于低 于中等大小基准690〃ref0的正电压输入690〃in+,开关69〃es3使得第二飞跨电容器69〃fc2 的第二端子连接到另一个偏移电容器69"oc2的第一端子。例如,通过改变飞跨电容器电压 基准可以获得进一步的量化分辨率。此外,根据本发明,通过增加偏移电容器和基准端子的 数目,使用与开关69〃es3位置不同的开关装置或开关/连接结构,可以调节更多个基准电 平。

[0285] 任选地,输出690〃out可以通过电阻器69〃r和/或电容器69〃c而电阻式和/或电容 式加载到第一基准690〃ref0。

[0286] 图6k示出本发明的使用复制式CiAmp、具有包含固定的电压减量能力的2倍增益的 高精度模/数转换器(ADC)的一位片的优选实施例的示意图。电路6A0包含两个CiAmp (包含 第一(^六1^ 6001^1和第二(^六1^ 6001^2(类似于图43、63(1)和63(2)中所示的(^六1^))、正电 压输入6A0in+、负电压输入6A0in-、第一基准(或模拟接地)6A0ref0、第二基准6A0refl、正 电压输出6A0out+和负电压输出6A0out-。电路6A0进一步包含第一飞跨电容器6Af cl、用于 第一CiAmp 600kl的包含第一偏移电容器6Aocl和第二偏移电容器6Aoc2的两个偏移电容 器;以及第二飞跨电容器6Afc2,和用于第二CiAmp 600k2的包含第三偏移电容器6Aoc3和第 四偏移电容器6Aoc4的另外两个偏移电容器。所述电容器中的每一个具有第一和第二端子。 第一偏移电容器6Aocl和第二偏移电容器6Aoc2的第二端子连接到第一CiAmp 600kl的输 入,并且第三偏移电容器6Aoc3和第四偏移电容器6Aoc4的第二端子连接到第二CiAmp 600k2的输入。电路6A0进一步包含能通过反复地在“设置”相与“启动”之间交替的控制信 号/时钟操作的多个开关,包含在控制时钟的“设置”相期间闭合的“设置”开关6Assl、 6八882、6厶883、6厶884、6厶885、6厶886、6厶887、6厶888、6厶889和6厶8810;以及在控制时钟的“启 动”相期间闭合的“启动”开关6Aesl、6Aes2、6Aes3和6Aes4。

[0287] 在控制时钟的“设置”相期间,多个开关6Assl、6Ass2、6Ass3、6Ass4、6Ass5、6Ass6、 6Ass7、6Ass8、6Ass9和6AsslO以及6厶681、6厶682、6厶683和6厶684使得将正电压输入6厶0111+连 接到飞跨电容器6Afcl和6Afc2的第一端子,将负电压输入6A0in-连接到飞跨电容器6Afcl 和6Afc2的第二端子。所述开关进一步使得通过将第一CiAmp 600kl的输出60outal反馈到 输入60inal并且将第二600k2的输出60outa2反馈到输入60ina2而使第一CiAmp 600kl和第 二CiAmp 600k2自偏置。所述开关又进一步使得将第一基准6A0refO连接到第二偏移电容器 6Aoc2和第三偏移电容器6Aoc3;以及将第二基准6A0ref 1连接到第一偏移电容器6Aocl和第 四偏移电容器6Aoc4。

[0288] 在控制时钟的“启动”相期间,多个开关6Assl、6Ass2、6Ass3、6Ass4、6Ass5、6Ass6、 6Ass7、6Ass8、6Ass9和6AsslO以及6厶681、6厶682、6厶683和6厶684使得通过串联连接飞跨电容 器6Afcl与第一偏移电容器6Aocl或第二偏移电容器6Aoc2而将输出60outal电容式连接到 输入60inal;以及通过串联连接第二飞跨电容器6Afc2与第三偏移电容器6Aoc3或第四偏移 电容器6Aoc4而将输出60outa2电容式连接到输入60ina2。就此而言,一些启动开关,即 6Aes2和6Aes3是双向开关,用于将第一飞跨电容器6Afcl/6Afc2的第二端子选择性地连接 到第一偏移电容器6Aocl/第四偏移电容器6Aoc4的第一端子或第二偏移电容器6Aoc2/第三 偏移电容器6Aoc3的第一端子。

[0289] 在本发明的进一步优选实施例中,第二基准6A0refl的电压/电位低于第一中间点 基准6A〇refO的电压/电位,所述第一中间点基准是模拟接地,输出信号通常围绕其摆动,并 且两个开关6Aes2和6Aes3进一步基于正输入电压6A0in+与第一基准6A0ref0的比较而得到 控制以确定其选择。例如,当正电压输入6A0in+大于或等于第一基准6A0ref0时,此类状态 使得开关6Aes2将第一飞跨电容器6Af cl的第二端子连接到第一偏移电容器6Aocl的第一端 子;以及使开关6Aes3将第二飞跨电容器6Afcl的第二端子连接到第四偏移电容器6Aoc4的 第一端子;当正电压输入6A0in+低于第一基准6A〇refO时,此类状态将使得开关6Aes2将第 一飞跨电容器6Afcl的第二端子连接到第二偏移电容器6Aoc2的第一端子;以及使开关 6Aes3将第二飞跨电容器6Afcl的第二端子连接到第三偏移电容器6Aoc3的第一端子。任选 地,正电压输出6A0out+和负电压输出6A0out_可以通过负载电阻器6Ar和/或负载电容器 6Ac彼此电阻式和/或电容式親合。

[0290] 图6m示出根据本发明的使用采样保持放大器、包含电压增大能力的全差分数/模 转换器(DAC)(具有1A增益)的一位片的优选实施例的示意图。电路6B0包含两个CiAmp (第一 CiAmp 600ml和第二CiAmp 600m2(类似于图4a、6a(l)和6a⑵中所示的CiAmp))、正电压输 入6B0in+、负电压输入6B0in-、第一基准(或模拟接地)6B0ref0、第二基准6B0refl、正电压 输出6B0out+和负电压输出6B0out-。电路6B0进一步包括两个飞跨电容器,即第一飞跨电容 器6Bfcl和第二飞跨电容器6Bfc2,以及偏移电容器,即第一偏移电容器6Bocl、第二偏移电 容器6Boc2、第三偏移电容器6Boc3和第四偏移电容器6Boc4。所述电容器中的每一个具有第 一端子和第二端子。第一偏移电容器6Bocl和第二偏移电容器6Boc2的第二端子连接到第一 CiAmp 600ml的输入60inbl,第三偏移电容器6Boc3和第四偏移电容器6Boc4的第二端子连 接到第二CiAmp 600m2的输入60inb2。电路6B0进一步包含能通过反复地在“设置”相与“启 动”之间交替的控制信号/时钟操作的多个开关,包含在控制时钟的“设置”相期间闭合的 “设置”开关 68881、68882、68883、68884、68885、68386、68887、68888和68889;以及在控制时 钟的“启动”相期间闭合的“启动”开关6Besl、6Bes2、6Bes3、6Bes4、6Bes5、6Bes6、6Bes7和 6Bes8〇

[0291] 在控制时钟的“设置”相期间,多个开关6Bssl、6Bss2、6Bss3、6Bss4、6Bss5、6Bss6、 61?887、613888和6138 89以及613681、6136 82、613683、613684、6136 85、6136 86、613687和613688使得将 第一飞跨电容器6Bfcl和第二飞跨电容器6Bfc2与正电压输入6B0in+和负电压输入6B0in-串联连接(因此,飞跨电容器6Bfcl和6Bfc2中的每一个将以正电压输入6B0in+与负电压输 入6B0in之间的差分电压的一半充电)。所述开关进一步使得通过将第一CiAmp 600ml的输 出60outbl反馈到输入60inbl并且将第二CiAmp 600m2的输出60outb2反馈到输入60inb2而 使第一CiAmp 600ml和第二CiAmp 600m2自偏置。所述开关又进一步使得将第一基准 6B0ref0连接到第二偏移电容器6Boc2和第三偏移电容器6Boc3;以及将第二基准6B0ref 1连 接第一偏移电容器6Bocl和第四6Boc4。

[0292] 在控制时钟的“启动”相期间,多个开关6Bssl、6Bss2、6Bss3、6Bss4、6Bss5、6Bss6、 6Bss7、6Bss8 和 6Bss9 以及 68681、68082、68683、68684、68685、68686、68687和68688使得通 过串联连接第一飞跨电容器6Bfcl与第一偏移电容器6Bocl或第二偏移电容器6Boc2而将输 出60outbl电容式连接到输入60inbl;以及通过串联连接第二飞跨电容器6Bfc2与第三偏移 电容器6Boc3或第四偏移电容器6Boc4而将输出60outb2电容式连接到输入60inb2。就此而 言,一些启动开关,即6Bes6和6Bes7是双向开关,用于将第一飞跨电容器6Bfcl/6Bfc2的第 二端子选择性地连接到第一偏移电容器6Bocl/第四偏移电容器6Boc4的第一端子或第二偏 移电容器6Boc2/第三偏移电容器6Boc3的第一端子。在本发明的进一步优选实施例中,可以 基于二进制输入数的位值,即“0”或“1”,通过双向开关6Bes6和6Bes7进行此类选择。例如, 当位值是“〇”时,双向开关6Bes6和6Bes7连接到第二偏移电容器6Boc2和第三偏移电容器 6Boc3;当位值是“Γ时,双向开关6Bes6和6Bes7连接到第一偏移电容器6Bocl和第四偏移电 容器6Boc4。

[0293] 任选地,正电压输出6B0out+和负电压输出6B0out_可以通过负载电阻器6Br和/或 负载电容器6Bc彼此电阻式和/或电容式親合。

[0294] 图6n示出根据本发明的使用采样保持放大器、包含电压增大能力的紧凑型DAC (具 有1A增益)的一位片的优选实施例的示意图。

[0295] 电路6C0包含CiAmp 600η (类似于图4a、6a (1)和6a (2)中所示的CiAmp)、正电压输 入6C0in+、负电压输入6C0in-、第一基准(或模拟接地)6C0ref0、第二基准6C0ref 1以及正电 压输出6C0out+。电路6C0进一步包括两个飞跨电容器,即第一飞跨电容器6Cfcl和第二飞跨 电容器6Cfc2,以及两个偏移电容器,即第一偏移电容器6Cocl和第二偏移电容器6Coc2。所 述电容器中的每一个具有第一端子和第二端子。第一偏移电容器6Cocl和第二偏移电容器 6Coc2的第二端子连接到CiAmp 600η的输入60inc。电路6C0进一步包含能通过反复地在“设 置”相与“启动”之间交替的控制信号/时钟操作的多个开关,包含在控制时钟的“设置”相期 间闭合的“设置”开关6〇881、6〇882、6〇883、6〇884和6〇885;以及在控制时钟的“启动”相期间 闭合的“启动”开关 6Cesl、6Ces2、6Ces3、6Ces4、6Ces5*6Ces6。

[0296] 在控制时钟的“设置”相期间,多个开关6Cssl、6Css2、6Css3、6Css^P6Css5&amp;&amp; 6Cesl、6Ces2、6Ces3、6Ces4、6Ces5和6Ces6使得将第一飞跨电容器6Cfcl和第二飞跨电容器 6Cfc2与正电压输入6C0in+和负电压输入6C0in-串联连接(因此,第一飞跨电容器6Cfcl和 第二飞跨电容器6Cfc2中的每一个将以正电压输入6C0 in+与负电压输入6C0 in之间的差分 电压的一半充电。所述开关进一步使得通过将CiAmp 600η的输出60outc反馈到输入60inc 而使CiAmp 600η自偏置。所述开关又进一步使得将第一基准6C0refO连接到第二偏移电容 器6Coc2的第一端子;以及将第二基准6B0refl连接到第一偏移电容器6Cocl的第一端子。

[0297] 在控制时钟的“启动”相期间,多个开关6Cssl、6Css2、6Css3、6Css^P6Css5&amp;&amp; 6Cesl、6Ces2、6Ces3、6Ces4、6Ces5和6Ces6使得通过并联连接第一飞跨电容器6Cfcl与第二 飞跨电容器6Cfc2并且进一步串联连接到第一偏移电容器6Cocl或第二偏移电容器6Coc2而 将输出60outc电容式连接到输入60inc。就此而言,一些启动开关,S卩6Ces6是双向开关,用 于将第一飞跨电容器6Cfcl和第二飞跨电容器6Cfc2的第二端子选择性地连接到第一偏移 电容器6Coc 1的第一端子或第二偏移电容器6Coc2的第一端子。在本发明的进一步优选实施 例中,可以基于二进制输入数的位值,即“0”或“1”,通过双向开关6Ces6进行此类选择。例 如,当位值是“〇”时,双向开关6Ces6连接到第二偏移电容器6Coc2;而当位值是“Γ时,双向 开关6Ces6连接到第一偏移电容器6Cocl。

[0298] 任选地,正电压输出6C0out+和第一基准6C0ref0可以通过电阻器6Cr和/或电容器 6Cc电阻式和/或电容式加载到彼此。

[0299] 对于预期性质的相关稳定时间,驱动IOOfF的将近标称IK Ω的主要基准RC时间常 数是lOOps。偏移电容器(或模拟偏移电容器)以及参考电压增大/减小电容器仅需要再校准 漂移和噪声误差电压,因此电容器在操作期间并不需要任何大量的稳定时间。由于电容器 本身并不改变电压,因此寄生和CiAmp输入电容将不提供任何延迟贡献因子;仅外部信号的 寄生效应不平衡计入噪声注入误差。因此,电容大小不改变稳定时间,而仅仅是设计上对精 确度的权衡,因为它们从其相反栅极吸收开关的差分断开电荷注入能驱动输入。由于这里 的电压没有变化,因此任何偏移误差组成都是可忽略且恒定的。

[0300] 这一现象/事实使得飞跨电容器(或输入采样电容器)及其驱动阻抗将输入采样时 间限制为如针对期望精确度所需的其总RC和时间常量数目所界定的。就此而言,飞跨电容 器(或输入采样电容器)的大小选择为吸收开关断开差分电荷注入,但是这里的此电荷注入 随被采样的输入信号电压而改变。P沟道和N沟道开关晶体管电荷注入随电压对输入的开路 而改变,并且每个晶体管断开的确切时间不同,因为它们在不同的栅极-源极电压下断开。 当此精确度需要减小时,使用复制式差分配置以差分方式消除这些误差组成。当一个电容 器上升时,另一个电容器就会下降,留下差分求和误差残差。寄生耦合的噪声注入也可以通 过谨慎的布局实践而以差分方式抵消。由此这些采样电容器的大小设计是主要区域、精确 度和速度设计要权衡的因素。

[0301] 图6p示出现有技术锁存比较器6D0(Kao的第6,069,500号美国专利中示出了此类 比较器),其是已经AC耦合以在其线性区中操作的数据锁存器逻辑单元。数据锁存器是交叉 耦合的一对逻辑反相器U6a和U6b,其具有(使用电容器6Docl和6Doc2)在数据输入与锁存器 反馈之间切换的逻辑选择器(开关6Dssl、6Dss2、6Dss3、6Desl、6Des2)。开关6Dssl、6Dss2和 6Dss3以及6Desl和6Des2能通过具有“设置”相和“启动”相的选择器控制输入(或控制信号) 操作,其中开关6Dssl、6Dss2和6Dss3在选择器控制输入的设置相期间闭合,而开关6Desl和 6Des2在选择器控制输入的启动相期间闭合。任选地,额外增益级或反相器U6c可以通过电 容器6Docl与输入之间的电容器6Doc3电容式親合到第一反相器U6a。额外增益级U6c将在控 制信号的设置相期间通过开关6Dss4自偏置。当选择器控制输入处于其设置逻辑状态时,输 入In6D上的电压信号穿行到锁存器,所述电压信号还穿过锁存器到达输出out6D。在另一启 动状态中,选择器控制逻辑信号断开输入In6D并且闭合锁存器反馈以冻结其逻辑状态。当 电容器与输入选择器串联嵌入锁存器时,形成类似于图6g的开环放大器,但是没有足够的 增益来发挥作用,就像由缺乏足够增益的单级反相器制成的放大器。

[0302] 本发明的CiFET放大器纠正了这一低增益的缺点,这一缺点与现有技术锁存器的 限制一样。如果锁存器输入增益不够高,则输入信号无法提取出来,从而导致有限的比较器 分辨率。锁存器将锁存,但是需要增益来恰当地分辨模拟输入电平。为了补偿此有限的增 益,现有技术提出在比较器输入与锁存器之间额外电容式耦合反相器增益级。各个级必须 进行电容式耦合,并在设置过程中单独地切换到其操作点。如果它们并未单独地电容式耦 合且单独地“关”到其操作点,则在设置期间将产生如图4h中的环形振荡器,或锁存器。这 里,CiroT放大器可以避免环形振荡器操作模式。

[0303] 图6q是图6p锁存器的有限电压增益的更简洁、精确的解决方案。对于图6q中的 CiAmp U6Ea和U6Eb,可以使用图4a、6a(l)、6a(2)的CiFET放大器中的任一个或图3a的CiFET 本身,包含关于速度的前馈选项。因为CiAmp的单位增益稳定,所以它们可以不像多个反相 器那样被关住。类似于图6p,电路6E0包含在控制时钟(现在示出)的“设置”相期间闭合/接 通的开关6Essl、6Ess2和6Ess3,以及在控制时钟的“启动”相期间闭合/接通的开关6Eesl和 6Ees2。第一CiAmp U6Ea和第二CiAmp U6Eb通过第二电容器6Eoc2串联耦合在一起。

[0304] 如可见,在“设置”相期间,开关6Essl、6Ess2和6Ess3以及6Eesl和6Ees2使得基准 RefOE通过第一电容器6Eocl电容式耦合到第一CiAmp U6Ea,使得通过将第一CiAmp U6Ea的 输出耦合到其输入而使第一CiAmp U6Ea自偏置,并且进一步使得通过将第二CiAmp U6Eb的 输出耦合到其输入而使第二CiAmp U6Eb自偏置。

[0305] 在“启动”相期间,开关6Essl、6Ess2和6Ess3以及6Eesl和6Ees2使得输入In6E通过 第一电容器6Eocl电容式耦合到第一CiAmp U6Ea,并且通过将第二CiAmp U6Eb的输出耦合 到第一CiAmp U6Ea的输入而建立从第二CiAmp U6Eb到U6Ea的反馈回路。

[0306] 任选地,额外的增益级或反相器U6Ec (可使用图4a、6a (I)、6a (2)的Cii^ET放大器中 的任一个或图3a的CiFET本身)可以通过电容器6Eocl与输入之间的电容器6Eoc3电容式耦 合到第一反相器U6Ea额外增益级U6Ec将在控制信号的“设置”相期间通过开关6Ess4自偏 置。

[0307] 图6r示出本发明的使用至少一个CiFET P61的电容式AC前馈晶体管电路6F0的示 意图。第一放大器P60可以是CiFET,其包含FET Q60和FET Q6UNiFET Q60和Q62的源极端子 60s和62s分别接收负电源,ΡΠΈΤ Q61和Q63的源极端子61s和63s接收正电源。漏极端子60d 和61d形成FET P60的输出,并且漏极端子62d和63d形成CiFET P61的输出。FET Q60和FET Q61的栅极端子60g和61g连接在一起以接收输入in6F;并且栅极端子62g和63g连接在一起 以接收第一FET P60的输出。输入in6F分别经由电容器6Fcl和6Fc2电容式耦合且前馈到第 二Cii7ET P61的iPort 62ni和63pi。电路6F0是到CiFET iPort的电容式前馈的最小晶体管 示意性实例。电容式前馈桥接偶数的反相增益级并在最后一个增益级的iPort处输入。任选 地,所有增益级可以是CiroT,或大部分增益级可以是现有FET,除了前馈入口点所处的放大 器将要求为CiFET以外。例如,放大器P60可以是现有FET;而放大器P61则要求是CiFET。此前 馈与图4 j中的反馈相反,其还用于所有CiFET电压放大器以稳定它们,从而使得所述放大器 当处于设置模式时将以单位增益操作。

[0308] 图6s示出相当于图6r中所示的电路的功能框图,其中放大器U6Ga对应于放大器 P60,并且放大器U6Gb对应于图6r中的CiFET P61。其输入in6G通过第一放大器U6Ga接收,接 着馈送到第二放大器或CiroT U6Gb。输入in6G通过第一电容器6Gcl和第二电容器6Gc2电容 式親合到iPort U6Gbpi和U6Gbni。

[0309] 图6t示出根据本发明的电容式iPort锁存器前馈电路6H0的示意图。类似于图6q中 所示的电路,电路6H0包含一对放大器U6Ha和U6Hb,其可以是图4a、6a(l)、6a⑵的CiroT放 大器中的任一个或图3a的CiFET本身。放大器U6Ha和U6Hb通过电容器6Hoc2串联连接。设置 开关6Hssl、6HSS2和6Hss3当控制信号(未示出)处于“设置”相时闭合/接通,并且启动开关 6Hesl和6Hes2当控制信号处于“启动”相时闭合/接通。控制信号在“设置”相与“启动”相之 间交替。第一电容器6Hocl具有第一和第二端子,并且第二端子连接到第一放大器U6Ha的输 入。任选地,电路6H0提供前馈路径6Hffp,其中到第一放大器U6Ha的输入可以分别通过电容 器6Hffl和6Hff2电容式前馈到PiPort U6Hbpi和NiPort U6Hbni。

[0310] 而在控制信号的“设置”相期间的操作中,这些开关6Hssl、6Hss2和6Hss3以及 6Hes 1和6Hes2使得基准Ref 6H连接到第一电容器6Hoc 1的第一端子,通过将第一放大器U6Ha 的输入连接到其输出而使第一放大器U6Ha自偏置;以及通过将第二放大器U6Hb的输入连接 其输出而使第二放大器U6Hb自偏置。在“设置”相期间,电容器6Hoc2存储放大器U6Ha和U6Hb 自偏置电压之间的差。在控制信号的“启动”相期间,这些开关6Hssl、6Hss2和6Hss3以及 6Hesl和6Hes2使得输入in6H连接到第一电容器6Hocl的第一端子,并且从第一放大器U6Ha 和第二放大器U6Hb消除任何自偏置。在“启动”相开始之后开关6Hes2很快闭合,以围绕放大 器U6Ha的锁存器环路提供正反馈,所述正反馈通过与放大器U6Hb串联的电容器6Hoc2输出, 所述放大器U6Hb已经通过前馈电容器6Hffl和6Hff2略微朝向正确状态推进。

[0311] 术语定义:

[0312] iFET: 4端子(加上体)装置,类似于场效应晶体管但具有使所述装置对电流输入刺 激作出响应的额外控制连接。

[0313] 源极沟道:iPort扩散与源极扩散之间的半导体区域。此区域中的导电通过栅极上 的合适电压实现。

[0314] 漏极沟道:漏极扩散与iPort扩散之间的半导体区域。此区域中的导电通过栅极上 的合适电压实现。

[0315] CiFET:图3a中所示的单级互补iFET复合装置。

[0316] 过饱和:指数性导电条件,类似于弱反型,但具有高栅极过驱动和沿着导电沟道的 强制低电压。图2b#23b。

[0317] 前馈:在早期为预测最终值而呈现有关输出的信号的技术。

[0318] 自偏置:不同于固定偏置电路,自偏置电路调整以适应局部条件,从而确立最优操 作点。

[0319] 对偶:(定理、表达等中)通过变量对的互换而与另一项相关,例如在“跨导”到“跨 阻”中的电流和电压。

[0320] 跨阻:是跨导的对偶,偶尔称为互阻。所述术语是转移电阻的缩写式。它是指两个 输出点处的电压的改变与相关的通过两个输入点的电流的改变之间的比率,且用符号表示 为rm:

Figure CN108141181AD00461

[0323] 跨阻的SI单位就是欧姆,如同电阻。

[0324] 对于小的信号交流电,本定义更简单:

Figure CN108141181AD00462

[0327] 跨阻抗:类似于跨阻,但进一步包含用于高频率应用的复杂变量。

[0328] 跨导是某些电子组件的属性。电导与电阻互反;跨导是输出处的电流变化与输入 处的电压变化的比率。它写作&amp;。对于直流电,跨导如下定义:

Figure CN108141181AD00463

[0330]

Figure CN108141181AD00471

[0331] 对于小的信号交流电,本定义更简单:

Figure CN108141181AD00472

[0334] 跨导是转移电导的缩写式。电导的旧单位姆欧(欧姆倒写)被替换为SI单位西门 子,符号为S (1西门子=1安培每伏)。

[0335] 跨导线性电路:跨导线性电路是使用跨导线性原理执行其功能的电路。这些是可 使用遵从指数电流-电压特性的晶体管一一这包含BJT和呈弱反型的CMOS晶体管一一制造 的电流模式电路。

[0336] 亚阈值导电或亚阈值漏电或亚阈值漏极电流是MOSFE T的源极与漏极之间在晶体 管处于亚阈值区或弱反型区(S卩,栅源电压低于阈值电压)中时的电流。Tsividis中描述了 各种反型程度的术语。(Yannis Tsividis (1999) ;《M0S电晶体的操作和建模》(第二版);纽 约:麦格劳-希尔(McGraw-Hi 11);第99页;ISBN 0-07-065523-5。)

[0337] 亚阈值斜率:在亚阈值区中,漏极电流行为虽然受栅极端子控制但仍类似于前向 偏置二极管的按指数律增大的电流。因此,在漏极、源极和块体电压固定的情况下的对数漏 极电流与栅极电压的绘图将展现此MOSFET操作状态中的近似对数线性行为。其斜率是亚阈 值斜率。

[0338] 扩散电流:扩散电流是半导体中由电荷载流子(空穴和/或电子)的扩散产生的电 流。扩散电流可与因半导体中的电场而形成的漂移电流的方向相同或相反。在P - η结中的均 衡状态下,耗尽区中的前向扩散电流与反向漂移电流平衡,使得净电流为零。扩散电流和漂 移电流一起通过漂移-扩散方程进行描述。

[0339] 漏极感应势垒降低:漏极感应势垒降低或DIBL是MOSFET中的短沟道效应,最初是 指晶体管的阈值电压在较高漏极电压下减小。

[0340] 随着沟道长度减小,来自源极的电子在其通往漏极的过程中要越过的势垒卿减 小。

[0341] 随着沟道长度减小,亚阈值区(弱反型)中的DIBL效应最初以亚阈值电流与栅偏置 曲线的简单平移且漏极电压改变的形式出现,这可建模为在漏极偏置情况下的阈值电压简 单改变。然而,在更短长度下,电流与栅偏置曲线的斜率减小,即,其需要栅偏置的较大改变 来实现漏极电流的相同改变。在极其短的长度下,栅极完全无法关断装置。这些效应无法作 为阈值调整进行建模。

[0342] DIBL还影响有源模式中的电流与漏极偏置曲线,使得电流随着漏极偏置而增大, 从而降低MOSFET输出电阻。这种增大超出了对输出电阻的正常沟道长度调制,且无法总是 作为阈值调整进行建模。

Claims (22)

1. 一种电压放大器,包括: 至少三个电流场效应晶体管互补对,每对包括P型电流场效应晶体管(PiFET)和η型电 流场效应晶体管(ΝΠΈΤ), PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子以及PiFET和NiFET中的 所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与所述扩散端子之间的源 极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述扩散端子引起贯穿所述 源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电容式耦合到所述源极和 漏极沟道; 其中,对于至少三个互补对中的每一对,所述PiFET的所述栅极端子和所述NiFET的所 述栅极端子连接在一起以形成输入,NiFET的所述源极端子连接到负电源且所述PiFET的所 述源极端子连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成 输出,并且 其中所述至少三个互补对通过将所述至少三个互补对的前一对的所述输出连接到后 一对的所述输入而串联连接。
2. 根据权利要求1所述的电压放大器,进一步包括一对转出电容器,将所述NiFET和 P iFET的所述第二对的输出电容式连接到所述第一对的所述扩散端子。
3. 根据权利要求1或2所述的电压放大器,进一步包括额外一对NiFET和PiFET作为前馈 对,其中所述前馈对接收所述电压放大器的输入作为到所述前馈对的栅极端子的输入,并 且耦合所述第三对的所述输出与所述前馈对的所述NiFET和PiFET的漏极端子以形成前馈 输出。
4. 一种差分电压放大器,包括: a. 正负电压输入端子,用于接收差分电压输入; b. 正负电压输出端子,用于输出差分电压输出; c. 模拟接地基准端子,用于接收模拟接地基准; d. 第一和第二多级放大器,所述第一和第二多级放大器中的每一个包括: i .至少三个电流场效应晶体管互补对,每个互补对包括P型电流场效应晶体管(PiFET) 和η型电流场效应晶体管(ΝΠΈΤ), 对于每个互补对,所述P iFET和所述NiFET中的每一个具有源极端子、漏极端子、栅极端 子以及PiFET和NiFET中的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子 与所述扩散端子之间的源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所 述扩散端子引起贯穿所述源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子 电容式耦合到所述源极和漏极沟道; 所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成输入, NiFET的所述源极端子连接到负电源且所述ΡΠΈΤ的所述源极端子连接到正电源,并且所述 ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成输出,并且 其中所述至少三个互补对通过将所述至少三个互补对的前一对的所述输出连接到后 一对的所述输入而串联连接, 其中,对于所述第一和第二多级放大器中的每一个,所述第一互补对的所述输入形成 输入端子并且所述最后一对的所述输出形成输出端子; e .第一和第二电容器,所述第一和第二电容器中的每一个具有第一和第二端子,所述 第一电容器的所述第二端子连接到所述第一多级放大器的所述输入端子,并且所述第二电 容器的所述第二端子连接到所述第二多级放大器的所述输入端子; f.通过控制信号控制的多个开关,其中控制信号在包括设置相和启动相的相位之间交 替; 其中,在所述控制信号的所述设置相期间,所述多个开关使得所述第一和第二电容器 的所述第一端子连接到所述模拟接地基准端子,并使所述输出端子连接到所述第一和第二 多级放大器中的每一个的所述输入端子,同时断开所述正负电压输入端子与正负电压输出 端子;并且 在所述控制信号的所述启动相期间,所述多个开关使得所述负电压输入端子连接到所 述第一电容器的所述第一端子并使所述正电压输入端子连接到所述第二电容器的所述第 一端子,并且使所述第一多级放大器的所述输出端子连接到所述正电压输出端子并使所述 第二多级放大器的所述输出端子连接到所述负电压输出端子。
5. 一种连续差分电压放大器,包括: a. 正负电压输入端子,用于接收差分电压输入; b. 正负电压输出端子,用于输出差分电压输出; c. 模拟接地基准端子,用于接收模拟接地基准; d. 根据权利要求4所述的第一和第二差分电压放大器,其中所述第一差分电压放大器 能用第一控制信号进行操作并且所述第二差分电压放大器能用第二控制信号进行操作,其 中所述第一和第二控制信号在设置相与启动相之间交替; 其中所述第一和第二差分电压放大器的所述正电压输入端子连接到所述连续差分电 压放大器的所述正电压输入端子,所述第一和第二差分电压放大器的所述负电压输入端子 连接到所述连续差分电压放大器的所述负电压输入端子,所述第一和第二差分电压放大器 的正输出端子连接到所述连续差分电压放大器的所述正电压输出端子,并且所述第一和第 二差分电压放大器的所述负电压输出端子连接到所述连续差分电压放大器的所述负电压 输出端子; 其中所述第一和第二控制信号异相,由此从所述连续差分电压放大器的所述正负电压 端子提供连续输出。
6. 根据权利要求5所述的连续差分电压放大器,其中所述第一控制信号与所述第二控 制信号之间的相位差为180度。
7. 一种差分电压放大器,包括: a. 正负电压输入端子,用于接收差分电压输入; b. 正负电压输出端子,用于输出差分电压输出; c. 模拟接地基准端子,用于接收模拟接地基准; d. 第一和第二多级放大器,所述第一和第二多级放大器中的每一个包括: i .至少三个电流场效应晶体管互补对, a)每对包括p型电流场效应晶体管(ΡΠΈΤ)和η型电流场效应晶体管(ΝΠΈΤ), a. PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子以及PiFET和NiFET中 的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与所述扩散端子之间的 源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述扩散端子引起贯穿所 述源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电容式耦合到所述源极 和漏极沟道; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子 连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成输出,并且 其中所述至少三个互补对通过将所述至少三个互补对的前一对的所述输出连接到后 一对的所述输入而串联连接, 其中,对于所述第一和第二多级放大器中的每一个,所述第一互补对的所述输入形成 输入端子并且所述最后一个互补对的所述输出形成输出端子; e .第一和第二电容器,所述第一和第二电容器中的每一个具有第一端子和第二端子, 所述第一电容器的所述第二端子连接到所述第一多级放大器的所述输入端子,并且所述第 二电容器的所述第二端子连接到所述第二多级放大器的所述输入端子; f. 第三和第四电容器,所述第二和第三电容器中的每一个具有第一端子和第二端子; g. 通过控制信号控制的多个开关,其中控制信号在包括设置相和启动相的相位之间交 替; 其中,在所述控制信号的所述设置相期间,所述多个开关使得所述第一和第二电容器 的所述第一端子连接到所述模拟接地基准端子,使所述输出端子连接到所述第一和第二多 级放大器中的每一个的所述输入端子,使所述第三电容器的所述第一端子和所述第四电容 器的所述第二端子连接到所述正电压输入端子,并且使所述第三电容器的所述第二端子和 所述第四电容器的所述第一端子连接到所述负电压输入端子,同时断开所述正负电压输出 端子;并且 在所述控制信号的所述启动相期间,所述多个开关使得所述第一多级放大器的所述输 出端子通过串联连接所述第三和第一电容器而电容式连接到所述第一多级放大器的所述 输入端子,使所述第二多级放大器的所述输出端子通过串联连接所述第四和第二电容器而 电容式连接到所述第二多级放大器的所述输入端子,并且使所述第一多级放大器的所述输 出端子连接到所述正电压输出端子并使所述第二多级放大器的所述输出端子连接到所述 负电压输出端子,同时断开所述负正电压输入端子与模拟接地基准端子。
8. 一种米样保持电压放大器,包括: a. 正负电压输入端子,用于接收差分电压输入; b. 输出端子,用于输出电压输出; c. 多级放大器,包括: i .至少三个电流场效应晶体管互补对, 每对包括P型电流场效应晶体管(Pii7ET)和η型电流场效应晶体管(ΝΠΈΤ), PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子以及PiFET和NiFET中的 所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与所述扩散端子之间的源 极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述扩散端子引起贯穿所述 源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电容式耦合到所述源极和 漏极沟道; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子 连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成输出, 其中所述至少三个互补对通过将所述至少三个互补对的前一对的所述输出连接到后 一对的所述输入而串联连接, 其中,对于所述第一和第二多级放大器中的每一个,所述第一对的所述输入形成输入 端子,并且所述最后一对的所述输出形成输出端子; d. 通过控制信号控制的多个开关,其中所述控制信号在第一相与第二相之间交替; e. 具有第一端子和第二端子的电容器,所述电容器的所述第二端子连接到所述多级放 大器的所述输入端子; 其中所述控制信号的所述设置相使得所述多个开关将所述正电压输入端子连接到所 述电容器的所述第一端子,并且进一步通过将所述多级放大器的所述输出端子连接到所述 输入端子而使得所述多级放大器自偏置,并且 其中所述控制信号的所述启动相使得所述多个开关将所述负电压输入端子连接到所 述电容器的所述第一端子,并且进一步使得所述多级放大器的所述输出端子连接到所述输 出电压端子。
9. 根据权利要求8所述的放大器,进一步包括基准端子,用于接收针对所述电压输出端 子的基准,以使所述基准端子与所述电压输出端子电阻式和/或电容式耦合。
10. 一种米样保持电压放大器,包括: a. 正负电压输入端子,用于接收差分电压输入; b. 输出端子,用于输出电压输出; c. 基准端子,用于接收输出电压基准; d. 多级放大器,包括: i .至少三个电流场效应晶体管互补对,每对包括P型电流场效应晶体管(PiFET)和η型 电流场效应晶体管(NiFET),PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子 以及PiFET和NiFET中的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与 所述扩散端子之间的源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述 扩散端子引起贯穿所述源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电 容式耦合到所述源极和漏极沟道; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子 连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成输出,并且 其中所述至少三个互补对通过将所述至少三个互补对的前一对的所述输出连接到后 一对的所述输入而串联连接, 其中,对于每个多级放大器,所述第一互补对的所述输入形成输入端子,并且所述最后 一个互补对的所述输出形成输出端子; e .第一和第二电容器,所述第一和第二电容器中的每一个具有第一和第二端子,所述 第一电容器的所述第二端子连接到所述第一多级放大器的所述输入端子; f. 通过控制信号控制的多个开关,其中控制信号反复地在设置相与启动相之间交替; 其中所述多级放大器的所述输出端子连接到所述采样保持电压放大器的所述输出端 子; 其中所述控制信号的所述设置相使得所述多个开关将所述正电压输入端子连接到所 述第二电容器的所述第一端子,将所述负电压输入端子连接到所述第二电容器的所述第二 端子,通过将所述多级放大器的所述输出端子连接到所述多级放大器的所述输入端子而使 所述多级放大器自偏置,并且将所述基准端子连接到所述第一电容器的所述第一端子; 其中所述控制信号的所述启动相使得所述第二电容器的所述第一端子与所述多级放 大器的所述输出端子耦合,所述第二电容器的所述第二端子连接到所述第一电容器的所述 第一端子。
11. 根据权利要求10所述的采样保持电压放大器,其中在从所述控制信号的所述设置 相过渡到所述启动相期间,所述多个开关的在所述设置相期间使得所述多级放大器自偏置 且使所述基准连接到所述第一电容器的所述第一端子的对应部分比所述多个开关的使得 所述正电压输入端子连接到所述第二电容器的所述第一端子并使所述负电压输入端子连 接到所述第二电容器的所述第二端子的另一对应部分更早断开连接。
12. —种精确的两倍增益模拟放大器,包括: a. 正负电压输入端子,用于接收差分电压输入; b. 输出端子,用于输出电压输出; c. 输出基准; d. 多级放大器,包括: i .至少三个电流场效应晶体管互补对,每对包括P型电流场效应晶体管(PiFET)和η型 电流场效应晶体管(NiFET),PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子 以及PiFET和NiFET中的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与 所述扩散端子之间的源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述 扩散端子引起贯穿所述源极和漏极沟道的所述扩散电荷密度的改变; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子 连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成输出;并且 其中所述至少三个互补对通过将所述至少三个互补对的前一对的所述输出连接到后 一对的所述输入而串联连接; 其中所述第一互补对的所述输入形成输入端子,所述最后一个互补对的所述输出形成 输出端子; e. 通过控制信号控制的多个开关,其中所述控制信号在第一相与第二相之间交替; f. 偏移电容器,具有第一和第二端子; g. 第一和第二电容器,各自具有第一和第二端子; h. 能通过所述控制信号操作的多个开关; 其中所述偏移电容器的所述第二端子连接到所述多级放大器的所述输入; 其中在所述控制信号的所述设置相期间,所述多个开关使得: i. 通过将所述多级放大器的所述输出端子连接到所述多级放大器的所述输入而使所 述多级放大器自偏置; ii. 所述输出基准连接到所述偏移电容器的所述第一端子; iii. 通过将所述第一和第二电容器的所述第一端子连接到所述正电压输入端子并将 所述第一和第二电容器的所述第二端子连接到所述负电压输入端子而使所述第一和第二 电容器并联连接;并且 在所述控制信号的所述启动相期间,所述多个开关使得: i.通过将所述多级放大器的所述输出端子连接到所述第一电容器的所述第一端子、将 所述第一电容器的所述第二端子连接到所述第二电容器的所述第一端子、将所述第二电容 器的所述第二端子连接到所述偏移电容器的所述第一端子,使所述多级放大器的所述输出 端子电容式连接到所述多级放大器的所述输入端子。
13. —种连续放大器,包括: a. 正负电压输入端子,用于接收差分电压输入; b. 输出端子; c. 通过第一和第二控制信号控制的多个开关,其中每个控制信号反复地在设置相与启 动相之间交替,并且所述第一和第二控制信号的相位差为180度; d. 第一和第二多级放大器,所述第一和第二多级放大器中的每一个包括: i .至少三个电流场效应晶体管互补对,每对包括P型电流场效应晶体管(PiFET)和η型 电流场效应晶体管(NiFET),PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子 以及PiFET和NiFET中的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与 所述扩散端子之间的源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述 扩散端子引起贯穿所述源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电 容式耦合到所述源极和漏极沟道; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子 连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成输出;并且 其中所述至少三个互补对通过将所述至少三个互补对的前一对的所述输出连接到后 一对的所述输入而串联连接; 其中,对于每个多级放大器,所述第一互补对的所述输入形成输入端子,并且所述最后 一个互补对的所述输出形成输出端子; e. 第一和第二偏移电容器,各自具有第一和第二端子,其中所述第一偏移电容器的所 述第二端子连接到所述第一多级放大器的所述输入端子,并且所述第二偏移电容器的所述 第二端子连接到所述第二多级放大器的所述输入端子; 其中所述第一控制信号的所述设置相使得将所述正电压输入端子连接到所述第一偏 移电容器的所述第一端子,并且进一步通过将所述第一多级放大器的所述输出端子连接到 所述第一多级放大器的所述输入端子而使所述第一多级放大器自偏置; 所述第二控制信号的所述设置相使得将所述正电压输入端子连接到所述第二偏移电 容器的所述第一端子,并且进一步通过将所述第二多级放大器的所述输出端子连接到所述 第二多级放大器的所述输入端子而使所述第二多级放大器自偏置; 所述第一控制信号的所述启动相使得将所述负电压输入端子连接到所述第一偏移电 容器的所述第一端子,并将所述第一多级放大器的所述输出端子连接到所述连续放大器的 所述输出端子;并且 所述第二控制信号的所述启动相使得将所述负电压输入端子连接到所述第二偏移电 容器的所述第一端子,并将所述第二多级放大器的所述输出端子连接到所述连续放大器的 所述输出端子。
14. 一种米样保持放大器,包括: a. 正负电压输入端子; b. 输出端子; c. 所述不同电平的多个基准,包含模拟接地; d. 多个对应于所述多个基准的偏移电容器,所述多个所述偏移电容器中的每一个包含 第一和第二端子; e. 多个飞跨电容器,所述多个飞跨电容器中的每一个具有第一和第二端子; f. 通过时钟控制的多个开关,所述时钟在设置相与启动相之间交替; g. 多级放大器,包括: i .至少三个电流场效应晶体管互补对,每对包括P型电流场效应晶体管(PiFET)和η型 电流场效应晶体管(NiFET),PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子 以及PiFET和NiFET中的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与 所述扩散端子之间的源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述 扩散端子引起贯穿所述源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电 容式耦合到所述源极和漏极沟道; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子 连接到正电源,并且所述NiFET和所述PiFET的所述漏极端子连接在一起以形成输出,并且 其中,对于每个多级放大器,所述至少三个互补对通过将所述至少三个互补对的前一对的 所述输出连接到后一对的所述输入而串联连接; 其中,对于每个多级放大器,所述第一互补对的所述输入形成输入端子,并且所述最后 一个互补对的所述输出形成输出端子; 其中所述多级放大器的所述输出端子与所述采样保持放大器的所述输出端子连通,并 且所述多个所述偏移电容器的所述第二端子连接到所述多级放大器的所述输入端子; 其中,在所述时钟的设置相期间,所述多个开关使得将所述多个飞跨电容器的所述第 一端子连接到所述采样保持放大器的所述正电压输入端子,将所述多个飞跨电容器的所述 第二端子连接到所述采样保持放大器的所述负输入电压输入端子,将所述多个所述偏移电 容器的所述第一端子中的每一个连接到所述多个基准中的所述对应一个,并且通过将所述 多级放大器的所述输出端子连接到所述多级放大器的所述输入端子而使所述多级放大器 自偏置;并且 在所述时钟的启动相期间,所述多个开关使得将所述多个所述飞跨电容器彼此串联连 接并且与所述多个所述偏移电容器中的选定一个串联连接,并且通过所述多个所述飞跨电 容器和所述多个所述偏移电容器中的所述选定一个将所述多级放大器的所述输出端子电 容式耦合到所述多级放大器的所述输入端子; 其中所述多个所述偏移电容器中的所述选定一个连接到所述多个基准中的所述对应 一个,其中所述多个基准中的所述对应一个的电压电平高于或等于所述采样保持放大器的 所述正电压输入端子处的所述电压电平,并且所述采样保持放大器的所述正电压输入端子 处的所述电压电平高于一定程度的电压电平,所述程度低于所述多个基准中的所述对应一 个。
15.—种数/模转换器,包括: a. 正负电压输入端子; b. 输出端子; c. 所述不同电平的多个基准,包含模拟接地; d. 多个对应于所述多个基准的偏移电容器,所述多个所述偏移电容器中的每一个包含 第一和第二端子; e. 多个飞跨电容器,所述多个飞跨电容器中的每一个具有第一和第二端子; f. 部分地通过时钟控制的多个开关,所述时钟在设置相与启动相之间交替; g. 多级放大器,包括: i .至少三个电流场效应晶体管互补对,每对包括P型电流场效应晶体管(PiFET)和η型 电流场效应晶体管(NiFET),PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子 以及PiFET和NiFET中的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与 所述扩散端子之间的源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述 扩散端子引起贯穿所述源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电 容式耦合到所述源极和漏极沟道; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述每对的所述NiFET的所述源极端子连接到负电源且所述PiFET的所 述源极端子连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成 输出;并且 其中,对于每个多级放大器,所述至少三个互补对通过将所述至少三个互补对的前一 对的所述输出连接到后一对的所述输入而串联连接; 其中,对于每个多级放大器,所述第一互补对形成输入端子,并且所述最后一个互补对 的所述输出形成输出端子; 其中所述多级放大器的所述输出端子与所述采样保持放大器的所述输出端子连通,并 且所述多个所述偏移电容器的所述第二端子连接到所述多级放大器的所述输入端子; 其中,在所述时钟的设置相期间,所述多个开关使得将所述多个飞跨电容器与所述采 样保持放大器的所述正负电压输入端子親合,将所述多个所述偏移电容器的所述第一端子 中的每一个连接到所述多个基准中的所述对应一个,并且通过将所述多级放大器的所述输 出端子连接到所述多级放大器的所述输入端子而使所述多级放大器自偏置;并且 在所述时钟的启动相期间,所述多个开关使得将所述多个所述飞跨电容器与所述多个 所述偏移电容器中的选定一个耦合,并且通过所述多个所述飞跨电容器和所述多个所述偏 移电容器中的所述选定一个将所述多级放大器的所述输出端子电容式耦合到所述多级放 大器的所述输入端子; 其中所述多个所述偏移电容器中的所述选定一个是基于模拟输出的数字表示的值而 选择的。
16. 根据权利要求15所述的数/模转换器,其中所述多个所述飞跨电容器在所述时钟的 所述设置相期间串联连接,并且所述多个所述飞跨电容器在所述时钟的所述启动相期间并 联连接。
17. —种数/模转换器,包括: a. 正负电压输入端子; b. 正负电压输出端子; c. 所述不同电平的多个基准,包含模拟接地; d. 第一多个偏移电容器和第二多个偏移电容器,所述第一和第二多个所述偏移电容器 中的多个每一个对应于所述多个所述基准,所述第一和第二多个所述偏移电容器中的每一 个包含第一和第二端子; e. 第一和第二飞跨电容器,所述第一和第二飞跨电容器中的每一个具有第一和第二端 子; f. 部分地通过时钟控制的多个开关,所述时钟在设置相与启动相之间交替; g. 第一和第二多级放大器,所述第一和第二多级放大器中的每一个包括: i .至少三个电流场效应晶体管互补对,每对包括P型电流场效应晶体管(PiFET)和η型 电流场效应晶体管(NiFET),PiFET和NiFET中的每一个具有源极端子、漏极端子、栅极端子 以及PiFET和NiFET中的所述每一者的所述对应导电类型的扩散端子,界定所述源极端子与 所述扩散端子之间的源极沟道,以及所述漏极端子与所述扩散端子之间的漏极沟道,所述 扩散端子引起贯穿所述源极和漏极沟道的所述扩散电荷密度的改变,并且所述栅极端子电 容式耦合到所述源极和漏极沟道; 其中,对于每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接 在一起以形成输入,所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子 连接到正电源,并且所述ΝΠΈΤ和所述ΡΠΈΤ的所述漏极端子连接在一起以形成输出,并且 其中,对于每个多级放大器,所述至少三个互补对通过将所述至少三个互补对的前一 对的所述输出连接到后一对的所述输入而串联连接; 其中,对于每个多级放大器,所述第一互补对的所述输入形成输入端子,并且所述最后 一个互补对的所述输出形成输出端子; 其中所述第一多级放大器的所述输出端子与所述采样保持放大器的所述正电压输出 端子连通,所述第二多级放大器的所述输出端子与所述采样保持放大器的所述负电压输出 端子连通,所述第一多个所述偏移电容器的所述第二端子连接到所述第一多级放大器的所 述输入端子,并且所述第二多个所述偏移电容器的所述第二端子连接到所述第二多级放大 器的所述输入端子; 其中,在所述时钟的设置相期间,所述多个开关使得将所述第一和第二飞跨电容器与 所述采样保持放大器的所述正负电压输入端子串联耦合,将所述第一和第二多个所述偏移 电容器的所述第一端子中的每一个连接到所述多个基准中的所述对应一个,并且通过将所 述第一多级放大器的所述输出端子连接到所述第一多级放大器的所述输入端子并将所述 第二多级放大器的所述输出端子连接到所述第二多级放大器的所述输入端子而使所述第 一和第二多级放大器自偏置;并且 在所述时钟的启动相期间,所述多个开关使得将所述第一飞跨电容器与所述第一多个 所述偏移电容器中的选定一个串联耦合,将所述第二飞跨电容器与所述第二多个所述偏移 电容器中的选定一个串联耦合,通过所述第一飞跨电容器和所述第一多个所述偏移电容器 中的所述选定一个将所述第一多级放大器的所述输出端子电容式耦合到所述第一多级放 大器的所述输入端子,并且通过所述第二飞跨电容器和所述第二多个所述偏移电容器中的 所述选定一个将所述第二多级放大器的所述输出端子电容式耦合到所述第二多级放大器 的所述输入端子; 其中所述第一和第二多个所述偏移电容器中的所述选定一个是基于模拟输出的数字 表示的值而选择的。
18. —种接收输入和基准以产生输出的锁存比较器,包括: a. 第一和第二电流场效应晶体管互补对,每个互补对包括p型电流场效应晶体管 (ΡΠΈΤ)和η型电流场效应晶体管(ΝΠΈΤ),所述ΡΠΈΤ和所述ΝΠΈΤ中的每一个具有: i.源极端子、漏极端子、栅极端子以及所述PiFET和所述NiFET中的所述每一者的所述 对应导电类型的扩散端子,界定所述源极端子与所述扩散端子之间的源极沟道,以及所述 漏极端子与所述扩散端子之间的漏极沟道,所述扩散端子引起贯穿所述源极和漏极沟道的 所述扩散电荷密度的改变,并且所述栅极端子电容式耦合到所述源极和漏极沟道; 其中,对于所述每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子 连接在一起以形成输入,所述ΝΠΈΤ的所述源极端子连接到负电源且所述ΡΠΈΤ的所述源极 端子连接到正电源,并且所述NiFET和所述PiFET的所述漏极端子连接在一起以形成输出, 并且 其中所述第二互补对的所述输出耦合到所述锁存比较器的所述输出; b. 能通过控制信号操作的多个开关,所述控制信号在设置相与启动相之间交替; c. 第一电容器和第二电容器,所述第一和第二电容器中的每一个具有第一端子和第二 端子,所述第一电容器的所述第二端子连接到所述第一互补对的所述输入, 所述第一互补对的所述输出电容式耦合到所述第二互补对的所述输入; 其中,在所述控制信号的所述设置相期间,所述多个开关使得所述基准耦合到所述第 一电容器的所述第一端子以电容式親合到所述第一互补对的所述输入,通过将所述第一互 补对的所述输出耦合到所述第一互补对的所述输入而使所述第一互补对自偏置,并且通过 将所述第二互补对的所述输出耦合到所述第二互补对的所述输入而使所述第二互补对自 偏置;并且 在所述控制信号的所述启动相期间,所述多个开关使得所述锁存比较器的所述输入耦 合到所述第一电容器的所述第一端子以电容式耦合到所述第一互补对的所述输入,并使所 述第二互补对的所述输出耦合到所述第一互补对的所述输入。
19. 一种接收输入和基准以产生输出的锁存比较器,包括: a.第一和第二多级放大器,每个多级放大器包括至少三个电流场效应晶体管互补对, 每个互补对包括P型电流场效应晶体管(PiFET)和η型电流场效应晶体管(NiFET),所述 ΡΠΈΤ和所述ΝΠΈΤ中的每一个具有: i.源极端子、漏极端子、栅极端子以及所述PiFET和所述NiFET中的所述每一者的所述 对应导电类型的扩散端子,界定所述源极端子与所述扩散端子之间的源极沟道,以及所述 漏极端子与所述扩散端子之间的漏极沟道,所述扩散端子引起贯穿所述源极和漏极沟道的 所述扩散电荷密度的改变,并且所述栅极端子电容式耦合到所述源极和漏极沟道; 其中,对于所述每个互补对,所述PiFET的所述栅极端子和所述NiFET的所述栅极端子 连接在一起以形成输入,所述ΝΠΈΤ的所述源极端子连接到负电源且所述ΡΠΈΤ的所述源极 端子连接到正电源,并且所述NiFET和所述PiFET的所述漏极端子连接在一起以形成输出, 并且 其中,对于每个多级放大器,所述至少三个互补对通过将所述至少三个互补对的前一 对的所述输出连接到后一对的所述输入而串联连接, 所述第二多级放大器的所述输出耦合到所述锁存比较器的所述输出; b. 能通过控制信号操作的多个开关,所述控制信号在设置相与启动相之间交替; c. 第一电容器和第二电容器,所述第一和第二电容器中的每一个具有第一端子和第二 端子,所述第一电容器的所述第二端子连接到所述第一多级放大器的所述输入, 所述第一互补对的所述输出电容式耦合到所述第二多级放大器的所述输入; 其中,在所述控制信号的所述设置相期间,所述多个开关使得所述基准耦合到所述第 一电容器的所述第一端子以电容式耦合到所述第一多级放大器的所述输入,通过将所述第 一多级放大器的所述输出耦合到所述第一多级放大器的所述输入而使所述第一多级放大 器自偏置,并且通过将所述第二多级放大器的所述输出耦合到所述第二多级放大器的所述 输入而使所述第二多级放大器自偏置;并且 在所述控制信号的所述启动相期间,所述多个开关使得所述锁存比较器的所述输入耦 合到所述第一电容器的所述第一端子以电容式親合到所述第一多级放大器的所述输入,并 使所述第二多级放大器的所述输出耦合到所述第一多级放大器的所述输入。
20.—种用于产生第一和第二控制信号的控制电路,所述第二信号是所述第一控制信 号的反相信号,所述控制电路包括: a. 第一“与”门,接收第一和第二输入端子处的时钟信号; b. 第二“与”门,通过第一和第二输入端子处的反相器接收时钟信号; c. 用于产生所述第一控制信号的第一对准块,所述第一对准块从所述第一“与”门接收 输出,包括: i .第一反相器和第一缓冲器,用于从所述第一“与”门接收所述输出, ii.第二反相器和第三反相器,其中所述第二反相器接收所述第一缓冲器的输出和所 述第三反相器的输出,所述第三反相器接收所述第一反相器的输出和所述第三反相器的输 出; 其中所述第一和第二反相器的所述输出以及所述第一缓冲器和所述第三反相器的所 述输出形成所述第一控制信号, d. 第二对准块,用于产生所述第二控制信号,所述对准块从所述第二“与”门接收输出, 包括: i第一反相器和第一缓冲器,用于从所述第二“与”门接收所述输出, ii.第二反相器和第三反相器,其中所述第二反相器接收所述第一缓冲器的输出和所 述第三反相器的输出,所述第三反相器接收所述第一反相器的输出和所述第三反相器的输 出, 其中所述第一和第二反相器的所述输出以及所述第一缓冲器和所述第三反相器的所 述输出形成所述第二控制信号。
21. 根据权利要求20所述的控制电路,其中来自所述第一和第二对准块的所述输出与 缓冲器耦合。
22. 根据权利要求20所述的控制电路,其中所述时钟与缓冲器耦合。
CN201680056749.5A 2015-07-30 2016-07-29 多级式且前馈补偿的互补电流场效应晶体管放大器 CN108141181A (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
US201562198927P true 2015-07-30 2015-07-30
US62/198,927 2015-07-30
US201562268983P true 2015-12-17 2015-12-17
US62/268,983 2015-12-17
US201662309903P true 2016-03-17 2016-03-17
US62/309,903 2016-03-17
PCT/US2016/044770 WO2017019973A1 (en) 2015-07-30 2016-07-29 Multi-stage and feed forward compensated complementary current field effect transistor amplifiers

Publications (1)

Publication Number Publication Date
CN108141181A true CN108141181A (zh) 2018-06-08

Family

ID=57885521

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680056749.5A CN108141181A (zh) 2015-07-30 2016-07-29 多级式且前馈补偿的互补电流场效应晶体管放大器

Country Status (3)

Country Link
US (1) US10491177B2 (zh)
CN (1) CN108141181A (zh)
WO (1) WO2017019973A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110932717A (zh) 2015-07-29 2020-03-27 电路种子有限责任公司 固态装置
WO2017019978A1 (en) 2015-07-30 2017-02-02 Circuit Seed, Llc Low noise trans-impedance amplifiers based on complementary current field-effect transistor devices
CN108140614A (zh) 2015-07-30 2018-06-08 电路种子有限责任公司 基于互补电流场效应晶体管装置的参考产生器和电流源晶体管
WO2017105554A1 (en) * 2015-12-14 2017-06-22 Circuit Seed, Llc Super-saturation current field effect transistor and trans-impedance mos device
US10403643B2 (en) * 2017-05-04 2019-09-03 Arm Limited Inverter circuitry
GB2568108A (en) 2017-11-07 2019-05-08 Analog Devices Global Current steering digital to analog converter

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3887878A (en) * 1974-03-04 1975-06-03 Rca Corp Transistor series amplifier
JPS562962B2 (zh) * 1974-08-23 1981-01-22
US4247859A (en) * 1974-11-29 1981-01-27 Westinghouse Electric Corp. Epitaxially grown silicon layers with relatively long minority carrier lifetimes
JPS5855685B2 (zh) 1975-09-03 1983-12-10 Hitachi Ltd
JPS55128910A (en) 1979-03-28 1980-10-06 Hitachi Ltd Complementary mis amplifying circuit
US4282477A (en) * 1980-02-11 1981-08-04 Rca Corporation Series voltage regulators for developing temperature-compensated voltages
US4607274A (en) 1982-10-15 1986-08-19 Nec Corporation Complementary MOS field effect transistor integrated circuit with protection function
DE3743930A1 (de) * 1987-12-23 1989-07-06 Siemens Ag Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik
US4910709A (en) 1988-08-10 1990-03-20 International Business Machines Corporation Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell
US4927779A (en) 1988-08-10 1990-05-22 International Business Machines Corporation Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor
EP0488801B1 (en) 1990-11-30 1998-02-04 Sharp Kabushiki Kaisha Thin-film semiconductor device
US5336937A (en) 1992-08-28 1994-08-09 State University Of New York Programmable analog synapse and neural networks incorporating same
US5349311A (en) 1992-11-23 1994-09-20 National Semiconductor Corporation Current starved inverter voltage controlled oscillator
WO1995034913A1 (en) 1994-06-16 1995-12-21 Anadigics, Inc. Bootstrapped-gate field effect transistors and circuits thereof
JP4253052B2 (ja) 1997-04-08 2009-04-08 株式会社東芝 半導体装置
US6081218A (en) 1998-01-30 2000-06-27 Lucent Technologies, Inc. Five-level switched-capacitor DAC, method of operation thereof and sigma-delta converter employing the same
US6046638A (en) 1998-03-04 2000-04-04 Nortel Networks Corporation Receive amplifier for reception of high-speed data signals
US6479847B2 (en) 1999-05-07 2002-11-12 International Business Machines Corporation Method for complementary oxide transistor fabrication
GB9920078D0 (en) 1999-08-24 1999-10-27 Sgs Thomson Microelectronics Current reference circuit
US6441663B1 (en) 2000-11-02 2002-08-27 International Business Machines Corporation SOI CMOS Schmitt trigger circuits with controllable hysteresis
JP4358998B2 (ja) 2001-02-01 2009-11-04 株式会社日立製作所 薄膜トランジスタ装置およびその製造方法
US6771131B2 (en) 2002-05-09 2004-08-03 Intel Corporation CMOS Amplifier for optoelectronic receivers
JP3980431B2 (ja) 2002-07-19 2007-09-26 Necエレクトロニクス株式会社 バッファ回路とバッファツリー及び半導体装置
US6784824B1 (en) 2002-08-29 2004-08-31 Xilinx, Inc. Analog-to-digital converter which is substantially independent of capacitor mismatch
US6941116B2 (en) 2002-11-27 2005-09-06 Broadcom Corp. Linearization technique for phase locked loops employing differential charge pump circuitry
JP4237595B2 (ja) 2003-09-24 2009-03-11 株式会社東芝 スタティックランダムアクセスメモリ
KR100574967B1 (ko) 2004-01-29 2006-04-28 삼성전자주식회사 Mtcmos용 제어회로
US7183531B2 (en) * 2004-03-31 2007-02-27 Micron Technology, Inc. Amplification with feedback capacitance for photodetector signals
US7173407B2 (en) 2004-06-30 2007-02-06 Analog Devices, Inc. Proportional to absolute temperature voltage circuit
US7067868B2 (en) 2004-09-29 2006-06-27 Freescale Semiconductor, Inc. Double gate device having a heterojunction source/drain and strained channel
US7199743B2 (en) 2004-12-29 2007-04-03 Intel Corporation Cyclic digital to analog converter
US7741182B2 (en) 2005-01-28 2010-06-22 Nxp B.V. Method of fabricating a dual gate FET
EP1917715A2 (en) 2005-07-22 2008-05-07 Nanopower Technologies, Inc. High sensitivity rfid tag integrated circuits
KR100652422B1 (ko) 2005-08-10 2006-12-01 삼성전자주식회사 온-칩 온도 센서 및 온도 검출 방법, 이를 이용한 리프레쉬제어 방법
US7236043B2 (en) * 2005-10-17 2007-06-26 Atmel Corporation Antifuse programming, protection, and sensing device
US7569873B2 (en) 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
US7683701B2 (en) 2005-12-29 2010-03-23 Cypress Semiconductor Corporation Low power Bandgap reference circuit with increased accuracy and reduced area consumption
US7511648B2 (en) 2007-04-23 2009-03-31 Texas Instruments Incorporated Integrating/SAR ADC and method with low integrator swing and low complexity
US7554409B1 (en) * 2007-09-27 2009-06-30 Cirrus Logic, Inc. Over-current protection circuit and method for protecting switching power amplifier circuits
US7598775B2 (en) 2007-12-19 2009-10-06 Integrated Device Technology, Inc. Phase and frequency detector with zero static phase error
US7755107B2 (en) 2008-09-24 2010-07-13 Skyworks Solutions, Inc. Bipolar/dual FET structure including enhancement and depletion mode FETs with isolated channels
US8294525B2 (en) 2010-06-18 2012-10-23 International Business Machines Corporation Technique for linearizing the voltage-to-frequency response of a VCO
US8525564B2 (en) 2010-10-20 2013-09-03 University Of Southern California Charge-based phase locked loop charge pump
KR101827848B1 (ko) 2010-10-22 2018-03-23 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비한 표시 장치
KR20120043522A (ko) 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 반도체 메모리 소자의 내부 전압 발생기
JP2013026959A (ja) 2011-07-25 2013-02-04 Renesas Electronics Corp 信号変換回路、その信号変換回路を備えるアイソレータ回路及び信号変換方法
TWI532389B (zh) 2012-01-06 2016-05-01 立錡科技股份有限公司 聲音輸出裝置的控制電路及方法以及電荷幫浦及其控制方法
TWI440316B (zh) 2012-04-26 2014-06-01 無線信號傳收裝置
US8647937B2 (en) 2012-06-26 2014-02-11 Globalfoundries Singapore Pte. Ltd. Deep depleted channel MOSFET with minimized dopant fluctuation and diffusion levels
CN103684427A (zh) 2012-09-05 2014-03-26 瑞昱半导体股份有限公司 锁相回路
JP2014063929A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体装置およびその製造方法
JP6263833B2 (ja) 2012-10-22 2018-01-24 株式会社ソシオネクスト 電子回路および半導体装置
US8912940B2 (en) 2012-11-14 2014-12-16 Analog Devices Technology String DAC charge boost system and method
US9160293B2 (en) 2013-09-07 2015-10-13 Robert C. Schober Analog amplifiers and comparators
CN104465657B (zh) 2013-09-22 2017-10-20 中芯国际集成电路制造(上海)有限公司 互补tfet 及其制造方法
CN110932717A (zh) 2015-07-29 2020-03-27 电路种子有限责任公司 固态装置
CN108140614A (zh) 2015-07-30 2018-06-08 电路种子有限责任公司 基于互补电流场效应晶体管装置的参考产生器和电流源晶体管
WO2017019978A1 (en) 2015-07-30 2017-02-02 Circuit Seed, Llc Low noise trans-impedance amplifiers based on complementary current field-effect transistor devices

Also Published As

Publication number Publication date
US10491177B2 (en) 2019-11-26
WO2017019973A1 (en) 2017-02-02
US20180226930A1 (en) 2018-08-09

Similar Documents

Publication Publication Date Title
Wambacq et al. Distortion analysis of analog integrated circuits
Shoji Theory of CMOS digital circuits and circuit failures
Peiravi et al. Robust low leakage controlled keeper by current-comparison domino for wide fan-in gates
Liu et al. Cell-based variable-gain amplifiers with accurate dB-linear characteristic in 0.18 µm CMOS technology
Ferri et al. Low-voltage low-power CMOS current conveyors
Minaei et al. A new CMOS electronically tunable current conveyor and its application to current-mode filters
Ferreira et al. An ultra-low-voltage ultra-low-power CMOS Miller OTA with rail-to-rail input/output swing
US6133799A (en) Voltage controlled oscillator utilizing threshold voltage control of silicon on insulator MOSFETS
US3991380A (en) Complementary field effect transistor differential amplifier
Shibata et al. A functional MOS transistor featuring gate-level weighted sum and threshold operations
US20150270812A1 (en) Electronic Biasing Circuit for Constant Transconductance
Motamed et al. A low-voltage low-power wide-range CMOS variable gain amplifier
US6794915B2 (en) MOS latch with three stable operating points
Colinge Fully-depleted SOI CMOS for analog applications
Flandre et al. Fully depleted SOI CMOS technology for heterogeneous micropower, high-temperature or RF microsystems
US4274014A (en) Switched current source for current limiting complementary symmetry inverter
KR0137046B1 (ko) Mos 트랜지스터를 사용하는 2상한 멀티플라이어 및 튜닝 가능한 연산 트랜스컨덕턴스증폭기
De Marcellis et al. The VCG-CCII: a novel building block and its application to capacitance multiplication
JP2006279928A (ja) 動的な漏れ電流補償を有するキーパ回路
CN100452438C (zh) 浮动栅晶体管
CN102045035B (zh) 一种低功耗宽带高增益高摆率单级运算跨导放大器
Alioto et al. Model and design of bipolar and MOS current-mode logic: CML, ECL and SCL digital circuits
Ramirez-Angulo et al. Modeling multiple-input floating-gate transistors for analog signal processing
EP0045841A1 (en) Linear voltage-current converter
US20050046494A1 (en) Low power quadrature voltage controlled oscillator using back gate

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination