CN108053789A - 显示装置、栅极驱动器及其控制方法 - Google Patents

显示装置、栅极驱动器及其控制方法 Download PDF

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Abstract

本发明提出一种显示装置、栅极驱动器及其控制方法,其中,栅极驱动器包括:多个时钟信号端和降噪控制端;N级级联的栅极驱动单元,N级栅极驱动单元中每级栅极驱动单元连接相应的时钟信号端,N级栅极驱动单元还连接降噪控制端,每级栅极驱动单元根据相应的时钟信号端的信号上拉该级栅极驱动单元的输出端的电压,还根据降噪控制端的信号进行降噪,其中,N为大于1的整数;控制单元,控制单元分别与多个时钟信号端和降噪控制端相连,控制单元用于对多个时钟信号端的信号进行检测,并在至少一个时钟信号端的信号出现异常时输出有效电平至降噪控制端,以使N级栅极驱动单元进行降噪,从而能够防止多输出的产生,提高栅极驱动器的信赖性。

Description

显示装置、栅极驱动器及其控制方法

技术领域

[0001] 本发明涉及显示技术领域,尤其涉及一种栅极驱动器、一种显示装置以及一种栅 极驱动器的控制方法。

背景技术

[0002] 随着生活的多元化,同一显示装置会播放不同频率的画面,特别是对于广告播放 器而言。但是,相关技术存在的问题是,在同一帧内,频率切换时,时钟信号即CLK信号容易 发生丢帧等现象,从而引发多输出,对栅极驱动电路的晶体管造成损伤,导致电路的信赖性 降低。

发明内容

[0003] 本发明旨在至少在一定程度上解决相关技术中的技术问题之一。

[0004] 为此,本发明的第一个目的在于提出一种栅极驱动器,能够防止多输出的产生,提 高栅极驱动器的信赖性。

[0005] 本发明的第二个目的在于提出一种显示装置。本发明的第三个目的在于提出一种 栅极驱动器的控制方法。本发明的第四个目的在于提出一种非临时性可读存储介质。

[0006] 为达上述目的,本发明第一方面实施例提出了一种栅极驱动器,包括:多个时钟信 号端和降噪控制端;N级级联的栅极驱动单元,N级所述栅极驱动单元中每级栅极驱动单元 连接相应的时钟信号端,所述N级所述栅极驱动单元还连接所述降噪控制端,每级栅极驱动 单元根据相应的时钟信号端的信号上拉该级栅极驱动单元的输出端的电压,还根据所述降 噪控制端的信号进行降噪,其中,N为大于1的整数;控制单元,所述控制单元分别与所述多 个时钟信号端和所述降噪控制端相连,所述控制单元用于对所述多个时钟信号端的信号进 行检测,并在至少一个时钟信号端的信号出现异常时输出有效电平至所述降噪控制端,以 使所述N级栅极驱动单元进行降噪。

[0007] 根据本发明实施例的栅极驱动器,N级栅极驱动单元中每级栅极驱动单元连接相 应的时钟信号端,N级栅极驱动单元还连接降噪控制端,每级栅极驱动单元根据相应的时钟 信号端的信号上拉该级栅极驱动单元的输出端的电压,还根据所述降噪控制端的信号进行 降噪,进而控制单元对多个时钟信号端的信号进行检测,并在至少一个时钟信号端的信号 出现异常时输出有效电平至降噪控制端,以使N级栅极驱动单元进行降噪,从而能够防止多 输出的产生,避免对栅极驱动电路的晶体管造成损伤,提高栅极驱动器的信赖性。

[0008] 根据本发明的一个实施例,所述多个时钟信号端被构造为P组时钟信号单元,每组 时钟信号单元包括两个时钟信号端,其中所述两个时钟信号端的信号互为反相,P为正整 数,其中,所述控制单元包括:P个检测器,每个检测器用于对每组时钟信号单元中的两个时 钟信号端进行比较,并在所述两个时钟信号端的电平相同时判断所述两个时钟信号端中的 至少一个出现异常;控制器,所述控制器与所述P个检测器分别相连,所述控制器用于在至 少一个时钟信号端的信号出现异常时输出有效电平至所述降噪控制端。

[0009] 根据本发明的一个实施例,所述每级栅极驱动单元包括上拉模块、驱动控制模块 和下拉模块,其中,所述上拉模块的第一端与所述驱动控制模块相连,所述上拉模块的第二 端与相应的时钟信号端相连,所述上拉模块的第三端与该级栅极驱动单元的输出端相连, 其中,所述上拉模块的第一端与所述驱动控制模块之间具有第一节点;所述下拉模块的第 一端与所述第一节点相连,所述下拉模块的第二端与该级栅极驱动单元的输出端相连,所 述下拉模块的第三端与所述降噪控制端相连,所述下拉模块在所述降噪控制端为所述有效 电平时下拉所述第一节点和该级栅极驱动单元的输出端的电压以使该级栅极驱动单元进 行降噪。

[0010] 根据本发明的一个实施例,所述下拉模块包括第一晶体管和第二晶体管,所述第 一晶体管的控制极与所述第二晶体管的控制极相连后再与所述降噪控制端相连,所述第一 晶体管的第一极与所述第一节点相连,所述第一晶体管的第二极与第一电源端相连,所述 第二晶体管的第一极与所述栅极驱动单元的输出端相连,所述第二晶体管的第二极与所述 第一电源端相连。

[0011] 根据本发明的一个实施例,所述P组时钟信号单元包括2P个时钟信号端,所述2P个 时钟信号端依次迭代地与所述N级栅极驱动单元相连,且所述2P个时钟信号端的信号依次 错开预设相位以使第m个时钟信号端的信号与第(P+m)个时钟信号端的信号互为反相,其 中,m=l、2、......、P〇

[0012] 根据本发明的一个实施例,当P为1时,所述N级栅极驱动单元中每级栅极驱动单元 具有输入端、第一复位端和第二复位端,每级栅极驱动单元的输入端连接前一级栅极驱动 单元的输出端,每级栅极驱动单元的第一复位端和第二复位端均连接后一级栅极驱动单元 的输出端。

[0013] 根据本发明的一个实施例,当P大于1时,每级栅极驱动单元具有输入端、第一复位 端和第二复位端,每级栅极驱动单元的输入端连接前P级栅极驱动单元的输出端,每级栅极 驱动单元的第一复位端连接后P级栅极驱动单元的输出端,每级栅极驱动单元的第二复位 端连接后(P+1)级栅极驱动单元的输出端。

[0014] 根据本发明的一个实施例,所述P个检测器和所述控制器均通过与门、或门以及非 门构造,所述P个检测器中每个在输入的两个时钟信号端的电平相同时输出第一电平,所述 控制器在所述P个检测器中至少一个输出所述第一电平时输出所述有效电平。

[0015] 为达到上述目的,本发明第二方面实施例提出了一种显示装置,包括所述的栅极 驱动器。

[0016] 根据本发明实施例提出的显示装置,通过上述栅极驱动电路,从而能够防止多输 出的产生,避免对栅极驱动电路的晶体管造成损伤,提高栅极驱动器的信赖性。

[0017] 为达到上述目的,本发明第三方面实施例提出了一种栅极驱动器的控制方法,所 述栅极驱动器包括多个时钟信号端、降噪控制端和N级级联的栅极驱动单元,N级所述栅极 驱动单元中每级栅极驱动单元连接相应的时钟信号端,所述N级所述栅极驱动单元还连接 所述降噪控制端,N为大于1的整数,所述方法包括以下步骤:对所述多个时钟信号端的信号 进行检测;在至少一个时钟信号端的信号出现异常时,输出有效电平至所述降噪控制端,以 使所述N级栅极驱动单元进行降噪。

[0018] 根据本发明实施例提出的栅极驱动器的控制方法,对多个时钟信号端的信号进行 检测,在至少一个时钟信号端的信号出现异常时,输出有效电平至降噪控制端,以使N级栅 极驱动单元进行降噪,从而能够防止多输出的产生,避免对栅极驱动电路的晶体管造成损 伤,提高栅极驱动器的信赖性。

[0019] 根据本发明的一个实施例,所述多个时钟信号端被构造为P组时钟信号单元,每组 时钟信号单元包括两个时钟信号端,所述两个时钟信号端的信号互为反相,P为正整数,其 中,所述对所述多个时钟信号端的信号进行检测包括:对每组时钟信号单元中的两个时钟 信号端进行比较;在所述两个时钟信号端的电平相同时,判断所述两个时钟信号端中的至 少一个出现异常。

[0020] 为达到上述目的,本发明第四方面实施例提出的一种非临时可读存储介质,其上 存储有栅极驱动器的控制程序,该程序被处理器执行时实现所述的栅极驱动器的控制方 法。

[0021] 本发明附加的方面和优点将在下面的描述中部分给出,部分将从下面的描述中变 得明显,或通过本发明的实践了解到。

附图说明

[0022] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得 明显和容易理解,其中:

[0023] 图1为根据本发明实施例的栅极驱动器的方框示意图;

[0024] 图2为根据本发明一个实施例的栅极驱动器的方框示意图;

[0025] 图3为频率切换时产生多输出的示意图;

[0026] 图4为根据本发明一个实施例的栅极驱动器的栅极驱动单元的电路原理图;

[0027] 图5为根据本发明一个实施例的第二电源端与第三电源端的信号波形图;

[0028] 图6为根据本发明一个实施例的栅极驱动器中栅极驱动单元的级联结构的示意 图;

[0029] 图7为根据本发明一个实施例的栅极驱动器中第一至第六时钟信号的波形示意 图;

[0030] 图8为根据本发明一个实施例的栅极驱动器的控制单元的方框示意图;以及

[0031] 图9为根据本发明实施例的栅极驱动器的控制方法的流程图。

具体实施方式

[0032] 下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的,旨在用于解释本发明,而不能理解为对本发明的限制。

[0033] 下面参考附图描述本发明实施例的栅极驱动器、显示装置和栅极驱动器的控制方 法。

[0034] 图1为根据本发明实施例的栅极驱动器的方框示意图。如图1所示,栅极驱动器包 括:多个时钟信号端CLK、降噪控制端STVO、N级栅极驱动单元100和控制单元200。

[0035] 其中,N级栅极驱动单元100级联连接,N级栅极驱动单元100中每级栅极驱动单元 分别连接相应的时钟信号端CLK,N级栅极驱动单元100还连接降噪控制端STV0,每级栅极驱 动单元100根据相应的时钟信号端的信号上拉该级栅极驱动单元的输出端的电压,还根据 降噪控制端STVO的信号进行降噪,其中,N为大于1的整数;控制单元200分别与多个时钟信 号端CLK和降噪控制端STVO相连,控制单元200用于对多个时钟信号端CLK的信号进行检测, 并在至少一个时钟信号端CLK的信号出现异常时输出有效电平至降噪控制端STVO,以使N级 栅极驱动单元100进行降噪。

[0036] 需要说明的是,栅极驱动单元100的数量与时钟信号端CLK的数量可不相同,也就 是说,多个栅极驱动单元100可与同一时钟信号端CLK对应,例如,当时钟信号端仅为两个 时,可将位于奇数行的栅极驱动单元100与其中一个时钟信号端CLK相连,并将位于偶数行 的栅极驱动单元100与另一个时钟信号端CLK相连,又如,当时钟信号端仅为六个时,也可每 级栅极驱动单元100与六个时钟信号端中的一个相连。

[0037] 还需说明的是,N级栅极驱动单元100可连接同一个降噪控制端STVO,以使控制单 元200在至少一个时钟信号端CLK的信号出现异常时控制N级栅极驱动单元100同时进行降 噪。

[0038] 可以理解的是,在本发明实施例中,“有效电平”和“无效电平”指的是某一节点位 置处两种互不交叉的电位高度范围,例如有效电平”可以为高电平,无效电平可以为低电 平。同样地,“第一电平”和“第二电平”指的是两种互不交叉的电位高度范围,例如第一电 平”可以为高电平,第二电平可以为低电平。

[0039] 具体而言,N级栅极驱动单元100级联连接,N级栅极驱动单元100可逐级进行输出, 每级栅极驱动单元的输出还会对与其相连的栅极驱动单元造成影响,在栅极驱动器驱动过 程中或者在同一帧内发生频率切换时控制单元200可对多个时钟信号端CLK的信号进行检 测,如果存在至少一个时钟信号端CLK的信号出现异常,则输出有效电平至降噪控制端 STV0,给N级栅极驱动单元100中的每级进行降噪,从而防止频率切换时时钟信号丢帧引起 多输出(Mu11i Output)现象,提高栅极驱动电路的信赖性。

[0040] 根据本发明的一个实施例,如图2所示,多个时钟信号端CLK被构造为P组时钟信号 单元300,每组时钟信号单元包括两个时钟信号端,两个时钟信号端的信号互为反相,P为正 整数,其中,控制单元200包括P个检测器21和控制器22,P个检测器21与P组时钟信号单元 300相对应,每个检测器21用于对每组时钟信号单元300中的两个时钟信号端进行比较,并 在两个时钟信号端的电平相同时判断两个时钟信号端中的至少一个出现异常;控制器22与 P个检测器21分别相连,控制器22用于在至少一个时钟信号端的信号出现异常时输出有效 电平至降噪控制端STVO。

[0041] 需要说明的是,两个时钟信号端的信号互为反相可以指,当一个时钟信号端的信 号为高电平时另一个时钟信号端的信号为低电平,而当一个时钟信号端的信号为低电平时 另一个时钟信号端的信号为高电平,换言之,互为反相的两个信号在同一时刻的电平是不 相同的。

[0042] 也就是说,每个检测器21可对成对的两个时钟信号端的信号进行检测,成对的两 个时钟信号端的信号互为反相,当两个时钟信号端的电平相同时,则说明两个时钟信号端 中至少一个时钟信号端的信号出现异常,控制单元200可将降噪控制端STVO置为有效电平, 给N级栅极驱动单元100全部进行降噪,从而防止Multi Output现象,提高栅极驱动电路的 信赖性。

[0043] 此外,可以理解的是,多输出现象即Multi Output现象可以指同一级栅极驱动单 元连续地进行输出,导致不应该同时输出的栅极驱动单元出现了同时输出的情况,例如,图 3为频率切换时产生多输出的示意图,在图3的示例中,曲线dl、曲线d2、曲线d3和曲线d4分 别对应从N级栅极驱动单元100中选择出的4级栅极驱动单元的输出信号,其中,在时刻t之 前,输出正常,未发生多输出现象,而在时刻t,频率切换时时钟信号丢帧,导致曲线d3发生 了多输出现象即连续地输出了多个信号,同时还导致曲线d2和曲线d4的电压异常(偏低)。

[0044] 可以理解的是,在具有六个时钟信号端的情况下,允许3级栅极驱动单元同时进行 输出,即允许曲线d2、曲线d3和曲线d4在时刻t同时输出。

[0045] 根据本发明的一个具体实施例,如图4和5所示,每级栅极驱动单元100包括上拉模 块11、驱动控制模块12和下拉模块13,其中,上拉模块11的第一端与驱动控制模块12相连, 上拉模块11的第二端与相应的时钟信号端CLK相连,上拉模块11的第三端与该级栅极驱动 单元的输出端Output相连,其中,上拉模块11的第一端与驱动控制模块12之间具有第一节 点PU;下拉模块13的第一端与第一节点PU相连,下拉模块13的第二端与该级栅极驱动单元 的输出端Output相连,下拉模块13的第三端与降噪控制端STVO相连,下拉模块13在降噪控 制端STVO为有效电平时下拉第一节点PU和该级栅极驱动单元的输出端Output的电压以使 该级栅极驱动单元100进行降噪。

[0046] 具体地,如图4所示,上拉模块11包括晶体管M3和电容C,晶体管M3的控制极与驱动 控制模块12相连并具有第一节点HJ,晶体管M3的第一极与相应的时钟信号端CLK相连,晶体 管M3的第二极与该级栅极驱动单元的输出端Output相连;电容C的一端与第一节点PU相连, 电容C的另一端与晶体管M3的第二极相连。

[0047] 每级栅极驱动单元100还具有输入端Input、第一复位端Reset 1、第二复位端 Reset2、第二电源端VDDl和第三电源端VDD2,第二电源端VDDl和第三电源端VDD2的电源波 形可如图5所示,即第二电源端VDDl和第三电源端VDD2交替处于高电平。驱动控制模块12分 别与输入端Input、第一复位端ResetU第二复位端Reset2、第二电源端VDDl和第三电源端 VDD2相连,驱动控制模块12包括晶体管Ml -M2以及M4-M16,晶体管Ml -M2以及M4-M16的连接 关系可如图4所示,这里不再详细赘述。其中,晶体管M5-M10被构造为第一下拉电路,晶体管 Ml 1-M16被构造为第二下拉电路,晶体管Ml被构造为输入电路,晶体管M2和晶体管M4被构造 为复位电路。

[0048] 基于图4的实施例,栅极驱动单元100的驱动过程可为:第一下拉电路和第二下拉 电路交替下拉第一节点PU的电位,即第一下拉电路在第二电源端VDDl处于高电平时下拉第 一节点HJ的电位,第二下拉电路在第三电源端VDD2处于高电平时下拉第一节点PU的电位; 随后,当输入端的信号为高电平时,输入电路将输入端的信号传输至第一节点PU以对电容C 进行充电,打开晶体管M3,同时关闭第一下拉电路和第二下拉电路;在相应的时钟信号端的 信号为高电平时,上拉模块11上拉该级栅极驱动单元的输出端Output的电压,以驱动相应 的像素打开;随后,晶体管M2在第二复位端的信号为有效电平时利用第一电源端VSS下拉对 第一节点PU进行复位,晶体管M3在第一复位端的信号为有效电平时利用第一电源端VSS下 拉对该级栅极驱动单元的输出端Output进行复位。

[0049] 具体地,如图4所示,下拉模块13可包括第一晶体管M17和第二晶体管M18,第一晶 体管M17的控制极与第二晶体管M18的控制极相连后再与降噪控制端STVO相连,第一晶体管 M17的第一极与第一节点PU相连,第一晶体管M17的第二极与第一电源端VSS相连,第二晶体 管M18的第一极与栅极驱动单元的输出端Output相连,第二晶体管M18的第二极与第一电源 端VSS相连。

[0050] 具体而言,如果存在至少一个时钟信号端CLK的信号出现异常,则将降噪控制端 STVO置为有效电平,将第一晶体管M17和第二晶体管M18打开,给每级栅极驱动单元100第一 节点PU和输出端Output放电,从而防止频率切换时时钟信号丢桢引起Multi Output现象, 提尚概极驱动电路的ί目赖性。

[0051] 需要说明的是,在每帧开启前,也将降噪控制端STVO置为有效电平例如高电平一 段时间,将第一晶体管Μ17和第二晶体管Μ18打开,分别给栅极驱动单元的第一节点PU和输 出端Output放电。

[0052] 根据本发明的一个实施例,P组时钟信号单元300包括2P个时钟信号端,2P个时钟 信号端依次迭代地与N级栅极驱动单元100相连,且2P个时钟信号端的信号依次错开预设相 位以使第m个时钟信号端的信号与第(P+m)个时钟信号端的信号互为反相,其中,m=l、 2、……、P〇

[0053] 也就是说,2P个时钟信号端可以依次连接N级栅极驱动单元100中连续的2P个栅极 驱动单元,并在连接完2P个栅极驱动单元后再次连接接下来的2P个栅极驱动单元,如此重 复,直至与N级栅极驱动单元100均连接。

[0054] 举例来说,当P为1时,2个时钟信号端的信号互为反相,2个时钟信号端可先依次连 接第一级栅极驱动单元和第二级栅极驱动单元,再依次连接第三级栅极驱动单元和第四级 栅极驱动单元,再依次连接第五级栅极驱动单元和第六级栅极驱动单元,……,如此重复, 直至与N级栅极驱动单元100均连接,S卩2个时钟信号端中的一个可与奇数级栅极驱动单元 相连接,2个时钟信号端中的另一个可与偶数级栅极驱动单元相连接。

[0055] 又如,当P为3时,多个时钟信号端包括第一至第六时钟信号端CLK1-CLK6,如图7所 示,第一时钟信号端CLKl的信号与第四时钟信号端CLK4的信号互为反相,第二时钟信号端 CLK2的信号与第五时钟信号端CLK5的信号互为反相,第三时钟信号端CLK3的信号与第六时 钟信号端CLK6的信号互为反相。也就是说,正常情况下,CLKl和CLK4、CLK2和CLK5、CLK3和 CLK6是三组完全互反的信号。并且,六个时钟信号端可先依次连接第一级栅极驱动单元至 第六级栅极驱动单元,再依次连接第七级栅极驱动单元至第十二级栅极驱动单元,再依次 连接第十三级栅极驱动单元和第十八级栅极驱动单元,……,如此重复,直至与N级栅极驱 动单元100均连接。

[0056] 根据本发明的一个具体实施例,N级栅极驱动单元的级联结构可如下:

[0057] 当P为1时,N级栅极驱动单元100中每级栅极驱动单元具有输入端Input、第一复位 端Resetl和第二复位端Reset2,每级栅极驱动单元的输入端Input连接前一级栅极驱动单 元的输出端Output,每级栅极驱动单元的第一复位端Resetl和第二复位端Resetl均连接后 一级栅极驱动单元的输出端Output。

[0058] 需要说明的是,前一级栅极驱动单元是指当前级栅极驱动单元的前一级栅极驱动 单元,后一级栅极驱动单元是指当前级栅极驱动单元的后一级栅极驱动单元,以第j级为 例,第j级栅极驱动单元的前一级栅极驱动单元为第(j-Ι)级栅极驱动单元,第j级栅极驱动 单元的后一级栅极驱动单元为第(j+Ι)级栅极驱动单元。

[0059] 并且,当P大于1时,每级栅极驱动单元100具有输入端Input、第一复位端Resetl和 第二复位端Reset2,每级栅极驱动单元的输入端Input连接前P级栅极驱动单元的输出端 Output,每级栅极驱动单元的第一复位端Resetl连接后P级栅极驱动单元的输出端Output, 每级栅极驱动单元的第二复位端Reset2连接后(P+1)级栅极驱动单元的输出端Output。

[0060] 需要说明的是,前P级栅极驱动单元是指当前级栅极驱动单元的前P级栅极驱动单 元,后P级栅极驱动单元是指当前级栅极驱动单元的后P级栅极驱动单元,后(P+1)级栅极驱 动单元是指当前级栅极驱动单元的后(P+1)级栅极驱动单元,以第i级为例,第i级栅极驱动 单元的前P级栅极驱动单元为第(i-P)级栅极驱动单元,第i级栅极驱动单元的后P级栅极驱 动单元为第(i+P)级栅极驱动单元,第i级栅极驱动单元的后P级栅极驱动单元为第(i+P+1) 级栅极驱动单元。

[0061] 可以理解的是,当前级栅极驱动单元不存在前P级栅极驱动单元时,可将当前级栅 极驱动单元的输入端连接预设控制信号端STV。

[0062] 下面结合图6对本发明实施例的栅极驱动器进行详细描述。

[0063] 如图6所示,多个时钟信号端包括第一至第六时钟信号端CLK1-CLK6,其中,控制单 元200用于对第一至第六时钟信号端CLK1-CLK6的信号进行检测,并在至少一个时钟信号端 的信号出现异常时,输出有效电平至降噪控制端STV0。

[0064] 进一步地,如图6所示,N级栅极驱动单元的级联关系结构可为:每级栅极驱动单元 的输入端Input连接前3级栅极驱动单元的输出端Output,每级栅极驱动单元的第一复位端 Resetl连接后3级栅极驱动单元的输出端Output,每级栅极驱动单元的第二复位端Reset2 连接后4级栅极驱动单元的输出端Output。其中,由于N级栅极驱动单元中第1级栅极驱动单 元、第2级栅极驱动单元和第3级栅极驱动单元均无前3级栅极驱动单元,因此,第1级栅极驱 动单元、第2级栅极驱动单元和第3级栅极驱动单元的输入端Input均连接预设控制信号端 STV0

[0065] 可以理解的是,N级栅极驱动单元之间是相互联系的,如果在同一帧内,存在一个 时钟信号端CLK的信号的频率有变化,特别是有信号错乱时,则N级栅极驱动单元的输出会 产生Multi Output。

[0066] 更具体地,如图6所示,以N级栅极驱动单元100中的前6级栅极驱动单元为例对栅 极驱动单元的级联关系结构进行详细描述,前6级栅极驱动单元即第1至第6级栅极驱动单 元101-106分别与第一至第六时钟信号端CLK1-CLK6对应连接;第1级栅极驱动单元101的输 入端Input与预设控制信号端STV相连,第1级栅极驱动单元101的第一复位端Resetl与第4 级栅极驱动单元104的输出端Output相连,第1级栅极驱动单元101的第二复位端Reset2与 第5级栅极驱动单元105的输出端Output相连;第2级栅极驱动单元102的输入端Input与预 设控制信号端STV相连,第2级栅极驱动单元102的第一复位端Resetl与第5级栅极驱动单元 105的输出端Output相连,第2级栅极驱动单元102的第二复位端Reset2与第6级栅极驱动单 元106的输出端Output相连;第3级栅极驱动单元103的输入端Input与预设控制信号端STV 相连,第3级栅极驱动单元103的第一复位端Resetl与第6级栅极驱动单元106的输出端 Output相连,第3级栅极驱动单元103的第二复位端Reset2与第7级栅极驱动单元的输出端 Output相连;第4级栅极驱动单元104的输入端Input与第1级栅极驱动单元101的输出端 Output相连,第4级栅极驱动单元104的第一复位端Resetl与第7级栅极驱动单元的输出端 Output相连,第4级栅极驱动单元104的第二复位端Reset2与第8级栅极驱动单元的输出端 Output相连;第5级栅极驱动单元105的输入端Input与第2级栅极驱动单元102的输出端 Output相连,第5级栅极驱动单元105的第一复位端Resetl与第8级栅极驱动单元的输出端 Output相连,第5级栅极驱动单元105的第二复位端Reset2与第9级栅极驱动单元的输出端 Output相连;第6级栅极驱动单元106的输入端Input与第3级栅极驱动单元103的输出端 Output相连,第6级栅极驱动单元106的第一复位端Resetl与第9级栅极驱动单元的输出端 Output相连,第6级栅极驱动单元106的第二复位端Reset2与第10级栅极驱动单元的输出端 Output 相连。

[0067] 进一步地,如图8所示,控制单元200包括第一检测器21a、第二检测器21b、第三检 测器21 c和控制器22。其中,第一检测器2Ia的第一输入端与第一时钟信号端CLKl相连,第一 检测器21a的第二输入端与第四时钟信号端CLK4相连,第一检测器21a用于对第一时钟信号 端CLKl的信号与第四时钟信号端CLK4的信号进行比较,并在第一时钟信号端CLKl与第四时 钟信号端CLK4的电平相同时判断第一时钟信号端CLKl或第四时钟信号端CLK4出现异常;第 二检测器21b的第一输入端与第二时钟信号端CLK2相连,第二检测器21b的第二输入端与第 五时钟信号端CLK5相连,第二检测器2 Ib用于对第二时钟信号端CLK2的信号与第五时钟信 号端CLK5的信号进行比较,并在第二时钟信号端CLK2与第五时钟信号端CLK5的电平相同时 判断第二时钟信号端CLK2或第五时钟信号端CLK5出现异常;第三检测器21c的第一输入端 与第三时钟信号端CLK3相连,第三检测器21c的第二输入端与第六时钟信号端CLK6相连,第 三检测器21c用于对第三时钟信号端CLK3的信号与第六时钟信号端CLK6的信号进行比较, 并在第三时钟信号端CLK3与第六时钟信号端CLK6的电平相同时判断第三时钟信号端CLK3 或第六时钟信号端CLK6出现异常;控制器22分别与第一检测器21a的输出端、第二检测器 21b的输出端、第三检测器21c的输出端和降噪控制端相连,控制器22用于在第一至第六时 钟信号端CLKl -CLK6中的至少一个出现异常时输出有效电平至降噪控制端STVO。

[0068] 也就是说,第一时钟信号端CLKl的信号与第四时钟信号端CLK4连接第一检测器 21a,第二时钟信号端CLK2的信号与第五时钟信号端CLK5连接第二检测器21b,第三时钟信 号端CLK3的信号与第六时钟信号端CLK6连接第三检测器21c,当任一个检测器连接的两个 时钟信号端的信号相同时,发送第一电平例如高电平给控制器22。控制器22接收到任何一 个高电平时,将降噪控制端STVO置为有效电平例如高电平,所有栅极驱动单元的第一晶体 管M17和第二晶体管M18打开,从而给每级栅极驱动单元的第一节点PU和输出端Output降 噪,防止Multi Output的产生。

[0069] 根据本发明的一个具体实施例,P个检测器21和控制器11均通过与门、或门以及非 门构造,P个检测器21中每个在输入的两个时钟信号端的电平相同时输出第一电平,控制器 22在P个检测器21中至少一个输出第一电平时输出有效电平。

[0070] 也就是说,每个检测器和控制器均可以由与门、或门以及非门实现。举例来说,每 个检测器可包括或门、第一与非门和第二与非门,其中,或门的第一输入端与对应的一个时 钟信号端相连,或门的第二输入端与对应的另一个时钟信号端相连;第一与非门的第一输 入端与对应的一个时钟信号端相连,第一与非门的第二输入端与对应的另一个时钟信号端 相连;第二与非门的第一输入端与或门的输出端相连,第二与非门的第二输入端与第一与 非门的输出端相连,第二与非门的输出端与控制器相连。假设高电平为1,低电平为〇,则检 测器对应的真值表可下表1所示:

[0071]表1

Figure CN108053789AD00121

[0073] 举例来说,控制器22可包括第一或门和第二或门,其中,第一或门的第一输入端与 第一检测器2 Ia的输出端相连,第一或门的第二输入端与第二检测器2 Ib的输出端相连;第 二或门的第一输入端与第一或门的输出端相连,第二或门的第二输入端与第三检测器21c 的输出端相连,第二或门的输出端与降噪控制端STVO相连,控制器22对应的真值表可下表2 所示:

[0074] 表2

Figure CN108053789AD00122

[0076] 可以理解的是,检测器的构造方式不限于上述实施方式,只要能够实现表1的真值 表的逻辑电路均可作为检测器,同样地,控制器的构造方式也不限于上述实施方式,只要能 够实现表2的真值表的逻辑电路均可作为控制器。

[0077] 根据本发明的一个具体示例,栅极驱动器可为GOA (Gate On Array,制作在阵列基 板上的栅极驱动电路)技术制作的栅极驱动电路,其中,GOA技术是指在阵列基板上集成TFT (Thin Film Transistor,薄膜晶体管)组成的栅极驱动电路,GOA电路的实现工艺和LCD (Liquid Crystal Display,液晶显示器)基本一致,GOA技术具有降低成本、提升模组工艺 产量、利于实现窄边框等优点。

[0078] 综上,根据本发明实施例的栅极驱动器,N级栅极驱动单元中每级栅极驱动单元连 接相应的时钟信号端,N级栅极驱动单元还连接降噪控制端,每级栅极驱动单元根据相应的 时钟信号端的信号上拉该级栅极驱动单元的输出端的电压,还根据所述降噪控制端的信号 进行降噪,进而控制单元对多个时钟信号端的信号进行检测,并在至少一个时钟信号端的 信号出现异常时输出有效电平至降噪控制端,以使N级栅极驱动单元进行降噪,从而能够防 止多输出的产生,避免对栅极驱动电路的晶体管造成损伤,提高栅极驱动器的信赖性。

[0079] 基于上述实施例,本发明还提出一种显示装置,该显示装置包括前述实施例的栅 极驱动器。

[0080] 根据本发明实施例提出的显示装置,通过上述栅极驱动电路,从而能够防止多输 出的产生,避免对栅极驱动电路的晶体管造成损伤,提高栅极驱动器的信赖性。

[0081] 与前述实施例的栅极驱动器相对应,本发明实施例还提出了一种栅极驱动器的控 制方法。

[0082] 图9是根据本发明实施例的栅极驱动器的控制方法的流程图。其中,栅极驱动器包 括多个时钟信号端、降噪控制端和N级级联的栅极驱动单元,N级栅极驱动单元中每级栅极 驱动单元连接相应的时钟信号端,N级栅极驱动单元还连接降噪控制端,N为大于1的整数。

[0083] 如图9所示,该栅极驱动器的控制方法包括以下步骤:

[0084] SI:对多个时钟信号端的信号进行检测;

[0085] S2:在至少一个时钟信号端的信号出现异常时,输出有效电平至降噪控制端,以使 N级栅极驱动单元进行降噪。

[0086] 根据本发明的一个实施例,多个时钟信号端被构造为P组时钟信号单元,每组时钟 信号单元包括两个时钟信号端,两个时钟信号端的信号互为反相,P为正整数,其中,对多个 时钟信号端的信号进行检测包括:对每组时钟信号单元中的两个时钟信号端进行比较;在 两个时钟信号端的电平相同时,判断两个时钟信号端中的至少一个出现异常。

[0087] 根据本发明的一个实施例,多个时钟信号端包括第一至第六时钟信号端,第一时 钟信号端的信号与第四时钟信号端的信号互为反相,第二时钟信号端的信号与第五时钟信 号端的信号互为反相,第三时钟信号端的信号与第六时钟信号端的信号互为反相。

[0088] 其中,对多个时钟信号端的信号进行检测包括:

[0089] 对第一时钟信号端的信号与第四时钟信号端的信号进行比较,并在第一时钟信号 端与第四时钟信号端的电平相同时判断第一时钟信号端或第四时钟信号端出现异常;对第 二时钟信号端的信号与第五时钟信号端的信号进行比较,并在第二时钟信号端与第五时钟 信号端的电平相同时判断第二时钟信号端或第五时钟信号端出现异常;对第三时钟信号端 的信号与第六时钟信号端的信号进行比较,并在第三时钟信号端与第六时钟信号端的电平 相同时判断第三时钟信号端或第六时钟信号端出现异常;在第一至第六时钟信号端中的至 少一个出现异常时输出有效电平至降噪控制端。

[0090] 需要说明的是,前述对栅极驱动器实施例的解释说明也适用于该实施例的栅极驱 动器的控制方法,此处不再赘述。

[0091] 根据本发明实施例提出的栅极驱动器的控制方法,对多个时钟信号端的信号进行 检测,在至少一个时钟信号端的信号出现异常时,输出有效电平至降噪控制端,以使N级栅 极驱动单元进行降噪,从而能够防止多输出的产生,避免对栅极驱动电路的晶体管造成损 伤,提高栅极驱动器的信赖性。

[0092] 为了实现上述实施例,本发明还提出一种非临时性可读存储介质,其上存储有栅 极驱动器的控制程序,该程序被处理器执行时实现前述实施例的栅极驱动器的控制方法。

[0093] 在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示 例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特 点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不 必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任 一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技 术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结 合和组合。

[0094] 此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性 或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者 隐含地包括至少一个该特征。在本发明的描述中,“多个”的含义是至少两个,例如两个,三 个等,除非另有明确具体的限定。

[0095] 流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为,表示包括 一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部 分,并且本发明的优选实施方式的范围包括另外的实现,其中可以不按所示出或讨论的顺 序,包括根据所涉及的功能按基本同时的方式或按相反的顺序,来执行功能,这应被本发明 的实施例所属技术领域的技术人员所理解。

[0096] 在流程图中表示或在此以其他方式描述的逻辑和/或步骤,例如,可以被认为是用 于实现逻辑功能的可执行指令的定序列表,可以具体实现在任何计算机可读介质中,以供 指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执 行系统、装置或设备取指令并执行指令的系统)使用,或结合这些指令执行系统、装置或设 备而使用。就本说明书而言,"计算机可读介质"可以是任何可以包含、存储、通信、传播或传 输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装 置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下:具有一个或多个布线的电 连接部(电子装置),便携式计算机盘盒(磁装置),随机存取存储器(RAM),只读存储器 (ROM),可擦除可编辑只读存储器(EPROM或闪速存储器),光纤装置,以及便携式光盘只读存 储器(CDROM)。另外,计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的 介质,因为可以例如通过对纸或其他介质进行光学扫描,接着进行编辑、解译或必要时以其 他合适方式进行处理来以电子方式获得所述程序,然后将其存储在计算机存储器中。

[0097] 应当理解,本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述 实施方式中,多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件 或固件来实现。如,如果用硬件来实现和在另一实施方式中一样,可用本领域公知的下列技 术中的任一项或他们的组合来实现:具有用于对数据信号实现逻辑功能的逻辑门电路的离 散逻辑电路,具有合适的组合逻辑门电路的专用集成电路,可编程门阵列(PGA),现场可编 程门阵列(FPGA)等。

[0098] 本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步 骤是可以通过程序来指令相关的硬件完成,所述的程序可以存储于一种计算机可读存储介 质中,该程序在执行时,包括方法实施例的步骤之一或其组合。

[0099] 此外,在本发明各个实施例中的各功能单元可以集成在一个处理模块中,也可以 是各个单元单独物理存在,也可以两个或两个以上单元集成在一个模块中。上述集成的模 块既可以采用硬件的形式实现,也可以采用软件功能模块的形式实现。所述集成的模块如 果以软件功能模块的形式实现并作为独立的产品销售或使用时,也可以存储在一个计算机 可读取存储介质中。

[0100] 上述提到的存储介质可以是只读存储器,磁盘或光盘等。尽管上面已经示出和描 述了本发明的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本发明的限 制,本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变 型。

Claims (12)

1. 一种栅极驱动器,其特征在于,包括: 多个时钟信号端和降噪控制端; N级级联的栅极驱动单元,N级所述栅极驱动单元中每级栅极驱动单元连接相应的时钟 信号端,所述N级所述栅极驱动单元还连接所述降噪控制端,每级栅极驱动单元根据相应的 时钟信号端的信号上拉该级栅极驱动单元的输出端的电压,还根据所述降噪控制端的信号 进行降噪,其中,N为大于1的整数; 控制单元,所述控制单元分别与所述多个时钟信号端和所述降噪控制端相连,所述控 制单元用于对所述多个时钟信号端的信号进行检测,并在至少一个时钟信号端的信号出现 异常时输出有效电平至所述降噪控制端,以使所述N级栅极驱动单元进行降噪。
2. 根据权利要求1所述的栅极驱动器,其特征在于,所述多个时钟信号端被构造为P组 时钟信号单元,每组时钟信号单元包括两个时钟信号端,所述两个时钟信号端的信号互为 反相,P为正整数,其中,所述控制单元包括: P个检测器,每个检测器用于对每组时钟信号单元中的两个时钟信号端进行比较,并在 所述两个时钟信号端的电平相同时判断所述两个时钟信号端中的至少一个出现异常; 控制器,所述控制器与所述P个检测器分别相连,所述控制器用于在至少一个时钟信号 端的信号出现异常时输出有效电平至所述降噪控制端。
3. 根据权利要求1所述的栅极驱动器,其特征在于,所述每级栅极驱动单元包括上拉模 块、驱动控制模块和下拉模块,其中, 所述上拉模块的第一端与所述驱动控制模块相连,所述上拉模块的第二端与相应的时 钟信号端相连,所述上拉模块的第三端与该级栅极驱动单元的输出端相连,其中,所述上拉 模块的第一端与所述驱动控制模块之间具有第一节点; 所述下拉模块的第一端与所述第一节点相连,所述下拉模块的第二端与该级栅极驱动 单元的输出端相连,所述下拉模块的第三端与所述降噪控制端相连,所述下拉模块在所述 降噪控制端为所述有效电平时下拉所述第一节点和该级栅极驱动单元的输出端的电压以 使该级栅极驱动单元进行降噪。
4. 根据权利要求3所述的栅极驱动器,其特征在于,所述下拉模块包括第一晶体管和第 二晶体管,所述第一晶体管的控制极与所述第二晶体管的控制极相连后再与所述降噪控制 端相连,所述第一晶体管的第一极与所述第一节点相连,所述第一晶体管的第二极与第一 电源端相连,所述第二晶体管的第一极与所述栅极驱动单元的输出端相连,所述第二晶体 管的第二极与所述第一电源端相连。
5. 根据权利要求2所述的栅极驱动器,其特征在于,所述P组时钟信号单元包括2P个时 钟信号端,所述2P个时钟信号端依次迭代地与所述N级栅极驱动单元相连,且所述2P个时钟 信号端的信号依次错开预设相位以使第m个时钟信号端的信号与第(P+m)个时钟信号端的 信号互为反相,其中,m=l、2、……、P。
6. 根据权利要求5所述的栅极驱动器,其特征在于,其中, 当P为1时,所述N级栅极驱动单元中每级栅极驱动单元具有输入端、第一复位端和第二 复位端,每级栅极驱动单元的输入端连接前一级栅极驱动单元的输出端,每级栅极驱动单 元的第一复位端和第二复位端均连接后一级栅极驱动单元的输出端。
7. 根据权利要求5所述的栅极驱动器,其特征在于,其中, 当P大于1时,每级栅极驱动单元具有输入端、第一复位端和第二复位端,每级栅极驱动 单元的输入端连接前P级栅极驱动单元的输出端,每级栅极驱动单元的第一复位端连接后P 级栅极驱动单元的输出端,每级栅极驱动单元的第二复位端连接后(P+1)级栅极驱动单元 的输出端。
8. 根据权利要求2所述的栅极驱动器,其特征在于,所述P个检测器和所述控制器均通 过与门、或门以及非门构造,所述P个检测器中每个在输入的两个时钟信号端的电平相同时 输出第一电平,所述控制器在所述P个检测器中至少一个输出所述第一电平时输出所述有 效电平。
9. 一种显示装置,其特征在于,包括根据权利要求1-8中任一项所述的栅极驱动器。
10. —种栅极驱动器的控制方法,其特征在于,所述栅极驱动器包括多个时钟信号端、 降噪控制端和N级级联的栅极驱动单元,N级所述栅极驱动单元中每级栅极驱动单元连接相 应的时钟信号端,所述N级所述栅极驱动单元还连接所述降噪控制端,N为大于1的整数,所 述方法包括以下步骤: 对所述多个时钟信号端的信号进行检测; 在至少一个时钟信号端的信号出现异常时,输出有效电平至所述降噪控制端,以使所 述N级栅极驱动单元进行降噪。
11. 根据权利要求10所述的栅极驱动器的控制方法,其特征在于,所述多个时钟信号端 被构造为P组时钟信号单元,每组时钟信号单元包括两个时钟信号端,所述两个时钟信号端 的信号互为反相,P为正整数,其中,所述对所述多个时钟信号端的信号进行检测包括: 对每组时钟信号单元中的两个时钟信号端进行比较; 在所述两个时钟信号端的电平相同时,判断所述两个时钟信号端中的至少一个出现异 常。
12. —种非临时可读存储介质,其上存储有栅极驱动器的控制程序,其特征在于,该程 序被处理器执行时实现如权利要求10-11中任一所述的栅极驱动器的控制方法。
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