CN108023588B - 基于fpga的时钟恢复电路 - Google Patents

基于fpga的时钟恢复电路 Download PDF

Info

Publication number
CN108023588B
CN108023588B CN201610932833.0A CN201610932833A CN108023588B CN 108023588 B CN108023588 B CN 108023588B CN 201610932833 A CN201610932833 A CN 201610932833A CN 108023588 B CN108023588 B CN 108023588B
Authority
CN
China
Prior art keywords
signal
module
phase
clock signal
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610932833.0A
Other languages
English (en)
Other versions
CN108023588A (zh
Inventor
楚存达
王玉章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Yiyike Data Equipment Technology Co ltd
Original Assignee
EVOC Intelligent Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EVOC Intelligent Technology Co Ltd filed Critical EVOC Intelligent Technology Co Ltd
Priority to CN201610932833.0A priority Critical patent/CN108023588B/zh
Publication of CN108023588A publication Critical patent/CN108023588A/zh
Application granted granted Critical
Publication of CN108023588B publication Critical patent/CN108023588B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明提供一种基于FPGA的时钟恢复电路。所述基于FPGA的时钟恢复电路产生多个与输入数据频率相同、相位不同的参考时钟信号，对输入数据与所述锁相环产生的参考时钟信号的相位关系进行判别，根据相位关系判别结果是超前或者滞后的状态从而对时钟信号进行控制输出。本发明能够根据判别出的输入数据与参考时钟信号的超前或者滞后关系，经过切换不同相位的参考时钟信号，实现高速数据传输速率下时钟信号与输入数据的同步。

Description

基于FPGA的时钟恢复电路
技术领域
本发明涉及时钟恢复技术领域，尤其涉及一种基于FPGA的时钟恢复电路。
背景技术
时钟恢复电路是一种从输入的数据流中提取出内嵌在其中的、与其同步的时钟信号的电路。现有的时钟恢复电路通常利用FPGA实现时钟数据的恢复，如基于线性鉴相器的时钟恢复电路首先利用FPGA内部的锁相环产生N*f的高频时钟(f为本地参考时钟，N为倍频倍数)，然后再根据输入信号控制对高速时钟分频，从而产生与输入信号同步的时钟信号。其中，N决定了恢复时钟信号的相位精度，N越大，精度越高。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：
现有的基于线性鉴相器的时钟恢复电路中，要求FPGA芯片的系统的工作频率必须达到N*f，然而系统工作频率受到特定FPGA极限值的约束，所以基于线性鉴相器的时钟恢复电路不适用于高速数据的时钟恢复。
发明内容
本发明提供的时钟恢复电路，能够实现高速数据传输速率下时钟信号与输入数据的同步。
本发明提供一种基于FPGA的时钟恢复电路，包括：
时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；
相位判别模块，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；
计数器模块，用于接收所述相位判别模块输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；
时钟调整模块，用于在所述计数器模块计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块产生的所有参考时钟信号中选择输出一个时钟信号；
复位模块，用于在所述时钟调整模块完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块，对计数值C1、C2进行复位。
可选地，所述时钟产生模块包括锁相环电路。
可选地，所述时钟产生模块产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。
可选地，所述相位判别模块为Alexander非线性鉴相器电路。
可选地，当相位判别信号Y＝0，且X＝0和X＝1交替出现时，说明所述反馈时钟信号超前于所述输入数据；当相位判别信号X＝0，且Y＝0和Y＝1交替出现时，说明所述反馈时钟信号滞后于所述输入数据。
可选地，所述计数值C1、C2的初始值设置为0，当所述相位判别信号X出现上升沿时，所述计数值C1加1；当所述相位判别信号Y出现上升沿时，所述计数值C2加1。
可选地，在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C1达到设定值N时，认为反馈时钟信号超前于输入数据；在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C2达到设定值N时，如果C1小于3，认为反馈时钟信号滞后于输入数据；如果C1大于3，认为反馈时钟信号超前于输入数据；其中，N>3。
可选地，当所述反馈时钟信号超前于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个滞后于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入；
当所述反馈时钟信号滞后于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个超前于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入。
可选地，当C1或者C2达到设定值N且到达来自所述相位判别模块中D2触发器输出的信号A的上升沿之后所述复位模块产生一个复位信号，所述复位信号输入计数器模块，对计数值C1、C2进行复位。
本发明实施例提供的基于FPGA的时钟恢复电路，利用FPGA内部锁相环电路产生多个与输入数据频率相同、相位不同的参考时钟信号，对输入数据与所述锁相环产生的参考时钟信号的相位关系进行判别，根据相位关系判别结果是超前或者滞后的状态从而对时钟信号进行控制输出。与现有技术相比，本发明只需判别输入数据与参考时钟信号的超前或者滞后关系，然后经过切换不同相位的参考时钟信号，就可以恢复出高速数据中的时钟信号。
附图说明
图1为本发明一实施例基于FPGA的时钟恢复电路的结构示意图；
图2为本发明一实施例Alexander非线性鉴相器电路的结构示意图；
图3为本发明一实施例三点采样原理示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种基于FPGA的时钟恢复电路，如图1所示，包括：
时钟产生模块11，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；
相位判别模块12，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；
计数器模块13，用于接收所述相位判别模块12输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；
时钟调整模块14，用于在所述计数器模块13计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块12中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块11产生的所有参考时钟信号中选择输出一个时钟信号；
复位模块15，用于在所述时钟调整模块14完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块13，对计数值C1、C2进行复位。
本发明实施例提供的基于FPGA的时钟恢复电路，利用FPGA内部锁相环电路产生多个与输入数据频率相同、相位不同的参考时钟信号，对输入数据与所述锁相环产生的参考时钟信号的相位关系进行判别，根据相位关系判别结果是超前或者滞后的状态从而对时钟信号进行控制输出。与现有技术相比，本发明只需判别输入数据与参考时钟信号的超前或者滞后关系，然后经过切换不同相位的参考时钟信号，就可以恢复出高速数据中的时钟信号。
具体地，所述时钟产生模块11包括锁相环电路。
具体地，所述时钟产生模块11产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。
具体地，所述相位判别模块12为Alexander非线性鉴相器电路，如图2所示，所述Alexander非线性鉴相器电路包括四个D触发器，两个异或门；其中，D1触发器输出信号C；D2触发器输出信号A；D4触发器输出信号B；其中一个异或门接收信号A和信号B，输出相位判别信号X；另一个异或门接收信号B和信号C，输出相位判别信号Y。
具体地，Alexander非线性鉴相器的输出X、Y表征所述输入数据与所述反馈时钟之间相位的超前、滞后关系。
具体地，所述Alexander非线性鉴相器利用三点采样原理，判断反馈时钟信号是“超前”还是滞后”于输入数据。
具体地，如图3所示，通过连续的三个时钟沿对输入数据进行三点(M，N，Q))采样，如果最后一个采样点与前两个采样点不相等(即M＝N≠Q)，说明反馈时钟信号滞后于输入数据；如果后两个采样点与第一个采样点不相等(即N＝Q≠M)，说明反馈时钟信号超前于输入数据。
具体地，对应到Alexander非线性鉴相器的输出端，当相位判别信号Y＝0，且X＝0和X＝1交替出现时，说明所述反馈时钟信号超前于所述输入数据；当相位判别信号X＝0，且Y＝0和Y＝1交替出现时，说明所述反馈时钟信号滞后于所述输入数据；经过一段时间的调整后，系统最终会处于动态平衡状态。
具体地，所述系统处于动态平衡状态指所述反馈时钟信号与所述输入数据相位一致或者动荡的幅度足够小。
具体地，所述计数值C1、C2的初始值设置为0，当所述相位判别信号X出现上升沿时，所述计数值C1加1；当所述相位判别信号Y出现上升沿时，所述计数值C2加1。
具体地，理想情况下，当计数值C1达到设定值N，且计数值C2等于0时，说明反馈时钟信号超前于输入数据；当计数值C2达到设定值N，且计数值C1等于0时，说明反馈时钟信号滞后于输入数据。
具体地，当反馈时钟信号滞后于输入数据时，Alexander非线性鉴相器的Y输出端口有高电平出现，X输出端口保持低电平，对应C2有计数，C1无计数；当反馈时钟信号超前于输入数据时，Alexander非线性鉴相器的X输出端口有高电平出现，且Y端口会有很多的毛刺，对应的C1、C2都有计数。
具体地，在所述相位判别模块12中D2触发器输出的信号A的上升沿处，当C1达到设定值N时，认为反馈时钟信号超前于输入数据；在所述相位判别模块12中D2触发器输出的信号A的上升沿处，当C2达到设定值N时，如果C1小于3，认为反馈时钟信号滞后于输入数据；如果C1大于3，认为反馈时钟信号超前于输入数据；其中，N>3。
从而，当C2达到设定值N时，如果C1小于3，认为C1无计数，排除了初始时刻毛刺的影响，对应的Alexander非线性鉴相器的X输出端口为低电平，所述反馈时钟信号滞后于输入数据；如果C1大于3，认为C2的计数是由于Alexander非线性鉴相器的Y输出端口输出的毛刺所致，所述反馈时钟信号超前于输入数据。
具体地，当所述反馈时钟信号超前于输入数据时，所述时钟调整模块14从所述时钟产生模块11产生的所有参考时钟信号中选择输出一个滞后于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块12的输入；
当所述反馈时钟信号滞后于输入数据时，所述时钟调整模块14从所述时钟产生模块11产生的所有参考时钟信号中选择输出一个超前于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块12的输入。
具体地，当C1或者C2达到设定值N且到达来自所述相位判别模块12中D2触发器输出的信号A的上升沿之后所述复位模块15产生一个复位信号rst，所述复位信号输入计数器模块13，对计数值C1、C2进行复位。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (8)

1.一种基于FPGA的时钟恢复电路，其特征在于，包括：
时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；
相位判别模块，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；
计数器模块，用于接收所述相位判别模块输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；
时钟调整模块，用于在所述计数器模块计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块产生的所有参考时钟信号中选择输出一个时钟信号；当所述反馈时钟信号超前于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个滞后于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入；当所述反馈时钟信号滞后于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个超前于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入；
复位模块，用于在所述时钟调整模块完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块，对计数值C1、C2进行复位。
2.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述时钟产生模块包括锁相环电路。
3.根据权利要求1或2所述的基于FPGA的时钟恢复电路，其特征在于，所述时钟产生模块产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。
4.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述相位判别模块为Alexander非线性鉴相器电路。
5.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，当相位判别信号Y＝0，且X＝0和X＝1交替出现时，说明所述反馈时钟信号超前于所述输入数据；当相位判别信号X＝0，且Y＝0和Y＝1交替出现时，说明所述反馈时钟信号滞后于所述输入数据。
6.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述计数值C1、C2的初始值设置为0，当所述相位判别信号X出现上升沿时，所述计数值C1加1；当所述相位判别信号Y出现上升沿时，所述计数值C2加1。
7.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C1达到设定值N时，认为反馈时钟信号超前于输入数据；在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C2达到设定值N时，如果C1小于3，认为反馈时钟信号滞后于输入数据；如果C1大于3，认为反馈时钟信号超前于输入数据；其中，N>3。
8.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，当C1或者C2达到设定值N且到达来自所述相位判别模块中D2触发器输出的信号A的上升沿之后所述复位模块产生一个复位信号，所述复位信号输入计数器模块，对计数值C1、C2进行复位。
CN201610932833.0A 2016-10-31 2016-10-31 基于fpga的时钟恢复电路 Active CN108023588B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610932833.0A CN108023588B (zh) 2016-10-31 2016-10-31 基于fpga的时钟恢复电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610932833.0A CN108023588B (zh) 2016-10-31 2016-10-31 基于fpga的时钟恢复电路

Publications (2)

Publication Number Publication Date
CN108023588A CN108023588A (zh) 2018-05-11
CN108023588B true CN108023588B (zh) 2023-05-23

Family

ID=62069781

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610932833.0A Active CN108023588B (zh) 2016-10-31 2016-10-31 基于fpga的时钟恢复电路

Country Status (1)

Country Link
CN (1) CN108023588B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112073058B (zh) * 2020-08-24 2022-08-12 烽火通信科技股份有限公司 一种基于fpga的时钟数据恢复电路和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101420294A (zh) * 2007-10-24 2009-04-29 大唐移动通信设备有限公司 一种时钟锁相环控制方法及装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577694B1 (en) * 1999-11-08 2003-06-10 International Business Machines Corporation Binary self-correcting phase detector for clock and data recovery
US7680232B2 (en) * 2005-01-21 2010-03-16 Altera Corporation Method and apparatus for multi-mode clock data recovery
US8804888B2 (en) * 2010-07-12 2014-08-12 Ensphere Solutions, Inc. Wide band clock data recovery
CN102684654B (zh) * 2012-04-20 2014-12-10 华为技术有限公司 时钟信号发生器
US8816776B2 (en) * 2012-11-13 2014-08-26 Lsi Corporation Loss of lock detector for clock and data recovery system
CN103259537B (zh) * 2013-04-12 2016-01-06 南京邮电大学 一种基于相位选择插值型时钟数据恢复电路
CN104363016B (zh) * 2014-10-17 2018-03-13 青岛歌尔声学科技有限公司 一种时钟数据恢复电路和时钟数据恢复方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101420294A (zh) * 2007-10-24 2009-04-29 大唐移动通信设备有限公司 一种时钟锁相环控制方法及装置

Also Published As

Publication number Publication date
CN108023588A (zh) 2018-05-11

Similar Documents

Publication Publication Date Title
US8934591B2 (en) Clock and data recovery circuit and parallel output circuit
US7756232B2 (en) Clock and data recovery circuit
US8433022B2 (en) Clock data recovery circuit and clock data recovery method
US10615956B2 (en) Clock and data recovery device and phase detection method
JP2010166392A (ja) デジタルフェーズロックドループ回路
EP3224948B1 (en) System and method for detecting loss of signal
CN103152155A (zh) 一种快速时钟数据恢复的方法
JP2008263508A (ja) クロックアンドデータリカバリ回路
TWI601404B (zh) 時脈資料回復裝置與方法
CN108023588B (zh) 基于fpga的时钟恢复电路
US20070081619A1 (en) Clock generator and clock recovery circuit utilizing the same
KR102509984B1 (ko) 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로
JP2013070323A (ja) Ｃｄｒ回路及びｃｄｒ方法
US8513994B2 (en) State machine for deskew delay locked loop
KR102001304B1 (ko) 비동기 클록 도메인들의 판독-기록 데이터 변환 기법
CN103414452B (zh) 时钟数据恢复装置及电子设备
JP2013070254A (ja) Ｃｄｒ回路
JP2018502487A (ja) Ａｍ復調
CN113541915B (zh) 一种宽动态范围的快速时钟恢复实现方法及装置
CN104038216A (zh) 一种高速信号中提取比特同步时钟的电路
CN108011620B (zh) 基于fpga的快速时钟恢复电路
US7961832B2 (en) All-digital symbol clock recovery loop for synchronous coherent receiver systems
JP2005086789A (ja) クロックデータリカバリ回路
US6680991B1 (en) Detection of frequency differences between signals
CN204231327U (zh) 一种高速信号中提取比特同步时钟的电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20230627

Address after: 522, 5th Floor, Block A, Haina Baichuan Headquarters Building, No.6 Baoxing Road, Haibin Community, Xin'an Street, Bao'an District, Shenzhen City, Guangdong Province, 518101

Patentee after: Shenzhen yiyike data equipment Technology Co.,Ltd.

Address before: 518107 5th floor, No.1, Yanxiang Zhigu chuangxiangdi, No.11, Gaoxin Road, Guangming New District, Shenzhen City, Guangdong Province

Patentee before: EVOC INTELLIGENT TECHNOLOGY Co.,Ltd.

TR01 Transfer of patent right