CN107796955A - 多梁式单质量块面内双轴加速度传感器芯片及其制备方法 - Google Patents

Abstract

本发明公开多梁式单质量块面内双轴MEMS压阻式加速度传感器芯片及其制备方法，传感器芯片采用SOI硅片制造，包括芯片外框架、主支撑梁、连接梁、副支撑梁、敏感压阻微梁、质量块以及金属引线和焊盘。主支撑梁一端固定于芯片外框架，另一端与连接梁相连，连接梁的另一端与副支撑梁连接，副支撑梁的另一端与质量块相连。芯片中八个敏感压阻微梁位于芯片外框架与连接梁之间的间隙，两两对称分布在主支撑梁两侧，并且一端固定于芯片外框架，另一端与连接梁相连；八个敏感压阻微梁上的压敏电阻通过金属引线和十六个焊盘相连并组成惠斯通全桥电路。本发明传感器芯片可实现100g以下加速度的测量，固有频率达40kHz以上，满足高频低g值加速度动态测量的要求。

Description

多梁式单质量块面内双轴加速度传感器芯片及其制备方法

技术领域

本发明属于微型机械电子传感器计量领域，具体涉及一种多梁式单质量块面内双轴加速度传感器芯片及其制备方法。

背景技术

随着微型机械电子系统(Micro Electro Mechanical Systems，简称MEMS)技术的发展，基于不同原理的加速度传感器都得到了广泛应用，例如压阻式、电容式、电磁式、压电式、谐振器式、光纤式和热电偶式等。不同敏感原理的加速度传感器有着不同的优缺点，比如压电式加速度传感器虽然已经得到成熟应用，但受到其敏感原理的限制，压电式传感器不能测量静态的加速度，且输出的电荷信号需要后续辅助电路，不易实现敏感芯片和后续电路一体化设计；电容式加速度传感器具有灵敏度高、温漂小、功耗低等优点，但输入阻抗大，易受寄生电容的影响，对于周围环境的电磁干扰较为敏感；压阻式加速度传感器易受温度影响，但其测量范围广、可测量静态和动态信号，动态响应特性好，后处理电路简单。

压阻式加速度传感器目前常用的结构有单悬臂梁、双悬臂梁、双端固支梁、四边四固支梁等结构，这些结构均采用梁-岛结构，质量块在固定的方向上自由摆动，其中单悬臂梁和双悬臂梁结构灵敏度高，但固有频率低，频率响应范围窄；双端固支梁、四边四固支梁、双边四固支梁等结构固有频率高，但灵敏度低。

随着科技的发展，目前的压阻式加速度传感器已难以满足不同领域对高灵敏度、高固有频率和低交叉灵敏度的要求，例如汽车智能检测、高速精密机床、高速运转部件的故障诊断监测、电子元器件振动控制等，然而对于传统压阻式加速度传感器，其固有频率和灵敏度是相互制约，这一制约关系对动态加速度测量带来一系列的困难，测量时易失真，因此研究能够缓解固有频率和灵敏度这一矛盾关系的加速度传感器，降低交叉灵敏度的影响，解决加速度的高灵敏度和高频响测量难题，具有重要的意义。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提出一种多梁式单质量块面内双轴加速度传感器芯片及其制备方法，该传感器芯片将支撑元件与敏感元件进行了分离，使得该传感器芯片能够在缓和灵敏度和固有频率之间矛盾关系的基础上，降低了面内双轴加速度检测中交叉灵敏度的干扰，提高了压阻式加速度传感器的动态性能和适用范围，该结构制作方法简单，可靠性高，易于批量化生产。

为实现上述目的，本发明采用以下技术方案：

多梁式单质量块面内双轴加速度传感器芯片，包括芯片外框架和质量块，质量块设置在芯片外框架内，质量块上连接有两组子梁结构，两组子梁结构的轴线相互垂直，且分别与质量块的两个对称轴同轴，每组子梁结构包括两个子梁结构，每组子梁结构的两个子梁结构关于质量块对称；

每个子梁结构包括主支撑梁、副支撑梁、连接梁、敏感压阻微梁以及金属引线，其中，连接梁的一侧对称连接两个副支撑梁，副支撑梁的一端与质量块连接，另一端与连接梁连接，支撑梁设置在连接梁另一侧的中部，一端与连接梁连接，另一端与芯片外框架连接，敏感压阻微梁设置两个，两个敏感压阻微梁分别设置在连接梁两端的末端，敏感压阻微梁的一端与连接梁连接，另一端与芯片外框架连接；

每组子梁结构的两个子梁结构的敏感压阻微梁与金属引线连接并形成为惠斯通全桥电路。

每个子梁结构中，每个敏感压阻微梁与芯片外框架连接的端部连接有焊盘，敏感压阻微梁的另一端与金属引线的一端连接，金属引线的另一端沿连接梁和支撑梁延伸至芯片外框架处，且金属引线的该端连接有焊盘。

质量块上与副支撑梁连接的位置开设有凹槽，副支撑梁与凹槽底部的中部连接。

芯片外框架和质量块的形状均为矩形。

还包括玻璃衬底，玻璃衬底与芯片外框架的背面键合在一起，玻璃衬底的正面与主支撑梁、副支撑梁、连接梁、质量块和敏感压阻微梁的背面之间具有运动间隙。

芯片外框架、主支撑梁、副支撑梁、连接梁、质量块和敏感压阻微梁通过N型(100)晶面的SOI硅片制备而成，敏感压阻微梁上的压敏电阻沿SOI硅片的[011]或晶向布置。

芯片外框架的尺寸为：长×宽×厚＝2600μm×2600μm×305μm；主支撑梁的尺寸为：长×宽×厚＝70μm×30μm×300μm；副支撑梁的尺寸为：长×宽×厚＝400μm×50μm×300μm；连接梁的尺寸为：长×宽×厚＝1000μm×30μm×300μm；质量块的尺寸为：长×宽×厚＝2000μm×2000μm×300μm；敏感压阻微梁的尺寸为：长×宽×厚＝70μm×5μm×10μm。

多梁式单质量块面内双轴加速度传感器芯片的制备方法，包括如下步骤：

步骤1，对SOI硅片进行氧化，使SOI硅片的正面和背面均生成二氧化硅层；

步骤2，在步骤1处理完成的SOI硅片正面进行光刻，光刻掉敏感压阻微梁对应区域的二氧化硅层，露出SOI硅片的上层单晶硅，然后再在露出的上层单晶硅上进行硼离子轻掺杂，硼离子轻掺杂区域作为敏感压阻微梁的压敏电阻；

步骤3，再在步骤2处理完成的SOI硅片正面制作一层淀积二氧化硅层；

步骤4，再在步骤3处理完成的SOI硅片正面进行光刻，在敏感压阻微梁两端对应位置光刻掉二氧化硅层和淀积二氧化硅层，露出SOI硅片的上层单晶硅，然后再在露出的上层单晶硅上进行硼离子重掺杂，得到P型重掺杂硅，P型重掺杂硅作为欧姆接触区；

步骤5，再在步骤4处理完成的SOI硅片正面溅射金属，然后对导电金属层进行刻蚀并形成金属引线和金属引线对应的焊盘；

步骤6，再对SOI硅片的背面制作一层氮化硅层，然后对SOI硅片背面进行光刻，以释放出芯片外框架、主支撑梁、副支撑梁、连接梁和质量块处于SOI硅片的二氧化硅埋层背面以下的部位，并将敏感压阻微梁处于SOI硅片的二氧化硅埋层背面以下的部位刻蚀掉；

步骤7，再对SOI硅片正面进行光刻，以释放出芯片外框架、主支撑梁、副支撑梁、连接梁、质量块和敏感压阻微梁处于SOI硅片的二氧化硅埋层正面以上的部位；

步骤8，再将步骤7处理完成的SOI硅片上芯片外框架、主支撑梁、副支撑梁、连接梁和质量块以外区域对应的二氧化硅埋层刻蚀掉。

还包括步骤9，步骤9具体为：将步骤8处理完成的SOI硅片背面的二氧化硅层和氮化硅层去除，露出SOI硅片的下层单晶硅，再将芯片外框架在下层单晶硅的对应区域与玻璃衬底键合在一起，玻璃衬底的正面具有与凹腔，通过凹腔能够使玻璃衬底正面与主支撑梁、副支撑梁、连接梁、质量块和敏感压阻微梁的背面之间具有运动间隙。

步骤1中的氧化温度为900～1200℃，步骤2中硼离子轻掺杂获得的压敏电阻的方块电阻为200～250Ω/□，步骤4中，P型重掺杂硅的方块电阻≤15Ω/□。

与现有技术相比，本发明具有如下有益效果：

本发明的多梁式单质量块面内双轴加速度传感器芯片的质量块设置在芯片外框架内，质量块与芯片外框架通过子梁结构连接，质量块上连接两组子梁结构，且两组子梁结构的轴线相互垂直，且分别与质量块的两个对称轴同轴，每组子梁结构包括两个子梁结构，每组子梁结构的两个子梁结构关于质量块对称，每个子梁结构中，连接梁通过主支撑梁与芯片外框架，通过副支撑梁与质量块连接，两个敏感压阻微梁分别设置在连接梁两端的末端，因此，本发明的加速度传感器芯片将支撑元件(主支撑梁、副支撑梁和连接梁)与敏感元件(敏感压阻微梁)进行了分离，使得该加速度传感器芯片能够在缓和灵敏度和固有频率之间矛盾关系的基础上，降低了面内双轴加速度检测中交叉灵敏度的干扰，提高了压阻式加速度传感器的动态性能和适用范围；

而且，通过主支撑梁和副支撑梁的设置形式能够提高加速度传感器芯片的结构刚度，获得较高固有频率，通过连接梁和敏感压阻微梁的设置形式能够提高高加速度传感器芯片的灵敏度，进而缓解传统压阻式加速度计结构中两者之间的矛盾关系，尤其适用于在较低g值加速度测量中固有频率难以提高的情况；

而且，由主支撑梁、副支撑梁和连接梁组成的多梁结构为完全对称的结构，因此能够保证加速度传感器芯片在受面内加速度作用时不发生围绕主支撑梁的轴向扭转，实现敏感压阻微梁的纯轴向拉伸和压缩，进一步提高敏感压阻微梁上所产生的应力大小；

基于上述结构，本发明的加速度传感器芯片能够实现准确测量相互垂直的两个方向上的两轴加速度的集成测量。

进一步的，本发明的加速度计芯片采用SOI硅片制作，使得各种结构的厚度尺寸能够得到精确的控制，同时保证本加速度计芯片具有低噪声、高精度等优点。

本发明的制备方法通过SOI硅片来制备多梁式单质量块面内双轴加速度传感器芯片，因此，保证了主支撑梁、副支撑梁、连接梁与敏感压阻微梁与加速度传感器芯片表面之间的平行度，使得多梁式单质量块结构双轴加速度敏感方向平行于芯片表面，在垂直方向利用SOI片的上层单晶硅层和整个硅片制造不同厚度的梁，所以本发明在结构上更加灵活，厚度尺寸能够精准的控制；

而且，还能够减小寄生电容，降低传感器芯片的功耗，还能够减少加工步骤；通过对SOI硅片进行氧化，使生成热氧二氧化硅层能够充当掩膜，通过硼离子轻掺杂能够形成加速度传感器芯片敏感压阻微梁的压敏电阻，通过硼离子重掺杂能够形成压敏电阻与金属引线之间的欧姆接触区，因此使得本发明的压敏电阻与导线之间接触可靠，保证了加速度传感器芯片测量的准确性。

附图说明

图1为本发明多梁式单质量块面内双轴加速度传感器芯片的结构图；

图2为图1中的A部放大图；

图3为图1中的B部放大图；

图4(a)为本发明多梁式单质量块面内双轴加速度传感器芯片的电阻布置图；

图4(b)本发明多梁式单质量块面内双轴加速度传感器芯片检测x方向加速度时惠斯通电桥中压敏电阻阻值变化情况；

图5(a)为本发明多梁式单质量块面内双轴加速度传感器芯片受x正向加速度时的各梁变形示意图；

图5(b)为本发明多梁式单质量块面内双轴加速度传感器芯片受y正向加速度时的各梁变形示意图；

图6为本发明的制备多梁式单质量块面内双轴加速度传感器芯片实施例的工艺示意图；

图7为本发明实施例中步骤5)所对应SOI硅片的背面示意图；

图8为本发明实施例中步骤7)所对应SOI硅片的正面示意图。

其中，1-芯片外框架，2-玻璃衬底，3-主支撑梁，4-副支撑梁，5-连接梁，6-质量块，6-1-凹槽，7-敏感压阻微梁，8-金属引线，9-焊盘，10-二氧化硅层，11-压敏电阻，11-1-第一压敏电阻，11-2-第二压敏电阻，11-3-第三压敏电阻，11-4-第四压敏电阻，11-5-第五压敏电阻，11-6-第六压敏电阻，11-7-第七压敏电阻，11-8-第八压敏电阻，12-P型重掺杂硅，13-上层单晶硅，14-二氧化硅埋层，15-下层单晶硅，16-淀积二氧化硅层，17-氮化硅层。

具体实施方式

下面结合附图和实施例来对本发明作进一步的说明。

如图1至图3，图4(a)和图4(b)所示，本发明的多梁式单质量块面内双轴加速度传感器芯片，包括芯片外框架1、质量块6和玻璃衬底2，质量块6设置在芯片外框架1内，质量块6与芯片外框架1之间留有间隙，质量块6上连接有两组子梁结构，两组子梁结构的轴线相互垂直，且分别与质量块6的两个对称轴同轴，每组子梁结构包括两个子梁结构，每组子梁结构的两个子梁结构关于质量块6对称；

每个子梁结构包括主支撑梁3、副支撑梁4、连接梁5、敏感压阻微梁7以及金属引线8，其中，连接梁5与质量块6之间留有间隙，连接梁5的一侧对称连接两个副支撑梁4，副支撑梁4的一端与质量块6连接，另一端与连接梁5连接，质量块6上与副支撑梁4连接的位置开设有凹槽6-1，副支撑梁4与凹槽6-1底部的中部连接；支撑梁3设置在连接梁5另一侧的中部，一端与连接梁5连接，另一端与芯片外框架1连接，敏感压阻微梁7设置两个，两个敏感压阻微梁7分别设置在连接梁5两端的末端，敏感压阻微梁7的一端与连接梁5连接，另一端与芯片外框架1连接；

每组子梁结构的两个子梁结构的敏感压阻微梁7与金属引线8连接并形成为惠斯通全桥电路；

每个子梁结构中，每个敏感压阻微梁7与芯片外框架1连接的端部连接有焊盘，敏感压阻微梁7的另一端与金属引线8的一端连接，金属引线8的另一端沿连接梁5和支撑梁3延伸至芯片外框架1处，且金属引线8的该端连接有焊盘；

玻璃衬底2与芯片外框架1的背面键合在一起，玻璃衬底2的正面与主支撑梁3、副支撑梁4、连接梁5、质量块6和敏感压阻微梁7的背面之间具有运动间隙。

优选的，芯片外框架1和质量块6的形状均为矩形；芯片外框架1、主支撑梁3、副支撑梁4、连接梁5、质量块6和敏感压阻微梁7通过N型(100)晶面的SOI硅片制备而成，敏感压阻微梁7上的压敏电阻11沿SOI硅片的[011]或晶向布置。

主支撑梁3、副支撑梁4和连接梁5共同构成的多梁结构是保证质量块6受水平加速度作用时不发生围绕主支撑梁3的轴向扭转的主要影响因素。

以量程100g、固有频率>40kHz和灵敏度>0.15mV/g/V的设计要求为例，加速度传感器芯片的结构尺寸如表1所示：

表1

结构名称	长×宽×厚(μm×μm×μm)
		芯片外框架1	2600×2600×305
主支撑梁3	70×30×300
		副支撑梁4	400×50×300
连接梁5	1000×30×300
		质量块6	2000×2000×300
敏感压阻微梁7	70×5×10

本发明利用与质量块6具有相同厚度的主支撑梁3、副支撑梁4和连接梁5组成的多梁结构，使得优选尺寸的整个芯片具有较大刚度，固有频率＞40kHz，使其具有很宽的频带，适用于高频加速度的测量。

因此，本发明所述的面内双轴加速度传感器芯片具有高灵敏度、高固有频率和低交叉灵敏度的特点，能有效满足动态环境下对加速度的无失真测量要求。

制备本发明的多梁式单质量块面内双轴加速度传感器芯片方法，包括如下步骤：

步骤1，对SOI硅片进行双面氧化，氧化温度为900～1200℃，使SOI硅片的正面和背面均生成二氧化硅层10；

步骤2，在步骤1处理完成的SOI硅片正面进行光刻，光刻掉敏感压阻微梁7对应区域的二氧化硅层10，露出SOI硅片的上层单晶硅13，然后再在露出的上层单晶硅13上进行硼离子轻掺杂，硼离子轻掺杂区域作为敏感压阻微梁7的压敏电阻11，压敏电阻11的方块电阻为200～250Ω/□；

步骤3，再在步骤2处理完成的SOI硅片正面制作一层淀积二氧化硅层16；

步骤4，再在步骤3处理完成的SOI硅片正面进行光刻，在敏感压阻微梁7两端对应位置光刻掉二氧化硅层10和淀积二氧化硅层16，露出SOI硅片的上层单晶硅13，然后再在露出的上层单晶硅13上进行硼离子重掺杂，得到P型重掺杂硅12，P型重掺杂硅12的方块电阻≤15Ω/□，P型重掺杂硅12作为欧姆接触区；

步骤5，再在步骤4处理完成的SOI硅片正面溅射金属，然后对导电金属层进行刻蚀并形成金属引线8和金属引线8对应的焊盘；

步骤6，再对SOI硅片的背面制作一层氮化硅层17，然后对SOI硅片背面进行光刻，以释放出芯片外框架1、主支撑梁3、副支撑梁4、连接梁5和质量块6处于SOI硅片的二氧化硅埋层14背面以下的部位，并将敏感压阻微梁7处于SOI硅片的二氧化硅埋层14背面以下的部位刻蚀掉；

步骤7，再对SOI硅片正面进行光刻，以释放出芯片外框架1、主支撑梁3、副支撑梁4、连接梁5、质量块6和敏感压阻微梁7处于SOI硅片的二氧化硅埋层14正面以上的部位；

步骤8，再将步骤7处理完成的SOI硅片上芯片外框架1、主支撑梁3、副支撑梁4、连接梁5和质量块6以外区域对应的二氧化硅埋层14刻蚀掉。

当需要将加速度传感器芯片固定于玻璃衬底2上时，还包括步骤9，步骤9具体为：将步骤8处理完成的SOI硅片背面的二氧化硅层10和氮化硅层17去除，露出SOI硅片的下层单晶硅15，再将芯片外框架1在下层单晶硅15的对应区域与玻璃衬底2键合在一起，玻璃衬底2的正面具有与凹腔，通过凹腔能够使玻璃衬底2正面与主支撑梁3、副支撑梁4、连接梁5、质量块6和敏感压阻微梁7的背面之间具有运动间隙。

实施例

本实施例的制备加速度传感器芯片的方法包括以下步骤，参照图6至图8：

步骤1)，使用体积浓度为49％的HF溶液清洗N型(100)晶面的SOI硅片；所述SOI硅片由上而下的结构依次为：上层单晶硅13、二氧化硅埋层14和下层单晶硅15，厚度依次为10μm、1μm和304μm，其中，二氧化硅埋层14将上层单晶硅13和下层单晶硅15隔离开；

步骤2)，再对SOI硅片进行高温氧化，氧化温度为900～1200℃，在SOI硅片的正面和背面均形成二氧化硅层10，然后用P-压敏电阻板，对上层单晶硅13表面形成的二氧化硅层10在敏感压阻微梁7对应区域光刻，光刻出压敏电阻区域，裸露出上层单晶硅13，对上层单晶硅13顶部的压敏电阻区域进行硼离子轻掺杂，掺杂深度为2μm，获得八个压敏电阻11，压敏电阻11的方块电阻大小为200～250Ω/□，再进行再分布的阱推扩散退火过程，以保证压敏电阻11杂质浓度均匀分布；

步骤3)，再步骤2)处理完的SOI硅片正面使用等离子增强化学气相沉积(PECVD)工艺形成一层1μm厚的淀积二氧化硅层16，利用P+欧姆接触板，去除敏感压阻微梁7两端对应位置的二氧化硅层10和淀积二氧化硅层16后，露出SOI硅片的上层单晶硅13，然后再在上层单晶硅13正面光刻形成硼离子重掺杂，深度2μm，获得低阻的P型重掺杂硅12作为欧姆接触区，P型重掺杂硅12的方块电阻大小<15Ω/□，欧姆接触区12保证金属引线8与压敏电阻11的欧姆连接；

步骤4)，再在步骤3)处理完的SOI硅片正面，在欧姆接触区利用金属引线板，正面光刻出金属引线8和焊盘9的形状，再在刻蚀的金属引线8和焊盘9对应位置溅射金属层形成传感器芯片的金属引线8和焊盘9，金属层为Cr/Au金属层，Cr的厚度为Au的厚度为

步骤5)，再在SOI硅片背面使用PECVD工艺形成一层1μm厚的氮化硅层17，氮化硅层17作为背面刻蚀的掩膜层，再利用背腔板，采用深反应离子刻蚀(DRIE)对SOI硅片背面进行光刻，以二氧化硅埋层14作为刻蚀停止层，将敏感压阻微梁7正下方，质量块6与芯片外框架1之间的间隙部分，质量块6与连接梁5之间的间隙部分，连接梁5与芯片外框架1之间的间隙部分，副支撑梁4与质量块6之间的间隙部分的二氧化硅埋层14以下的下层单晶硅15去除，形成主支撑梁3、副支撑梁4、连接梁5和质量块6的下半部分，采用深反应离子刻蚀(DRIE)形成传感器的主支撑梁3、连接梁5、副支撑梁4和质量块6，以保证上述结构边沿垂直度和良好的深宽比；

步骤6)，再对SOI硅片正面进行光刻，利用正面穿透板，在SOI硅片正面进行刻蚀，释放形成主支撑梁3、副支撑梁4、连接梁5和质量块6的上半部分以及八根敏感压阻微梁7的整体结构；

步骤7)，再对步骤6)处理完成的SOI硅片正面利用光刻胶进行保护，然后利用缓冲液HF从SOI硅片背面刻蚀芯片外框架1、主支撑梁3、副支撑梁4、连接梁5和质量块6对应区域以外，以及敏感压阻微梁7正下方的二氧化硅埋层14，再利用去离子水与丙酮进行漂洗后自然晾干，最后再将SOI硅片正面的光刻胶去除；主支撑梁3、副支撑梁4、连接梁5和质量块6之间的间隙由传感器的量程和过载保护能力确定，其中敏感压阻微梁7厚度由SOI片上层单晶硅13的厚度决定；

步骤8)，再去除SOI硅片底面的二氧化硅层10和氮化硅层17，将SOI硅片底面芯片外框架1对应区域的下层单晶硅15键合在刻蚀有运动间隙的玻璃衬底2顶面上。

本实施例的加速度传感器芯片适用于量程为100g以内的高频加速动动态测量，其中芯片外框架1的尺寸为：长×宽×厚＝2600μm×2600μm×305μm；主支撑梁3的尺寸为：长×宽×厚＝70μm×30μm×300μm；副支撑梁4的尺寸为：长×宽×厚＝400μm×50μm×300μm；连接梁5的尺寸为：长×宽×厚＝1000μm×30μm×300μm；质量块6的尺寸为：长×宽×厚＝2000μm×2000μm×300μm；敏感压阻微梁7的尺寸为：长×宽×厚＝70μm×5μm×10μm。

本发明的加速度传感器芯片的电路检测过程和原理如下：

参阅图4(a)、图4(b)、图5(a)和图5(b)，本发明共设计了八个压敏电阻11，分别为第一压敏电阻11-1～第八压敏电阻11-8，第一压敏电阻11-1～第八11-8压敏电阻均为同一步工艺制作，以保证均一性；以加速度传感器芯片的中心为原点，以加速度传感器芯片所在平面为xoy坐标平面，以加速度传感器芯片正面以上为空间直角坐标系的z轴正向，沿x轴设置的两个子梁结构对应的四个压敏电阻，即第一压敏电阻11-1、第二压敏电阻11-2、第五压敏电阻11-5和第六压敏电阻11-6组成一组惠斯通电桥，用以检测x方向加速度，沿y轴设置的两个子梁结构对应的四个压敏电阻，即第三压敏电阻11-3、第四压敏电阻11-4、第七压敏电阻11-7和第八压敏电阻11-8组成另一组惠斯通电桥，用以检测y方向加速度；

根据硅的压阻效应，敏感压阻微梁7在惯性力作用下变形产生应力，引起敏感压阻微梁7上压敏电阻11的阻值与加速度成比例变化，因此，八个压敏电阻所构成的惠斯通全桥电路失去平衡，输出一个与外部加速度a成正比的电压值，实现对加速度的测量。

如图5(a)，当加速度芯片承受x正向加速度时，八个压敏电阻，即第一压敏电阻11-1～第八压敏电阻11-8的阻值的变化参照图4(b)所示，检测x方向的惠斯通电桥电路有电压输出，检测y方向的惠斯通电桥电路无电压输出，从而降低了面内双轴加速度检测的交叉灵敏度。

参照图4(b)，如表2所示，表2为分别检测面内双轴加速度时各压敏电阻阻值变化情况，当加速度芯片分别承受x和y向加速度作用时，各压敏电阻11-1～11-8的阻值变化情况：

表2

具体的本发明芯片的工作原理为：

参阅图5(a)和图5(b)，根据牛顿第二定律F＝ma，当质量块6受到沿平行于加速度传感器芯片表面工作方向的加速度ax作用时，质量块6在力F的作用下发生面内水平移动，引起主支撑梁3、副支撑梁4和连接梁5的变形，进而引起敏感压阻微梁7的拉伸和压缩变形，如图5(a)所示，并引起第一压敏电阻11-1、第二压敏电阻11-2、第三压敏电阻11-3和第八压敏电阻11-8的拉伸，第四压敏电阻11-4、第五压敏电阻11-5、第六压敏电阻11-6、第七压敏电阻11-7的压缩，通过惠斯通电桥的电压输出即可检测出加速度的大小。同理，y方向上加速度引起的各梁的变形如图5(b)所示。在厚度确定的情况下，通过调整主支撑梁3、连接梁5与敏感压阻微梁7的长度和宽度尺寸，以及敏感压阻微梁7与主支撑梁3之间距离尺寸来保证敏感压阻微梁7实现较大拉伸和压缩变形。另外，四个由支撑梁3、副支撑梁4和连接梁5构成的具有高深宽比的多梁结构能保证质量块6在面内加速度下不发生围绕主支撑梁3的轴向扭转。根据硅的压阻效应，敏感压阻微梁7在F的作用下变形产生应力，引起敏感压阻微梁7上压敏电阻11的阻值与加速度成比例变化，其阻值变化与其所受应力之间的关系如下：

式中：R——压敏电阻11的初始阻值；

π——P型硅在[011]晶向的压阻系数；

σ——压敏电阻11受到的轴向应力；

因此，八个压敏电阻所构成的惠斯通全桥电路失去平衡，输出一个与外部加速度a成正比的电压值，实现对加速度的测量。

本发明的传感器芯片所能达到的主要技术指标如下：

1、量程：0～100g；

2、灵敏度：>0.15mV/g/V；

3、固有频率：>40kHz；

4、工作温度：-40℃～125℃；

5、精度：0.2％FS。

以上所述仅为本发明的一种实施方式，不是全部或唯一的实施方式，本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换，均为本发明的权利要求所涵盖。

Claims (10)

1.多梁式单质量块面内双轴加速度传感器芯片，其特征在于，包括芯片外框架(1)和质量块(6)，质量块(6)设置在芯片外框架(1)内，质量块(6)上连接有两组子梁结构，两组子梁结构的轴线相互垂直，且分别与质量块(6)的两个对称轴同轴，每组子梁结构包括两个子梁结构，每组子梁结构的两个子梁结构关于质量块(6)对称；

每个子梁结构包括主支撑梁(3)、副支撑梁(4)、连接梁(5)、敏感压阻微梁(7)以及金属引线(8)，其中，连接梁(5)的一侧对称连接两个副支撑梁(4)，副支撑梁(4)的一端与质量块(6)连接，另一端与连接梁(5)连接，支撑梁(3)设置在连接梁(5)另一侧的中部，一端与连接梁(5)连接，另一端与芯片外框架(1)连接，敏感压阻微梁(7)设置两个，两个敏感压阻微梁(7)分别设置在连接梁(5)两端的末端，敏感压阻微梁(7)的一端与连接梁(5)连接，另一端与芯片外框架(1)连接；

每组子梁结构的两个子梁结构的敏感压阻微梁(7)与金属引线(8)连接并形成为惠斯通全桥电路。

2.根据权利要求1所述的多梁式单质量块面内双轴加速度传感器芯片，其特征在于，每个子梁结构中，每个敏感压阻微梁(7)与芯片外框架(1)连接的端部连接有焊盘，敏感压阻微梁(7)的另一端与金属引线(8)的一端连接，金属引线(8)的另一端沿连接梁(5)和支撑梁(3)延伸至芯片外框架(1)处，且金属引线(8)的该端连接有焊盘。

3.根据权利要求1所述的多梁式单质量块面内双轴加速度传感器芯片，其特征在于，质量块(6)上与副支撑梁(4)连接的位置开设有凹槽(6-1)，副支撑梁(4)与凹槽(6-1)底部的中部连接。

4.根据权利要求1所述的多梁式单质量块面内双轴加速度传感器芯片，其特征在于，芯片外框架(1)和质量块(6)的形状均为矩形。

5.根据权利要求1-4任意一项所述的多梁式单质量块面内双轴加速度传感器芯片，其特征在于，还包括玻璃衬底(2)，玻璃衬底(2)与芯片外框架(1)的背面键合在一起，玻璃衬底(2)的正面与主支撑梁(3)、副支撑梁(4)、连接梁(5)、质量块(6)和敏感压阻微梁(7)的背面之间具有运动间隙。

6.根据权利要求5所述的多梁式单质量块面内双轴加速度传感器芯片，其特征在于，芯片外框架(1)、主支撑梁(3)、副支撑梁(4)、连接梁(5)、质量块(6)和敏感压阻微梁(7)通过N型(100)晶面的SOI硅片制备而成，敏感压阻微梁(7)上的压敏电阻(11)沿SOI硅片的[011]或晶向布置。

7.根据权利要求6所述的多梁式单质量块面内双轴加速度传感器芯片，其特征在于，芯片外框架(1)的尺寸为：长×宽×厚＝2600μm×2600μm×305μm；主支撑梁(3)的尺寸为：长×宽×厚＝70μm×30μm×300μm；副支撑梁(4)的尺寸为：长×宽×厚＝400μm×50μm×300μm；连接梁(5)的尺寸为：长×宽×厚＝1000μm×30μm×300μm；质量块(6)的尺寸为：长×宽×厚＝2000μm×2000μm×300μm；敏感压阻微梁(7)的尺寸为：长×宽×厚＝70μm×5μm×10μm。

8.制备如权利要求1-7任意一项所述的多梁式单质量块面内双轴加速度传感器芯片的方法，其特征在于，包括如下步骤：

步骤1，对SOI硅片进行氧化，使SOI硅片的正面和背面均生成二氧化硅层(10)；

步骤2，在步骤1处理完成的SOI硅片正面进行光刻，光刻掉敏感压阻微梁(7)对应区域的二氧化硅层(10)，露出SOI硅片的上层单晶硅(13)，然后再在露出的上层单晶硅(13)上进行硼离子轻掺杂，硼离子轻掺杂区域作为敏感压阻微梁(7)的压敏电阻(11)；

步骤3，再在步骤2处理完成的SOI硅片正面制作一层淀积二氧化硅层(16)；

步骤4，再在步骤3处理完成的SOI硅片正面进行光刻，在敏感压阻微梁(7)两端对应位置光刻掉二氧化硅层(10)和淀积二氧化硅层(16)，露出SOI硅片的上层单晶硅(13)，然后再在露出的上层单晶硅(13)上进行硼离子重掺杂，得到P型重掺杂硅(12)，P型重掺杂硅(12)作为欧姆接触区；

步骤5，再在步骤4处理完成的SOI硅片正面溅射金属，然后对导电金属层进行刻蚀并形成金属引线(8)和金属引线(8)对应的焊盘；

步骤6，再对SOI硅片的背面制作一层氮化硅层(17)，然后对SOI硅片背面进行光刻，以释放出芯片外框架(1)、主支撑梁(3)、副支撑梁(4)、连接梁(5)和质量块(6)处于SOI硅片的二氧化硅埋层(14)背面以下的部位，并将敏感压阻微梁(7)处于SOI硅片的二氧化硅埋层(14)背面以下的部位刻蚀掉；

步骤7，再对SOI硅片正面进行光刻，以释放出芯片外框架(1)、主支撑梁(3)、副支撑梁(4)、连接梁(5)、质量块(6)和敏感压阻微梁(7)处于SOI硅片的二氧化硅埋层(14)正面以上的部位；

步骤8，再将步骤7处理完成的SOI硅片上芯片外框架(1)、主支撑梁(3)、副支撑梁(4)、连接梁(5)和质量块(6)以外区域对应的二氧化硅埋层(14)刻蚀掉。

9.根据权利要求8所述的制备方法，其特征在于，还包括步骤9，步骤9具体为：将步骤8处理完成的SOI硅片背面的二氧化硅层(10)和氮化硅层(17)去除，露出SOI硅片的下层单晶硅(15)，再将芯片外框架(1)在下层单晶硅(15)的对应区域与玻璃衬底(2)键合在一起，玻璃衬底(2)的正面具有与凹腔，通过凹腔能够使玻璃衬底(2)正面与主支撑梁(3)、副支撑梁(4)、连接梁(5)、质量块(6)和敏感压阻微梁(7)的背面之间具有运动间隙。

10.根据权利要求8或9所述的制备方法，其特征在于，步骤1中的氧化温度为900～1200℃，步骤2中硼离子轻掺杂获得的压敏电阻(11)的方块电阻为200～250Ω/□，步骤4中，P型重掺杂硅(12)的方块电阻≤15Ω/□。