CN107689328A - 半导体装置结构的形成方法 - Google Patents

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CN107689328A CN201610626067.5A CN201610626067A CN107689328A CN 107689328 A CN107689328 A CN 107689328A CN 201610626067 A CN201610626067 A CN 201610626067A CN 107689328 A CN107689328 A CN 107689328A
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Abstract

本发明提供一种半导体装置结构的形成方法，包括：形成多个沟槽于基底中；形成内衬于沟槽的栅极介电层；以栅极材料填充沟槽；回刻蚀栅极材料以暴露沟槽的上部；以第一介电层再填充沟槽的上部且覆盖沟槽之间的基底表面；实行第一化学机械研磨工艺以部分地移除第一介电层，直到暴露沟槽之间的基底表面；以及利用形成于沟槽的上部的第一介电层作为刻蚀掩膜，通过暴露的基底表面，刻蚀基底以形成自对准接触开口于沟槽之间。

Description

半导体装置结构的形成方法
技术领域
本发明关于一种半导体装置结构的形成方法，且特别关于一种沟槽式栅极金属氧化物半导体场效应晶体管(trench gate metal-oxide-semiconductor field effecttransistor，trench gate MOSFET)的形成方法。
背景技术
半导体产业持续地改善不同的电子组件的整合密度，通过持续降低最小元件尺寸，让更多组件能够在给定的面积中整合。例如，被广泛地应用在电力开关(power switch)元件的沟槽式栅极金属氧化物半导体场效晶体管，便是利用垂直结构的设计，以提升功能密度。其利用芯片的背面作为漏极，而于芯片的正面制作多个晶体管的源极以及栅极。
然而，随着半导体装置的功能密度不断提升，处理及制造半导体装置的复杂度亦跟着增加。例如，因受限于传统光刻曝光机台的对准能力，导致沟槽式栅极金属氧化物半导体场效晶体管的接触结构的特征尺寸无法缩小，因此无法有效地降低装置的导通电阻(onresistance)。
发明内容
在一些实施例中，提供一种半导体装置结构的形成方法，包括：形成多个沟槽于一基底中；形成内衬于沟槽的一栅极介电层；以一栅极材料填充沟槽；回刻蚀栅极材料以暴露沟槽的上部；以一第一介电层再填充沟槽的上部且覆盖沟槽之间的一基底表面；实行一第一化学机械研磨工艺以部分地移除第一介电层，直到暴露沟槽之间的基底表面；以及利用形成于沟槽的上部的第一介电层作为一刻蚀掩膜，通过暴露的基底表面，刻蚀基底以形成一自对准接触开口于沟槽之间。
在一些实施例中，亦提供一种半导体装置结构的形成方法，包括：提供一基底，基底上形成有一垫层；形成多个沟槽于基底中；等向性刻蚀沟槽的顶角以扩大沟槽的上部；形成内衬于沟槽的一栅极介电层；以一栅极材料填充沟槽；回刻蚀栅极材料以暴露扩大的沟槽的上部；以一介电层再填充扩大的沟槽的上部且覆盖沟槽之间的一基底表面；实行一化学机械研磨工艺以部分地移除介电层，直到暴露沟槽之间的基底表面；以及利用形成于扩大的沟槽的上部的介电层作为一刻蚀掩膜，通过暴露的基底表面，刻蚀基底以形成一自对准接触开口于沟槽之间。
本发明实施例的半导体装置结构的形成方法可克服已知利用光刻曝光机台形成接触开口可能造成的对准失误。此外，亦可缩小接触结构的关键尺寸及有效地降低装置的导通电阻。
附图说明
图1为根据一些实施例，半导体装置结构的形成方法的流程图；
图2A至图2J为根据一些实施例，使用图1所示的方法所形成的半导体装置结构在不同阶段的剖面图；
图3为根据一些实施例，半导体装置结构的形成方法的流程图；
图4A至图4C为根据一些实施例，使用图3所示的方法所形成的半导体装置结构在不同阶段的剖面图；
图5为根据一些实施例，半导体装置结构的形成方法的流程图；
图6A至图6F为根据一些实施例，使用图5所示的方法所形成的半导体装置结构在不同阶段的剖面图；
图7为根据一些实施例，半导体装置结构的形成方法的流程图；
图8A至图8F为根据一些实施例，使用图7所示的方法所形成的半导体装置结构在不同阶段的剖面图。
以下将配合所附图式详述本发明的实施例，应注意的是，依照工业上的标准实施，所附图示并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。
附图标号：
10、30、50、70 半导体装置结构的形成方法；
12～28、32～34、51～53、71～79 半导体装置结构的形成方法的步骤；
100 基底；
100A 暴露的基底表面；
102 沟槽；
102A 沟槽的上部；
102B 沟槽的上部的侧壁；
102C 沟槽的顶角；
104 刻蚀工艺；
106 栅极介电层；
108 栅极材料；
110 主体区；
112 源极区；
114、114’ 介电层；
116 化学机械研磨工艺；
118 接触开口；
120 接触阻障层；
122 导电材料；
124 接触插塞结构；
402 硬掩膜层；
600A 基底表面；
610 等向性刻蚀工艺；
614、614’ 介电层；
810 等向性刻蚀工艺；
812 垫层；
812a 垫氧化层；
812b 垫氮化层。
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明的不同特征，以下描述具体的元件及其排列的例子以阐述本发明。当然这些仅是例子且不该以此限定本发明的范围。例如，在描述中提及第一个元件形成于第二个元件上时，其可以包括第一个元件与第二个元件直接接触的实施例，也可以包括有其它元件形成于第一个元件与第二个元件之间的实施例，其中第一个元件与第二个元件并未直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间关系词包括使用中或操作中的装置的不同方位，以及图示中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
本发明提供的形成半导体装置结构的方法采用高选择性的化学机械研磨制搭配高选择性的刻蚀工艺，形成自对准接触(self-aligned contact)结构。可使用于沟槽式栅极金属氧化物半导体场效应晶体管(trench gate MOSFET)，此方法有助于半导体装置结构的关键尺寸微缩化，且亦可有效降低半导体装置结构的导通电阻(on resistance)。
图1为根据一些实施例，半导体装置结构的形成方法10的流程图。应理解的是，可于半导体装置结构的形成方法10进行前、进行中及/或进行后提供额外的操作。在不同的实施例中，所述的一些阶段可以被取代或删除。可添加额外特征于半导体装置结构，在不同的实施例中，以下所述的一些特征可以被取代或删除。图2A至图2J为根据一些实施例，使用图1所示的方法10所形成的半导体装置结构在不同阶段的剖面图。
请参照图1及图2A，半导体装置结构的形成方法10起始于步骤12，形成沟槽102于基板100中。基板100可包括：单晶结构、多晶结构或非晶结构的硅或锗的元素半导体；氮化镓(GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)或锑化铟(indiumantimonide)等化合物半导体；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半导体或其它合适的材料或前述组合。在一些实施例中，可利用一或多个光刻及刻蚀工艺形成沟槽102。
请参照图1及图2B，在一些实施例中，半导体装置结构的形成方法10可包含步骤14，进行刻蚀工艺104以圆化(rounding)沟槽102的顶角102C。顶角102C位于沟槽102的顶部的两侧。经圆化的顶角102C使沟槽102的顶部宽度大于底部宽度，换言之，沟槽102具有经扩大的顶部。前述刻蚀工艺可为干法刻蚀、湿法刻蚀、其它合适的刻蚀工艺或前述的组合。干法刻蚀例如可为反应离子刻蚀(reactive ion etch，RIE)或电浆刻蚀(plasma etch)等。在一些实施例中，刻蚀工艺104可为软刻蚀(soft etch)工艺，为一低能量/低损害的电浆刻蚀工艺，对基板造成的损害较一般刻蚀工艺小。
此外，在一些实施例中，可选择性(optionally)顺应地(conformally)形成牺牲氧化(sacrificial oxide)层(未绘示)于沟槽102上，接着再将其移除，以清除形成沟槽的步骤对基板造成的损害(例如，刻蚀工艺产生的损害)。
接着，请参照图1及图2C，于步骤16中，形成内衬(lining)沟槽102的栅极介电层106。在一些实施例中，栅极介电层106可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、其它合适的介电材料或前述的组合。此高介电常数介电材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3或前述组合。
在一些实施例中，可利用热氧化(thermal oxidation)工艺、化学气相沉积(chemical vapor deposition,CVD)工艺、旋转涂布(spin coating)、原子层沉积(atomiclayer deposition,ALD)工艺、其它合适的工艺或前述的组合形成栅极介电层106。
接着，请参照图1及图2D，于步骤18中，以栅极材料108填充沟槽102。栅极材料108可为非晶硅、多晶硅、金属或前述的组合。在一些实施例中，可通过沉积栅极材料108以覆盖基板100及沟槽102，以及实行平坦化工艺直到暴露沟槽102之间的基底100以填充沟槽102。
在一些实施例中，可通过化学气相沉积(CVD)工艺、旋转涂布工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、其它合适的工艺或前述的组合沉积栅极材料108。再者，平坦化工艺可包含化学机械研磨(chemical mechanical planarization,CMP)工艺、机械抛光工艺、刻蚀工艺、其它合适的工艺或前述之组合。
此外，栅极材料108的顶部可更包括一金属硅化物层(未绘示)。此金属硅化物可包含硅化镍(nickel silicide)、硅化钴(cobalt silicide)、硅化钨(tungsten silicide)、硅化钛(titanium silicide)、硅化钽(tantalum silicide)、硅化铂(platinumsilicide)、硅化铒(erbium silicide)或前述的组合。
请参照图1及图2E～图2F，于步骤20中，回刻蚀(etch back)栅极材料108以暴露沟槽102的上部102A。可接着实行步骤22，形成主体区110以及位于主体区110之上的源极区112于沟槽102之间的基底100中。主体区110可作为半导体装置结构的通道(channel)区。在一些实施例中，主体区110可具有P型掺杂物(例如：硼或铟等)，源极区112可具有N型掺杂物(例如：磷或砷等)。
可通过离子注入工艺以形成主体区110及源极区112。源极区112的深度可大于沟槽102暴露的上部102A的深度。在一些实施例中，可先形成主体区110，再形成源极区112于主体区110上方。然而，在另一些实施例中，亦可先形成源极区112于基底100中，然后再以高能离子注入形成主体区110于源极区112下方。
在一些实施例中，可接着实行退火(annealing)工艺以活化注入的掺质以及减少主体区110及源极区112中的掺质扩散。在一些实施例中，退火工艺可为快速热退火(rapidthermal annealing,RTA)工艺。
此外，应注意的是，形成主体区110以及源极区112于沟槽102之间的基底100中的步骤亦可于其它阶段实行，只要能够确实地形成主体区及源极区即可。例如，亦可于实行化学机械研磨(CMP)工艺直到暴露沟槽之间的基底表面的步骤(步骤26，详述于后文)后，再形成主体区以及源极区于基底中。
接着，请参照图1及图2G，于步骤24中，形成介电层114以再填充(refill)沟槽102的上部102A，且覆盖沟槽102之间的基底100，包含沟槽102之间的基底100的顶部及侧壁。介电层114可用以将栅极材料108与后续形成的导电元件电性绝缘。介电层114可为氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃(borophosphosilicate glass,BPSG)、磷硅玻璃(phosphosilicate glass,PSG)、旋涂式玻璃(spin-on glass,SOG)、或其它合适的介电材料或前述的组合。
在一些实施例中，可通过化学气相沉积(CVD)工艺、旋转涂布、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺或前述的组合形成介电层114。在一些实施例中，使用高密度电浆(high density plasma,HDP)沉积工艺形成介电层114，如图2G所示。
接着，请参照图1及图2H，于步骤26中，实行化学机械研磨(CMP)工艺116以部分地移除介电层114，直到暴露沟槽102之间的基底表面100A。在实行化学机械研磨工艺116之后，仍有部分介电层114’存留于沟槽的上部102A。再者，化学机械研磨工艺116亦部分地移除栅极介电层106。
在此，可使用对于介电层114及基底100具有高选择性的化学机械研磨工艺116，以选择性地移除介电层114而不移除基底100。在一些实施例中，暴露的基底表面100A可位于基底100的高台(mesa)区，即基底100顶部凸出的区域，如图2H中虚线方块标示的区域。
接着，请参照图1及图2I，于步骤28中，利用形成于沟槽的上部102A的介电层114’作为刻蚀掩膜(etching mask)，通过暴露的基底表面100A，刻蚀基底100以形成接触开口118于沟槽102之间。换言之，接触开口118是由仍存留于沟槽的上部102A的介电层114’所定义，因此所形成的接触开口118为一自对准(self-aligned)接触开口。再者，接触开口118贯穿形成于基底110中的源极区112且延伸至主体区110。
在此，可使用对于介电层114及基底100具有高选择性的刻蚀工艺，以选择性地刻蚀基底100而不刻蚀介电层114。在一些实施例中，前述刻蚀工艺可为干法刻蚀，例如可为反应离子刻蚀(reactive ion etch，RIE)、电浆刻蚀、其它合适的非等向性刻蚀工艺或前述的组合。
此外，之后可形成接触阻障层120及导电材料122于接触开口118中，以形成接触插塞(plug)结构124，如图2J所示。接触阻障层120的材料可包括钴(Co)、钽(Ta)、钴钨磷化物(CoWP)、钛(Ti)、钽化氮(TaN)、钌(Ru)或前述的组合。导电材料122可包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(titanium nitride,TiN)、氮化钽(tantalum nitride,TaN)、硅化镍(nickel silicide,NiSi)、硅化钴(cobalt silicide,CoSi)、碳化钽(tantulum carbide,TaC)、硅氮化钽(tantulum silicide nitride,TaSiN)、碳氮化钽(tantalum carbide nitride,TaCN)、铝化钛(titanium aluminide,TiAl)，铝氮化钛(titanium aluminide nitride,TiAlN)、其他合适的金属或前述的组合。
在一些实施例中，可通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺或前述的组合形成接触阻障层120及导电材料122。
图3为根据另一些实施例，半导体装置结构的形成方法30的流程图。图4A至图4C为根据一些实施例，使用图3所示的方法30所形成的半导体装置结构在不同阶段的剖面图。图4A～图4C中与图2A～图2J相同的元件符号代表与图2A～图2J相同或相似的元件，于此便不再赘述。
请参照图3及图4A，半导体装置结构的形成方法30起始于步骤32，形成图案化的硬掩膜层402于基底100上。图案化的硬掩膜层402可用以定义后续将形成的沟槽102的位置。硬掩膜402可由氧化硅、氮化硅、氮氧化硅、碳化硅、其它合适的材料或前述的组合所形成。硬掩膜层402可具有单层或多层结构。
在一些实施例中，可通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化(thermal oxidation)工艺、物理气相沉积(PVD)工艺、其它合适的工艺或前述的组合形成硬掩膜层402。化学气相沉积工艺例如可为低压化学气相沉积(low-pressure chemicalvapor deposition,LPCVD)工艺或电浆增强化学气相沉积(plasma enhanced chemicalvapor deposition,PECVD)工艺等。再者，可通过一或多个光刻及刻蚀工艺以图案化硬掩膜层402。
接着，请参照图3及图4B，于步骤34中，以经图案化的硬掩膜层402作为刻蚀掩膜，进行刻蚀工艺以移除部分的基底100，使沟槽102具有锥形轮廓(tapered profile)。如图4B所示，沟槽102的侧壁为倾斜的，经刻蚀的沟槽102的顶部宽度大于底部宽度，换言之，沟槽102具有经扩大的顶部。在一些实施例中，前述刻蚀工艺可为干法刻蚀、湿法刻蚀、其它合适的刻蚀工艺或前述的组合。干法刻蚀例如可为反应离子刻蚀(reactive ion etch，RIE)或电浆刻蚀等。
接着，移除硬掩膜层402后，可接续半导体装置结构的形成方法10的步骤16～步骤28以完成方法30，即，形成内衬沟槽102的栅极介电层106(步骤16)；以栅极材料108填充沟槽102(步骤18)；回刻蚀栅极材料108以暴露沟槽的上部102A(步骤20)；形成主体区110以及源极区112于沟槽之间的基底中(步骤22)；形成介电层114以再填充沟槽的上部102A且覆盖沟槽之间的基底(步骤24)；实行化学机械研磨工艺116以部分地移除介电层114，直到暴露沟槽之间的基底表面(步骤26)；利用于沟槽的上部102A的介电层114’作为刻蚀掩膜，刻蚀基底100以形成接触开口118于沟槽102之间(步骤28)。利用方法30所形成的半导体装置结构如图4C所示，具有由形成于沟槽的上部102A的介电层114’所定义的自对准接触开口118。
图5为根据另一些实施例，半导体装置结构的形成方法50的流程图。图6A至图6F为根据一些实施例，使用图5所示的方法50所形成的半导体装置结构在不同阶段的剖面图。图6A～图6F中与图2A～图2J相同的元件符号代表与图2A～图2J相同或相似的元件，于此便不再赘述。
请参照图5，半导体装置结构的形成方法50接续半导体装置结构的形成方法10的步骤20(图2E)但未进行圆化沟槽顶角的步骤，即，形成沟槽102于基板100中(步骤12)；形成内衬沟槽102的栅极介电层106(步骤16)；以栅极材料108填充沟槽102(步骤18)；回刻蚀栅极材料108以暴露沟槽的上部102A(步骤20)。于此，形成的半导体装置结构如图6A所示，经回刻蚀的栅极材料108暴露沟槽的上部102A。
接着，请参照图5及图6B，于步骤51中，通过高密度电浆(HDP)沉积工艺形成介电层614于沟槽的上部102A以及沟槽102之间的基底表面600A之上。介电层614并未完全地填满沟槽的上部102A。在一些实施例中，形成于基底表面600A之上的介电层614具有倾斜的边缘，其并未与沟槽102的侧壁对齐。
再者，介电层614亦部分地形成于沟槽的上部102A的侧壁102B上。由于高密度电浆(HDP)沉积工艺具有主要沉积于沟槽的底部及顶部的特性，因此形成于沟槽的侧壁102B上的介电层614的厚度远小于形成于沟槽的上部102A以及基底表面600A之上的介电层614的厚度。
接着，请参照图5及图6C，于步骤53中，以回刻蚀部分地移除介电层614，以暴露沟槽的顶角102C。如图6C所示，形成于沟槽的上部102A的侧壁102B上的介电层614完全地被移除，然而一部分的介电层614’仍存留于沟槽的上部102A及基底表面600A之上。在一些实施例中，可通过干法刻蚀、湿法刻蚀、其它合适的刻蚀工艺或前述的组合移除介电层614。干法刻蚀例如可为反应离子刻蚀(RIE)或电浆刻蚀等。
接着，请参照图5及图6D，于步骤55中，利用剩余的介电层614’作为刻蚀掩膜(etching mask)，等向性地刻蚀(isotropically etch)沟槽102以扩大沟槽的上部102A。如图6D所示，等向性刻蚀工艺610移除沟槽的顶角102C及邻近沟槽的上部102A的部分栅极介电层106及基底100。经扩大的沟槽的上部102A的宽度大于沟槽102的原始宽度，换言之，扩大的沟槽的上部102A使得沟槽102的顶部宽度大于底部宽度。
此外，在一些实施例中，可选择性(optionally)进行化学机械研磨工艺，以部分地移除剩余的介电层614’，直到暴露沟槽102之间的基底表面600A，而沟槽的上部102A中的介电层614'则仍然保留、未被移除，如图6E所示。
接着，可接续半导体装置结构的形成方法10的步骤22～步骤28以完成方法50，即，形成主体区110以及源极区112于沟槽之间的基底中(步骤22)；形成介电层114以再填充沟槽的上部102A且覆盖沟槽之间的基底(步骤24)；实行化学机械研磨工艺116以部分地移除介电层114，直到暴露沟槽之间的基底表面(步骤26)；利用于沟槽的上部102A的介电层114’作为刻蚀掩膜，刻蚀基底100以形成接触开口118于沟槽102之间(步骤28)。利用方法50所形成的半导体装置结构如图6F所示，具有由形成于沟槽的上部102A的介电层114’所定义的自对准接触开口118。
图7为根据另一些实施例，半导体装置结构的形成方法70的流程图。图8A至图8F为根据一些实施例，使用图7所示的方法70所形成的半导体装置结构在不同阶段的剖面图。图8A～图8F中与图2A～图2J相同的元件符号代表与图2A～图2J相同或相似的元件，于此便不再赘述。
请参照图7及图8A，半导体装置结构的形成方法70起始于步骤71，提供具有垫层(pad layer)812形成于其上的基底100。垫层812可具有单层或多层结构，垫层812可由氧化物、氮化物、其它合适的材料或前述的组合所形成，例如，氧化硅、氮化硅、氮氧化硅等。如图8A所示，在一些实施例中，垫层812具有垫氧化层812a及形成于垫氧化层812a之上的垫氮化层812b。在另一些实施例中，垫层812仅具有垫氧化层812a的单层结构。
在一些实施例中，可通过化学气相沉积(CVD)工艺、热氧化工艺、其它合适的工艺或前述的组合形成垫层812。化学气相沉积工艺例如可为低压化学气相沉积(LPCVD)工艺或电浆增强化学气相沉积(PECVD)工艺等。
接着，请参照图7及图8B，于步骤73中，形成沟槽102于基板100中。如图8B所示，沟槽102贯穿垫氧化层812a以及垫氮化层812b，并延伸于基板100之中。可利用一或多个光刻及刻蚀工艺形成沟槽102。
接着，请参照图7及图8C，于步骤75中，进行一后拉(pull-back)刻蚀工艺802以部分地移除邻接沟槽102的垫层812，以暴露沟槽的顶角102C，使得沟槽102延伸至垫层812中。在一些实施例中，后拉刻蚀工艺802仅移除邻接沟槽102的部分的垫氧化层812a，而未移除垫氮化层812b，垫层812因而具有一内缩部(indented portion)。再者，后拉刻蚀工艺802可包含湿刻蚀、其它合适的刻蚀工艺或前述的组合。
接着，请参照图7及图8D，于步骤77中，等向性地刻蚀(isotropically etch)沟槽的顶角102C以扩大沟槽的上部102A。如图8D所示，以垫层812作为刻蚀掩膜，等向性刻蚀工艺810移除沟槽的顶角102C及邻近沟槽的上部102A的部分基底100。经扩大的沟槽的上部102A的宽度大于沟槽102的原始宽度，换言之，扩大的沟槽的上部102A始得沟槽102整体的顶部宽度大于底部宽度。再者，在一些实施例中，垫层812的氧化层812a的内缩部的边缘与经扩大的沟槽的上部102A的外部边界(outer boundary)对齐。
接着，请参照图7及图8E，于步骤79中，移除垫层812，暴露扩大的沟槽的上部102A。可通过化学机械研磨工艺、研磨工艺、刻蚀工艺、其它合适的工艺或前述的组合移除垫层812。之后，可接续半导体装置结构的形成方法10的步骤16～步骤28以完成方法70，即，形成内衬沟槽102的栅极介电层106(步骤16)；以栅极材料108填充沟槽102(步骤18)；回刻蚀栅极材料108以暴露沟槽的上部102A(步骤20)；形成主体区110以及源极区112于沟槽之间的基底中(步骤22)；形成介电层114以再填充沟槽的上部102A且覆盖沟槽之间的基底(步骤24)；实行化学机械研磨工艺116以部分地移除介电层114，直到暴露沟槽之间的基底表面(步骤26)；利用于沟槽的上部102A的介电层114’作为刻蚀掩膜，刻蚀基底100以形成接触开口118于沟槽102之间(步骤28)。利用方法70所形成的半导体装置结构如图8F所示，具有由形成于沟槽的上部102A的介电层114’所定义的自对准接触开口118。
综上所述，本发明实施例的半导体装置结构的形成方法是利用高选择性的化学机械研磨制使介电层暴露一特定的基底表面，例如位于基底的高台(mesa)区的表面，并利用高选择性的刻蚀工艺通过此特定的基底表面，形成自对准接触(self-aligned contact)开口于基底中。
本发明实施例的半导体装置结构的形成方法可克服已知利用光刻曝光机台形成接触开口可能造成的对准失误(misalignment)。此外，亦可缩小接触结构的关键尺寸及有效地降低装置的导通电阻(on resistance)。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求为准。

Claims (12)

1.一种半导体装置结构的形成方法，其特征在于，包括：
形成多个沟槽于一基底中；
形成内衬于该些沟槽的一栅极介电层；
以一栅极材料填充该些沟槽；
回刻蚀该栅极材料以暴露该些沟槽的上部；
以一第一介电层再填充该些沟槽的上部且覆盖该些沟槽之间的一基底表面；
实行一第一化学机械研磨工艺以部分地移除该第一介电层，直到暴露该些沟槽之间的该基底表面；以及
利用形成于该些沟槽的上部的第一介电层作为一刻蚀掩膜，通过该暴露的基底表面，刻蚀该基底以形成一自对准接触开口于该些沟槽之间。
2.如权利要求1所述的半导体装置结构的形成方法，其特征在于，更包括：
在形成该栅极介电层的步骤前，进行一刻蚀工艺以圆化该些沟槽的顶角。
3.如权利要求1所述的半导体装置结构的形成方法，其特征在于，形成该些沟槽的步骤包括：
形成一硬掩膜层于该基底上；以及
进行一刻蚀工艺，使该些沟槽具有一锥形轮廓。
4.如权利要求1所述的半导体装置结构的形成方法，其特征在于，该第一介电层通过一高密度电浆沉积工艺形成。
5.如权利要求1所述的半导体装置结构的形成方法，其特征在于，在回刻蚀该栅极材料的步骤后，更包括：
通过一高密度电浆沉积工艺形成一第二介电层于该些沟槽的上部以及该些沟槽之间的该基底表面之上；
部分地移除该第二介电层，以暴露该些沟槽的顶角；以及
利用剩余的该第二介电层作为一刻蚀掩膜，等向性刻蚀该些沟槽以扩大该些沟槽的上部。
6.如权利要求5所述的半导体装置结构的形成方法，其特征在于，更包括：
进行一第二化学机械研磨工艺，以部分地移除剩余的该第二介电层，直到暴露该些沟槽之间的该基底表面。
7.如权利要求1所述的半导体装置结构的形成方法，其特征在于，更包括：
在回刻蚀该栅极材料的步骤或在实行该第一化学机械研磨工艺的步骤之后，形成一主体区及于该主体区之上的一源极区于该些沟槽之间的基底中。
8.一种半导体装置结构的形成方法，其特征在于，包括：
提供一基底，该基底上形成有一垫层；
形成多个沟槽于该基底中；
等向性刻蚀该些沟槽的顶角以扩大该些沟槽的上部；
形成内衬于该些沟槽的一栅极介电层；
以一栅极材料填充该些沟槽；
回刻蚀该栅极材料以暴露该些扩大的沟槽的上部；
以一介电层再填充该些扩大的沟槽的上部且覆盖该些沟槽之间的一基底表面；
实行一化学机械研磨工艺以部分地移除该介电层，直到暴露该些沟槽之间的该基底表面；以及
利用形成于该些扩大的沟槽的上部的介电层作为一刻蚀掩膜，通过该暴露的基底表面，刻蚀该基底以形成一自对准接触开口于该些沟槽之间。
9.如权利要求8所述的半导体装置结构的形成方法，其特征在于，等向性刻蚀该些沟槽的顶角的步骤包括：
在进行该等向性刻蚀工艺前，进行一后拉刻蚀工艺以部分地移除邻接该些沟槽的垫层，以暴露该些沟槽的顶角。
10.如权利要求9所述的半导体装置结构的形成方法，其特征在于，该垫层包括一氧化层及一形成于该氧化层上的氮化层，其中该后拉刻蚀工艺部分地移除邻接该些沟槽的氧化层。
11.如权利要求8所述的半导体装置结构的形成方法，其特征在于，该介电层通过一高密度电浆沉积工艺形成。
12.如权利要求8所述的半导体装置结构的形成方法，其特征在于，更包括：
在回刻蚀该栅极材料的步骤或在实行该化学机械研磨工艺的步骤之后，形成一主体区及于该主体区之上的一源极区于该些沟槽之间的基底中。
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