CN107093630B - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体装置及其制造方法，半导体装置的制造方法中，形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构于一基底上方。形成一隔离绝缘层于基底上方，使第一鳍结构的上部突出于隔离绝缘层。形成一栅极结构于一部分的第一鳍结构的上部上方。形成一第一外延源极/漏极(S/D)结构于未覆盖栅极结构的第一鳍结构上方。形成一外延盖层于第一外延源极/漏极结构上方。第一外延源极/漏极结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。

Description

半导体装置及其制造方法
技术领域
本公开涉及一种半导体积体电路，且特别涉及一种鳍式场效晶体管的源极与漏极外延结构及其制造方法。
背景技术
当半导体工业寻求更高装置密度、更高效能及更低成本，而已进展至纳米技术工艺世代，由于制造与设计问题的挑战，因而发展出三维设计(例如，鳍式场效晶体管(FinFET))并使用具有高介电常数(high-k)材料的金属栅极结构。金属栅极结构时常利用栅极取代技术来制作，而源极与漏极则利用外延成长方法来形成。再者，一源极/漏极(S/D)接触窗(条型接触窗)形成于源极与漏极上方。
发明内容
根据一些实施例，本公开提供一种半导体装置的制造方法，包括︰形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构于一基底上方；形成一隔离绝缘层于基底上方，使第一鳍结构的上部突出于隔离绝缘层；形成一栅极结构于一部分的第一鳍结构的上部上方；形成一第一外延源极/漏极(S/D)结构于未覆盖栅极结构的第一鳍结构上方；以及形成一外延盖层于第一外延S/D结构上方，其中第一外延S/D结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
在本公开的制造方法的一个实施方式中，该外延盖层具有一厚度在0.5nm至5nm的范围。
在本公开的制造方法的另一个实施方式中，该第一外延S/D结构的该SiP中，磷的浓度在5至20原子百分比的范围。
在本公开的制造方法的另一个实施方式中，还包括将至少一部分的该外延盖层暴露于含Ge气体。
在本公开的制造方法的另一个实施方式中，没有含Ge层形成于该至少一部分的该外延盖层上。
在本公开的制造方法的另一个实施方式中，还包括在形成该第一外延S/D结构之前，下凹未被该栅极结构覆盖的该第一鳍结构的上部。
根据一些实施例，本公开提供一种半导体装置的制造方法，包括︰形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构及用于P型通道FinFET的一第二鳍结构于一基底上方；形成一隔离绝缘层于基底上方，使第一鳍结构的上部及第二鳍结构的上部突出于隔离绝缘层；形成一第一栅极结构于一部分的第一鳍结构的上部上方及形成一第二栅极结构于一部分的第二鳍结构的上部上方；形成一第一外延源极/漏极(S/D)结构于未覆盖第一栅极结构的第一鳍结构上方；形成一外延盖层于第一外延S/D结构上方；以及形成一第二外延S/D结构于未覆盖第二栅极结构的第二鳍结构上方，其中第一外延S/D结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
在本公开的制造方法的一个实施方式中，该外延盖层具有一厚度在0.5nm至5nm的范围。
在本公开的制造方法的另一个实施方式中，该第一外延S/D结构的该SiP中，磷的浓度在5至20原子百分比的范围。
在本公开的制造方法的另一个实施方式中，该第二外延S/D结构包括Ge或SiGe，且其Ge浓度在10至90原子百分比的范围。
在本公开的制造方法的另一个实施方式中，在形成该第二外延S/D结构期间，将至少一部分的该外延盖层暴露于含Ge气体。
在本公开的制造方法的另一个实施方式中，没有含Ge层形成于该至少一部分的该外延盖层上。
在本公开的制造方法的另一个实施方式中，在形成该第二外延S/D结构期间，以一盖层局部覆盖该外延盖层。
在本公开的制造方法的另一个实施方式中，在形成该第二外延S/D结构期间，将未覆盖该盖层的至少一部分的该外延盖层暴露于含Ge气体。
在本公开的制造方法的另一个实施方式中，没有含Ge层形成于未覆盖该盖层的该至少一部分的该外延盖层上。
在本公开的制造方法的另一个实施方式中，还包括在形成该第一外延S/D结构之前，下凹未被该第一栅极结构覆盖的该第一鳍结构的上部。
在本公开的制造方法的另一个实施方式中，还包括在形成该第二外延S/D结构之前，下凹未被该第二栅极结构覆盖的该第二鳍结构的上部。
根据一些实施例，本公开提供一种半导体装置，包括︰一第一鳍结构，位于一基底上方；一隔离绝缘层，位于基底上方，使第一鳍结构的上部突出于隔离绝缘层；一栅极结构，设置于一部分的第一鳍结构的上部上方；一第一外延源极/漏极(S/D)结构，设置于未覆盖栅极结构的第一鳍结构上方；以及一外延盖层，形成于第一外延S/D结构上方，其中第一外延S/D结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
在本公开的半导体装置的一个实施方式中，该外延盖层具有一厚度在0.5nm至5nm的范围。
附图说明
图1A和图1B绘示出根据本公开一实施例的静态随机存取存储器(SRAM)单元的布局结构。
图2至图15绘示出根据本公开一实施例的具有鳍式场效晶体管的第一SRAM单元的制造步骤于不同阶段的剖面示意图。
图16绘示出根据本公开一实施例的第二SRAM单元的剖面示意图。
图17至图18绘示出根据本公开另一实施例的制造步骤于不同阶段的剖面示意图。
图19至图20绘示出根据本公开另一实施例的制造步骤于不同阶段的剖面示意图。
其中，附图标记说明如下：
10 基底
11 掩模层
12 垫氧化层
13 氮化硅掩模层
14 掩模图案
20、21、22、23、24、25、26、27、28、29 鳍结构
30 隔离绝缘层
42、44 栅极结构
50 第一保护层
55、56 第二保护层
61、62、64、65 第一外延源极/漏极(S/D)结构
63、66 并接外延S/D结构
67、68 第三外延源极/漏极(S/D)结构
72、74 第二外延源极/漏极(S/D)结构
76、78 第四外延源极/漏极(S/D)结构
73 膜层
80 第一内层介电(ILD)层
82、84 接触开口
92、94、96、98 条型接触窗
101、103、105、107 外延盖层
F1 第一鳍结构
F2 第二鳍结构
F3 第三鳍结构
F4 第四鳍结构
F5 第五鳍结构
F6 第六鳍结构
F7 第七鳍结构
F8 第八鳍结构
F9 第九鳍结构
F10 第十鳍结构
GA1 第一栅极结构
GA2 第二栅极结构
GA3 第三栅极结构
GA4 第四栅极结构
GA5 第五栅极结构
GA6 第六栅极结构
GA7 第七栅极结构
GA8 第八栅极结构
H1 高度
MD1 第一条型接触窗
MD2 第二条型接触窗
MD3 第三条型接触窗
MD4 第四条型接触窗
MD5 第五条型接触窗
MD6 第六条型接触窗
MD7 第七条型接触窗
MD8 第八条型接触窗
MD9 第九条型接触窗
MD10 第十条型接触窗
MD11 第十一条型接触窗
MD12 第十二条型接触窗
MD13 第十三条型接触窗
MD14 第十四条型接触窗
MD15 第十五条型接触窗
MD16 第十六条型接触窗
PD1 第一下拉FinFET
PD2 第二下拉FinFET
PD3 第三下拉FinFET
PD4 第四下拉FinFET
PG1 第一传送栅极FinFET
PG2 第二传送栅极FinFET
PG3 第三传送栅极FinFET
PG4 第四传送栅极FinFET
PU1 第一上拉FinFET
PU2 第二上拉FinFET
PU3 第三上拉FinFET
PU4 第四上拉FinFET
W1 第一宽度
W2 第二宽度
具体实施方式
可理解的是以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，元件的尺寸大小并未局限于以下公开的范围或数值，但取决于工艺条件及/或所需的装置特性。再者，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。为了达到简化及明确目的，各种不同的特征部件可任意地依不同的尺寸比例绘示。在配合说明的附图中，为了达到简化目的可能会省略某些膜层/特征部件。
再者，在空间上的相关用语，例如＂之下＂、＂下方＂、＂下＂、＂上方＂、＂上＂等等在此处是用以容易表达出本说明书中所绘示的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所绘示的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。另外，＂由…制成＂的用语也意指＂包括＂或＂由…组成＂。再者，在以下的制造程序中，可具有一或多个额外操作步骤存在于所述的操作步骤之中/之间，且可改变上述操作步骤的顺序。
图1A和图1B绘示出根据本公开一实施例的静态随机存取存储器(SRAM)单元的布局结构。
图1A绘示出根据本公开一实施例的具有六个鳍结构的第一SRAM单元的布局结构。多个第一SRAM单元可形成一SRAM阵列，其中上述第一SRAM单元可沿着列方向及行方向排置成一矩阵。
第一SRAM单元包括二个交叉耦合反向器(cross-coupled invert)，其具有一资料储存节点及一互补资料储存节点。第一反向器的输出耦接至第二反向器的输入，而第二反向器的输出耦接至第一反向器的输入。第一SRAM单元还包括：一第一传送栅极(pass-gate)FinFET PG1耦接至第一反向器的输出及第二反向器的输入；以及一第二传送栅极FinFETPG2耦接至第二反向器的输出及第一反向器的输入。
第一反向器包括一第一第一导电型(一第一上拉)FinFET PU1及一第一第二导电型(一第一下拉)FinFET PD1。第二反向器包括一第二第一导电型(一第二上拉)FinFET PU2及一第二第二导电型(一第二下拉)FinFET PD2。第一传送栅极FinFET PG1及第二传送栅极FinFET PG2为第二导电型装置。在此实施例中，第一导电型为P型，而第二导电型为N型。当然，在另一实施例中，第一导电型可为N型，而第二导电型可为P型，且在此实施例中SRAM内的元件可依据公知常识做适当的修正。
第一传送栅极FinFET PG1由第一鳍结构F1、第二鳍结构F2及第一栅极结构GA1所构成，如图1A所示。第一及第二鳍结构F1及F2未被第一栅极结构GA1覆盖的部分作为第一传送栅极FinFET PG1的源极及漏极。在本实施例中，须注意的是源极及漏极可互换，且「源极/漏极」或「S/D」等用语意指源极及漏极其中之一。
第一下拉FinFET PD1由第一鳍结构F1、第二鳍结构F2及第二栅极结构GA2所构成。第一及第二鳍结构F1及F2未被第二栅极结构GA2覆盖的部分作为第一下拉FinFET PD1的源极及漏极。
第一上拉FinFET PU1由第三鳍结构F3及第二栅极结构GA2所构成。第三鳍结构F3未被第二栅极结构GA2覆盖的部分作为第一上拉FinFET PU1的源极及漏极。
第二传送栅极FinFET PG2由第四鳍结构F4、第五鳍结构F5及第三栅极结构GA3所构成。第四及第五鳍结构F4及F5未被第三栅极结构GA3覆盖的部分作为第二传送栅极FinFET PG2的源极及漏极。
第二下拉FinFET PD2由第四鳍结构F4、第五鳍结构F5及第四栅极结构GA4所构成。第四及第五鳍结构F4及F5未被第四栅极结构GA4覆盖的部分作为第二下拉FinFET PD2的源极及漏极。
第二上拉FinFET PU2由第六鳍结构F6及第四栅极结构GA4所构成。第六鳍结构F6未被第四栅极结构GA4覆盖的部分作为第二上拉FinFET PU2的源极及漏极。
请再参照图1A，FinFET PG1、FinFET PD1及FinFET PU1的漏极通过第二条型接触窗MD2(其作为资料储存节点)而电性连接。FinFET PG2、FinFET PD2及FinFET PU2的漏极通过第六条型接触窗MD6(其作为互补资料储存节点)而电性连接。第二条型接触窗MD2形成于FinFET PG1及FinFET PD1的第一及第二鳍结构F1及F2的共同漏极区与FinFET PU1的第三鳍结构F3的漏极区上方。第六条型接触窗MD6形成于FinFET PG2及FinFET PD2的第四及第五鳍结构F4及F5的共同漏极区与FinFET PU2的第六鳍结构F6的漏极区上方。
第一条型接触窗MD1形成于FinFET PG1的第一及第二鳍结构F1及F2的源极区上方；第三条型接触窗MD3形成于FinFET PD1的第一及第二鳍结构F1及F2的源极区上方；以及第四条型接触窗MD4形成于FinFET PU1的第三鳍结构F3的源极区上方。第五条型接触窗MD5形成于FinFET PG2的第四及第五鳍结构F4及F5的源极区上方；第七条型接触窗MD7形成于FinFET PD5的第四及第五鳍结构F4及F5的源极区上方；以及第八条型接触窗MD8形成于FinFET PU2的第六鳍结构F6的源极区上方。
栅极结构包括一栅极介电层及一栅极电极。鳍结构的源极区及漏极区包括一外延层形成于鳍结构上方。
第一及第二传送栅极FinFET PG1及PG2的栅极电极耦接至一第一字元线、第一条型接触窗MD1耦接至一第一位元线以及第五条型接触窗MD5耦接至一第一互补位元线。第三条型接触窗MD3及第七条型接触窗MD7耦接至一第一电位，第四条型接触窗MD4及第八条型接触窗MD8耦接至不同于第一电位的一第二电位。在一实施例中，第一电位为Vss，而第二电位为Vdd。当第一导电型为N型且第二导电型为P型，第一既定电位为Vdd且第二既定电位为Vss。
鳍结构延伸于Y方向且于X方向彼此平行排列，而栅极结构则延伸于X方向。
图1B绘示出根据本公开一实施例的具有四个鳍结构的第二SRAM单元的布局结构。图1B绘示出一SRAM单元。多个第二SRAM单元可形成一SRAM阵列，其中上述第一SRAM单元可沿着列方向及行方向排置成一矩阵。第二SRAM单元与第一SRAM单元形成于相同的半导体装置(晶片)。
除了用于传送栅极FinFET与下拉FinFET的鳍结构的数量以外，第二SRAM单元具有实质上相似于第一SRAM单元的结构。
第二SRAM单元包括：一第三传送栅极FinFET PG3、一第四传送栅极FinFET PG4、一第三第一导电型(一第三上拉)FinFET PU3、一第三第二导电型(一第三下拉)FinFET PD3、一第四第一导电型(一第四上拉)FinFET PU4以及一第四第二导电型(一第四下拉)FinFETPD4。
第三传送栅极FinFET PG3由第七鳍结构F7及第五栅极结构GA5所构成，如图1B所示。第三下拉FinFET PD3由第七鳍结构F7及第六栅极结构GA6所构成。第三上拉FinFET PU3由第八鳍结构F8及第六栅极结构GA6所构成。
第四传送栅极FinFET PG4由第九鳍结构F9及第七栅极结构GA7所构成。第四下拉FinFET PD4由第九鳍结构F9及第八栅极结构GA8所构成。第四上拉FinFET PU4由第十鳍结构F10及第八栅极结构GA8所构成。
请再参照图1B，FinFET PG3、FinFET PD3及FinFET PU3的漏极通过第十条型接触窗MD10(其作为资料储存节点)而电性连接。FinFET PG4、FinFET PD4及FinFET PU4的漏极通过第十四条型接触窗MD14(其作为互补资料储存节点)而电性连接。第十条型接触窗MD10形成于FinFET PG3及FinFET PD3的第七鳍结构F7的共同漏极区与FinFET PU3的第八鳍结构F8的漏极区上方。第十四条型接触窗MD14形成于FinFET PG4及FinFET PD4的第九鳍结构F9的共同漏极区与FinFET PU4的第十鳍结构F10的漏极区上方。
第九条型接触窗MD9形成于FinFET PG3的第七鳍结构F7的源极区上方；第十一条型接触窗MD11形成于FinFET PD3的第七鳍结构F7的源极区上方；以及第十二条型接触窗MD12形成于FinFET PU3的第八鳍结构F8的源极区上方。第十三条型接触窗MD13形成于FinFET PG4的第九鳍结构F9的源极区上方；第十五条型接触窗MD15形成于FinFET PD4的第九鳍结构F9的源极区上方；以及第十六条型接触窗MD16形成于FinFET PU4的第十鳍结构F10的源极区上方。
第三及第四传送栅极FinFET PG3及PG4的栅极电极耦接至一第二字元线、第九条型接触窗MD9耦接至一第二位元线以及第十三条型接触窗MD13耦接至一第二互补位元线。第十一条型接触窗MD11及第十五条型接触窗MD15耦接至第一电位，第十二条型接触窗MD12及第十六条型接触窗MD16耦接至第二电位。
图2至图15绘示出根据本公开一实施例的具有鳍式场效晶体管的第一SRAM单元的制造步骤于不同阶段的剖面示意图。可以理解的是在本方法的其他实施例中，如图2至图15所示的工艺于之前、期间或之后可提供额外操作步骤，且以下所述的某些操作步骤可被取代或排除。操作步骤/工艺的顺序可相互交换。
在FinFET的鳍结构制造中，一掩模层11形成于一基底10上方。举例来说，掩模层11可通过热氧化工艺及/或化学气相沉积(chemical vapor deposition,CVD)工艺形成。举例来说，基底10可为一P型硅基底或锗基底，其具有一杂质浓度且约在1×1015cm-3至1×1016cm-3的范围。在其他实施例中，基底10可为一n型硅基底或锗基底，其具有一杂质浓度且约在1×1015cm-3至1×1016cm-3的范围。
另外，基底10可包括其他元素半导体，例如锗；化合物半导体，包括IV-IV族化合物半导体(例如，SiC及SiGe)、III-V族化合物半导体(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其组合。在一实施例中，基底10为绝缘层上覆硅(silicon-on insulator,SOI)基底上的一硅层。非晶质基底(例如，非晶质Si或非晶质SiC)或绝缘材料(例如，氧化硅)也可使用于基底10。基底10可包括不同的区域，其已掺杂适合的杂质(例如，p型或n型导电型)。
在一些实施例中，掩模层11可包括一垫氧化层12(例如，氧化硅)及一氮化硅掩模层13。
垫氧化层12可利用热氧化工艺或CVD工艺形成。氮化硅掩模层13可利用物理气相沉积(physical vapor deposition,PVD)(例如，溅镀法)、CVD、等离子体辅助化学气相沉积(plasma enhanced CVD,PECVD)、常压化学气相沉积(atmospheric pressure CVD,APCVD)、低压化学气相沉积(low-pressure CVD,LPCVD)、高密度等离子体化学气相沉积(highdensity plasma CVD,HDPCVD)、原子层沉积(atomic layer deposition,ALD)及/或其他工艺形成。
在一些实施例中，垫氧化层12的厚度约在2nm至15nm的范围，而氮化硅掩模层13的厚度约在2nm至50nm的范围。一掩模图案可进一步形成于掩模层上方。举例来说，掩模图案为微影操作步骤所形成的阻剂图案。
通过利用上述掩模图案作为蚀刻掩模，形成垫氧化层12及氮化硅掩模层的掩模图案14，如图3所示。图3对应于图1A中的X1-X1线。
接着，如图4所示，通过利用掩模图案14作为蚀刻掩模，并以干蚀刻法及/或湿蚀刻法进行沟槽蚀刻而将基底10图案化成鳍结构20-25。图4对应于图1A中的X1-X1线，且鳍结构20-25分别对应于鳍结构F1、F2、F3、F6、F5及F4。
鳍结构可由相同于基底10的材料所构成，且自基底10连续性地延伸。在此实施例中，鳍结构由Si所构成。鳍结构的硅层可为本质或适当地掺杂N型杂质或P型杂质。
在一些实施例中，鳍结构的宽度约在5nm至40nm的范围。鳍结构20、21、24及25于X方向的第一宽度W1实质上相同于鳍结构22及23于X方向的第二宽度W2。第一宽度W1及第二宽度W2自通道层(其为待覆盖一栅极结构的鳍结构上部)的中心进行量测。
在一些实施例中，鳍结构的高度(沿Z方向)在100nm至300nm的范围，且在其他实施例中，其在50nm至100nm的范围。
在形成鳍结构20-25之后，隔离绝缘层30形成于鳍结构之间的空间及/或一鳍结构与位于基底10上方的另一元件之间的空间。隔离绝缘层30也可称作「浅沟槽隔离(shallow-trench isolation,STI)」层。用于隔离绝缘层30的绝缘材料可包括一或多层氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂硅玻璃(FSG)或低介电常数材料。隔离绝缘层30可通过LPCVD、等离子体CVD(plasma CVD)或流动式CVD(flowable CVD)所形成。在流动式CVD中，以流动的介电材料取代氧化硅进行沉积。顾名思义，流动式介电材料为沉积期间可＂流动＂，以填入高深宽比的间隙或空间。通常各种不同的化学物质是加入于含硅前驱物中，使沉积膜层能够流动。在一些实施例中，加入氮氢化物键结。流动式介电前驱物的范例，特别是流动式氧化硅前驱物，包括硅酸盐、硅氧烷(siloxane)、甲基硅酸盐类(methyl silsequioxane,MSQ)、含氢硅酸盐类(hydrogen silsequioxane,HSQ)、MSQ/HSQ、全氢硅氮烷(perhydrosilazane,PSZ)、全氢聚硅氮烷(perhydro-polysilazane,PHPS)、四乙氧基硅烷(tetraethoxysilane,TEOS)或甲硅烷基胺(silyl-amine)(例如，三甲硅烷基胺(trisilylamine,TSA))。这些流动式氧化硅材料形成于一多重操作步骤(multiple-operation)工艺。在沉积流动式膜层之后，进行固化并接着进行退火，以去除不需要的元素而形成氧化硅。当去除不需要的元素时，流动式膜层变得致密并收缩。在一些实施例中，导入多重退火工艺。流动式膜层进行一次以上的固化及退火。流动式膜层可掺杂硼及/或磷。
隔离绝缘层30先形成一厚膜层，使鳍结构埋入厚膜层内，接着下凹厚膜层，使鳍结构20的上部露出，如图5所示。在下凹隔离绝缘层30期间去除掩模图案14。
在一些实施例中，鳍结构自隔离绝缘层30的上表面起算的高度H1约在20nm至100nm的范围，而在其他实施例中，约在30nm至50nm的范围。在下凹隔离绝缘层30之后或之前，可进行一热工艺(例如，退火工艺)以改善隔离绝缘层30的品质。在某些实施例中，可通过利用快速热退火(rapid thermal annealing,RTA)，在惰性气体氛围(例如，N2、Ar或He氛围)下以约900℃至1050℃的范围温度进行上述热工艺约1.5秒至10秒。
在形成隔离绝缘层30之后，栅极结构42及44分别形成于鳍结构20-22及鳍结构24-25上方，如图6A所示。图6A对应于图1A的X2-X2线，而图6B对应于图1A的X1-X1线。
如图6A所示，栅极结构42及44延伸于X方向，而鳍结构20-22、24及25则延伸于Y方向。栅极结构42对应于图1A的第二栅极结构GA2，而栅极结构44对应于图1A的第三栅极结构GA3。在一些实施例中，鳍结构23也位于栅极结构42下方。
在栅极结构42及44的制造中，一介电层及一多晶硅层形成于隔离绝缘层30及露出的鳍结构上方，且进行图案化操作步骤，以得到栅极结构(包括由多晶硅及一介电层所构成的栅极图案)。在一些实施例中，通过利用硬式掩模进行多晶硅层图案化，且硬式掩模余留于栅极图案上。硬式掩模包括由绝缘材料所构成的一或多个膜层。
在一些实施例中，栅极结构42的介电层可包括一或多层的氧化硅、氮化硅、氮氧化硅或高介电常数介电材料。在一些实施例中，栅极结构42的介电层的厚度约在2nm至20nm的范围，且在其他实施例中约在2nm至10nm的范围。在一些实施例中，多晶硅层可通过CVD形成。
在一些实施例中，采用栅极取代技术。在上述情形中，栅极结构为虚置栅极结构，其会于后续中去除。
再者，侧壁间隙壁(未绘示)形成于栅极结构与露出的鳍结构两者的侧壁。侧壁间隙壁包括一或多层的绝缘材料，例如SiO2、SiN、SiON、SiOCN或SiCN，其通过CVD、PVD、ALD或电子束蒸镀或其他适合工艺形成。一低介电常数介电材料层可用于侧壁间隙壁。侧壁间隙壁的制作是通过形成由绝缘材料所构成的一毯覆层，并进行异向性蚀刻。在一实施例中，侧壁间隙壁由氮化硅基材料所构成，例如SiN、SiON、SiOCN或SiCN。
接着，如图7所示，第一保护层50覆盖鳍结构22及23。第一保护层50由介电材料(包括氮化硅基材料，例如SiN、SiON、SiOCN或SiCN)所构成。在一实施例中，使用SiN作为第一保护层50。第一保护层50是通过CVD、PVD、ALD、电子束蒸镀或其他适合的工艺进行绝缘膜层沉积，并利用微影及蚀刻工艺进行绝缘膜层图案化而形成。
接着，如图8所示，第一外延源极/漏极结构61、62、64及65分别形成于鳍结构20、21、24及25上方。在一些实施例中，如图9所示，第一外延源极/漏极结构61及62并接成一并接外延S/D结构63，而第一外延S/D结构64及65并接成一并接外延S/D结构66。在本公开的一实施例中，第一外延S/D结构61及62或第一外延S/D结构64及65并未并接成一并接外延S/D结构。
第一外延S/D结构可由一或多层的半导体材料(具有不同于鳍结构(通道区)的晶格常数)所构成。当鳍结构由Si所构成，第一外延S/D结构61、62、64及65包括用于N型FinFET的SiP、SiC或SiCP。在此实施例中，采用SiP。在一些实施例中，SiP层中P(磷)的含量约在5至20原子百分比的范围，且在其他实施例中，约在10至15原子百分比的范围。外延源极/漏极结构是外延形成于鳍结构的上部而具有结晶体结构。由于基底的结晶取向(crystalorientation)形成于鳍结构内(例如，(100)面)，因此第一外延源极/漏极结构61、62、64及65横向成长且具有类方块(diamond-like)形状。
在形成第一外延源极/漏极结构之后，外延盖层101及103形成于第一外延源极/漏极结构63及66上，如图9所示。外延盖层101及103包括用于N型FinFET的SiC或SiCP。在此实施例中，采用SiC。在一些实施例中，SiC层或SiCP层中C(碳)的含量约在0.5至5原子百分比的范围，且在其他实施例中，约在1至3原子百分比的范围。在一些实施例中，外延盖层101及103的厚度约在0.5nm至5nm的范围，且在其他实施例中约在1nm至3nm的范围。
第一外延源极/漏极结构及外延盖层可利用含Si气体(例如，SiH4、Si2H6或SiCl2H2)、含C气体(例如，CH4、C2H6)及掺杂气体(例如，PH3)，且约在600℃至800℃的温度范围及约在80Torr至150Torr的压力范围下进行生长。
在形成外延盖层101及103之后，去除第一保护层50，且以第二保护层55及56覆盖被外延盖层101及103所覆盖的第一外延S/D结构63及66上，如图10所示。第二保护层55及56由相似于第一保护层50的材料所构成。
第二保护层55及56的制作是通过在去除第一保护层50之后或不去除第一保护层50时形成一介电层(例如，SiN)，并进行一图案化操作步骤(包括微影及蚀刻工艺)，以打开沉积于P行通道区(包括鳍结构22及23)上方的介电层。
图10绘示出一范例，其中进行微影工艺的掩模对准，其实质上无掩模对准误差。然而，在一些实施例中，微影工艺的掩模对准误差造成形成于鳍结构24上方一部分的外延盖层103露出于第二保护层56，如图11所示。特别的是当用于P型通道FET的鳍结构23与用于N型通道FET的鳍结构24之间的距离变得较小时，掩模对准误差变得更有机会造成外延盖层(例如，用于N型通道FET的一部分S/D结构)露出于第二保护层。
在形成第二保护层55及56之后，第二外延源极/漏极结构72及74分别形成于鳍结构22及23上方。在一些实施例中，如图11所示，第二外延源极/漏极结构72及74并未并接。在其他实施例中，第二外延源极/漏极结构72及74并接成一包括孔洞的并接外延S/D结构。
第二源极/漏极结构可由一或多层的半导体材料(具有不同于鳍结构(通道区)的晶格常数)所构成。当鳍结构由Si所构成，第二外延源极/漏极结构72及74包括用于P型FinFET的SiGe或Ge。在一些实施例中，SiGe中Ge(锗)的浓度约在10至90原子百分比的范围，且在其他实施例中，约在30至60原子百分比的范围。第二外延源极/漏极结构是外延形成于鳍结构的上部而具有结晶体结构。由于基底的结晶取向形成于鳍结构内(例如，(100)面)，因此第二外延源极/漏极结构72及74横向成长且具有类方块形状。
第二外延源极/漏极结构可利用含Si气体(例如，SiH4、Si2H6或SiCl2H2)及/或含Ge气体(例如，GeH4、Ge2H6或GeCl2H2)，且约在600℃至800℃的温度范围及约在80Torr至150Torr的压力范围下进行生长。
如图12所示，部分的由SiC所构成的外延盖层103暴露于含Ge来源气体，用以成长第二外延S/D结构。然而，Ge或SiGe并未沉积于SiC的表面。在一些实施例中，余留微量的Ge，但由二次离子质谱仪(secondary ion mass spectroscopy,SIMS)所测量到的Ge总量少于10×1014atoms/cm3。若第一外延S/D结构64的表面未覆盖SiC外延盖层，由Ge或SiGe所构成的膜层73则会形成于SiP第一外延S/D结构64上方，如图13所示，而产生一额外接面电容或在N型通道FET内引起缺陷噪声(defect noise)。
在形成第二外延S/D结构之后，可通过湿蚀刻去除第二保护层55，接着一第一内层介电(interlayer dielectric,ILD)层80形成于覆盖外延盖层101及103的并接外延S/D结构63及66以及第二外延S/D结构72及74上方。
第一ILD层80包括一或多层的绝缘材料，例如SiO2、SiON或SiOC或一低介电常数介电材料。在一实施例中，SiO2用于第一ILD层80。在一些实施例中，在形成第一ILD层80之前，形成一接触窗蚀刻停止层(未绘示)，其包括一或多层的绝缘材料，例如SiN、SiON、SiOCN或SiCN
接着，通过利用微影操作步骤及蚀刻操作步骤，形成接触开口82及84于第一ILD层80内，如图14所示。
随后，填入一导电材料于一接触开口82及84，以形成条型接触窗92及94，如图15所示。条型接触窗92及94分别对应于图1A中的条型接触窗MD2及MD6。通过形成一厚导电材料层于图14的结构上方并进行一平坦化操作步骤(例如，一回蚀刻工艺及一CMP工艺)而形成条型接触窗92及94。条型接触窗可包括一单层或多层结构且由任何合适的金属所构成，例如Co、W、Ti、Ta、Cu、Al及/或Ni及/或其氮化物。再者，在一些实施例中，在导电材料形成于接触开口内之前，若未在形成第一ILD层80之前形成一硅化物层，将其形成于第一及第二外延S/D结构上方。
在一些实施例中，在形成第一ILD层80之后且在形成接触开口82及84之前，通过栅极取代技术形成金属栅极结构(未绘示)。在一些实施例中，一硅化物层形成于外延盖层101及103及/或第二外延S/D结构72及74上方。硅化物层可包括一或多个WSi、TiSi、TaSi、CoSi、MoSi或NiSi。可在形成接触开口82及84之后或形成第一ILD层80之前形成硅化物层。
在形成条型接触窗92及94之后，进一步进行CMOS工艺，以形成各种不同的特征部件，诸如额外的内层介电层、接触窗/介层窗、内连接金属层及钝化护层等等。
图16绘示出根据本公开一实施例的第二SRAM单元的剖面示意图。图16对应于形成条型接触窗96及98之后的图1B的X3-X3线。鳍结构26、27、28及29分别对应于图1B中的鳍结构F7、F8、F9及F10，而条型接触窗96及98分别对应于图1B中的条型接触窗MD10及MD14。
用于第二SRAM单元的图16的结构的制造可实质上相同于用于第一SRAM单元的图15的结构的制造。
在图16中，用于N型FinFET的第三外延S/D结构67及68分别形成于鳍结构26及29上，而用于P型FinFET的第四外延S/D结构76及78分别形成于鳍结构27及28上。外延盖层105及107形成于第三外延S/D结构67及68上方。
第三外延S/D结构与先前实施例的第一外延S/D结构同时形成，而第四外延S/D结构与先前实施例的第二外延S/D结构同时形成。外延盖层105及107与先前实施例的外延盖层101及103同时形成。
在形成条型接触窗96及98之后，进一步进行CMOS工艺，以形成各种不同的特征部件，诸如额外的内层介电层、接触窗/介层窗、内连接金属层及钝化护层等等。
图17至图18绘示出根据本公开另一实施例的制造步骤于不同阶段的剖面示意图。在此实施例中，在形成如图6A及图6B所示的栅极结构42及44之后，下凹(蚀刻)鳍结构20-25的上部至切齐或低于隔离绝缘层30的上表面，如图17所示。在其他实施例中，下凹的鳍结构20-25的上部高于隔离绝缘层30的上表面。
在下凹鳍结构20-25之后，在用于包括鳍结构22及23的P型通道FET的区域覆盖第一保护层50，并形成第一外延S/D结构61-66，如图18所示。
在一些实施例中，用于N型通道FET的鳍结构20、21、24及25的下凹蚀刻与用于P型通道FET的鳍结构22及23的下凹蚀刻分开进行。在某些实施例中，在形成第一外延S/D结构及外延盖层之后，下凹用于P型通道FET的鳍结构22及23并形成第二外延S/D结构。鳍结构20、21、24及25的下凹蚀刻量可相同或不同于鳍结构22及23的下凹蚀刻量。
图19至图20绘示出根据本公开另一实施例的制造步骤于不同阶段的剖面示意图。
在前述实施例中，覆盖外延盖层101及103的并接外延S/D结构63及66在外延成长第二外延S/D结构期间覆盖了第二保护层55及56。然而，在此实施例中，覆盖外延盖层101及103的并接外延S/D结构63及66在外延成长第二外延S/D结构期间并未覆盖第二保护层55及56。如图19所示，在形成外延盖层101及103之后，去除第一保护层50。接着，在未使用第二保护层55及56下，进行第二外延S/D结构72及74的外延成长，如图20所示。如先前所述，Ge或SiGe并未形成于SiC外延盖层101及103。
在前述实施例中，说明了第一SRAM单元及第二SRAM单元的制造步骤及结构。然而，以上所述的制造步骤及结构可应用于其他半导体电路，例如逻辑电路，其中P型通道FET与N型通道FET彼此靠近排置。
在本公开中，由于第一外延S/D结构(例如由SiP所构成)覆盖了外延盖层(例如由SiC所构成)，因此即使因掩模对准误差而使一部分的第一外延S/D结构露出于第一保护层，还是没有Ge或SiGe沉积于SiC外延盖层上。因此，可避免Ge或SiGe层所产生的额外接面电容或降低在N型通道FET内的缺陷噪声。再者，也可缩短P型通道FET与N型通道FET之间的距离。
可以理解的是此处并未述及所有优点，且没有特定的优点是所有实施例或范例所需的，且其他实施例或范例可提供不同的优点。
根据本公开的一型态，在一种半导体装置的制造方法中形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构于一基底上方。形成一隔离绝缘层于基底上方，使第一鳍结构的上部突出于隔离绝缘层。形成一栅极结构于一部分的第一鳍结构的上部上方。形成一第一外延源极/漏极(S/D)结构于未覆盖栅极结构的第一鳍结构上方。形成一外延盖层于第一外延S/D结构上方。第一外延S/D结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
根据本公开的另一型态，在一种半导体装置的制造方法中形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构及用于P型通道FinFET的一第二鳍结构于一基底上方。形成一隔离绝缘层于基底上方，使第一鳍结构的上部及第二鳍结构的上部突出于隔离绝缘层。形成一第一栅极结构于一部分的第一鳍结构的上部上方及形成一第二栅极结构于一部分的第二鳍结构的上部上方。形成一第一外延源极/漏极(S/D)结构于未覆盖第一栅极结构的第一鳍结构上方。形成一外延盖层于第一外延S/D结构上方。形成一第二外延S/D结构于未覆盖第二栅极结构的第二鳍结构上方。第一外延S/D结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
根据本公开的另一型态，一种半导体装置，包括︰一第一鳍结构，位于一基底上方；一隔离绝缘层，位于基底上方，使第一鳍结构的上部突出于隔离绝缘层；一栅极结构，设置于一部分的第一鳍结构的上部上方；一第一外延源极/漏极(S/D)结构，设置于未覆盖栅极结构的第一鳍结构上方；以及一外延盖层，形成于第一外延S/D结构上方。第一外延S/D结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
以上概略说明了本发明数个实施例的特征，使本领域技术人员对于本公开的型态可更为容易理解。任何本领域技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何本领域技术人员也可理解与上述等同的结构并未脱离本公开的精神和保护范围内，且可在不脱离本公开的精神和范围内，当可作更动、替代与润饰。

Claims (20)

1.一种半导体装置的制造方法，包括︰
形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构于一基底上方；
形成一隔离绝缘层于该基底上方，使该第一鳍结构的上部突出于该隔离绝缘层；
形成一栅极结构于一部分的该第一鳍结构的上部上方；
形成一第一外延源极/漏极(S/D)结构于未覆盖该栅极结构的该第一鳍结构上方；以及
形成一外延盖层于该第一外延S/D结构上方，其中该第一外延S/D结构包括SiP，而该外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
2.如权利要求1所述的半导体装置的制造方法，其中该外延盖层具有一厚度在0.5nm至5nm的范围。
3.如权利要求1所述的半导体装置的制造方法，其中该第一外延S/D结构的该SiP中，磷的浓度在5至20原子百分比的范围。
4.如权利要求1所述的半导体装置的制造方法，还包括将至少一部分的该外延盖层暴露于含Ge气体。
5.如权利要求4所述的半导体装置的制造方法，其中没有含Ge层形成于该至少一部分的该外延盖层上。
6.如权利要求1所述的半导体装置的制造方法，还包括在形成该第一外延S/D结构之前，下凹未被该栅极结构覆盖的该第一鳍结构的上部。
7.一种半导体装置的制造方法，包括︰
形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构及用于P型通道FinFET的一第二鳍结构于一基底上方；
形成一隔离绝缘层于该基底上方，使该第一鳍结构的上部及该第二鳍结构的上部突出于该隔离绝缘层；
形成一第一栅极结构于一部分的该第一鳍结构的上部上方及形成一第二栅极结构于一部分的该第二鳍结构的上部上方；
形成一第一外延源极/漏极(S/D)结构于未覆盖该第一栅极结构的该第一鳍结构上方；
形成一外延盖层于该第一外延S/D结构上方；以及
形成一第二外延S/D结构于未覆盖该第二栅极结构的该第二鳍结构上方，其中该第一外延S/D结构包括SiP，而该外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
8.如权利要求7所述的半导体装置的制造方法，其中该外延盖层具有一厚度在0.5nm至5nm的范围。
9.如权利要求7所述的半导体装置的制造方法，其中该第一外延S/D结构的该SiP中，磷的浓度在5至20原子百分比的范围。
10.如权利要求7所述的半导体装置的制造方法，其中该外延盖层具有一厚度在1nm至3nm的范围。
11.如权利要求7所述的半导体装置的制造方法，其中该第二外延S/D结构包括Ge或SiGe，且其Ge浓度在10至90原子百分比的范围。
12.如权利要求11所述的半导体装置的制造方法，其中在形成该第二外延S/D结构期间，将至少一部分的该外延盖层暴露于含Ge气体。
13.如权利要求12所述的半导体装置的制造方法，其中没有含Ge层形成于该至少一部分的该外延盖层上。
14.如权利要求7所述的半导体装置的制造方法，其中在形成该第二外延S/D结构期间，以一盖层局部覆盖该外延盖层。
15.如权利要求14所述的半导体装置的制造方法，其中在形成该第二外延S/D结构期间，将未覆盖该盖层的至少一部分的该外延盖层暴露于含Ge气体。
16.如权利要求15所述的半导体装置的制造方法，其中没有含Ge层形成于未覆盖该盖层的该至少一部分的该外延盖层上。
17.如权利要求7所述的半导体装置的制造方法，还包括在形成该第一外延S/D结构之前，下凹未被该第一栅极结构覆盖的该第一鳍结构的上部。
18.如权利要求7所述的半导体装置的制造方法，还包括在形成该第二外延S/D结构之前，下凹未被该第二栅极结构覆盖的该第二鳍结构的上部。
19.一种半导体装置，包括︰
一第一鳍结构，位于一基底上方；
一隔离绝缘层，位于该基底上方，使该第一鳍结构的上部突出于该隔离绝缘层；
一栅极结构，设置于一部分的该第一鳍结构的上部上方；
一第一外延源极/漏极(S/D)结构，设置于未覆盖该栅极结构的该第一鳍结构上方；以及
一外延盖层，形成于该第一外延S/D结构上方，其中该第一外延S/D结构包括SiP，而该外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
20.如权利要求19所述的半导体装置，其中该外延盖层具有一厚度在0.5nm至5nm的范围。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796924B2 (en) * 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
US9947756B2 (en) * 2016-02-18 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
KR102373630B1 (ko) * 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
US10147787B1 (en) * 2017-05-31 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10141231B1 (en) 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
KR102432467B1 (ko) * 2017-08-30 2022-08-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102342551B1 (ko) * 2017-09-25 2021-12-23 삼성전자주식회사 아이솔레이션 영역을 포함하는 반도체 소자
KR102544153B1 (ko) 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN111133587A (zh) * 2017-12-26 2020-05-08 英特尔公司 用以降低锗nmos晶体管的掺杂剂扩散的非选择性外延源极/漏极沉积
TWI750316B (zh) 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
US11282751B2 (en) * 2018-10-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
CN111816611A (zh) * 2019-04-12 2020-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11854904B2 (en) * 2020-08-13 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Different source/drain profiles for n-type FinFETs and p-type FinFETs

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8441072B2 (en) 2011-09-02 2013-05-14 United Microelectronics Corp. Non-planar semiconductor structure and fabrication method thereof
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9041115B2 (en) * 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US20170007697A1 (en) * 2012-08-24 2017-01-12 Children's Hospital Of Orange County Potentiating immune response against cancer
US8823065B2 (en) * 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093514B2 (en) * 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US8906789B2 (en) 2013-03-13 2014-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric cyclic desposition etch epitaxy
US9748341B2 (en) * 2013-07-02 2017-08-29 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery
US9490365B2 (en) * 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
KR102262887B1 (ko) * 2014-07-21 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9449975B1 (en) * 2015-06-15 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices and methods of forming
US9831116B2 (en) * 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102323943B1 (ko) * 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9947756B2 (en) * 2016-02-18 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

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