CN107086221A - 一种阵列基板及其制作方法以及显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板及其制作方法以及显示装置,阵列基板包括:基板、依次设置在所述基板上的组合层和阵列结构层;其中,所述组合层包括作为遮光层的第一膜层、第二膜层和第三膜层,本发明的技术方案不仅提供了一种由三个膜层组合形成的新的遮光层,而且与现有技术相比,还减少了对遮光层的一次掩模工艺,减少了阵列基板制作过程中的掩模工艺的次数,简化了阵列基板工艺,降低了成本,能够实现阵列基板工艺的广泛使用。

Description

一种阵列基板及其制作方法以及显示装置

技术领域

[0001] 本发明涉及显示技术领域,尤指一种阵列基板及其制作方法以及显示装置。

背景技术

[0002] 目前,阵列基板的结构包括:基板、以及依次形成在基板上的遮光层、缓冲层和阵 列结构层,其中,阵列结构层中包括有源层、栅绝缘层、栅线、公共电极线和栅极的图形等结 构。

[0003] 在形成阵列基板的过程中,首先在基板上沉积金属薄膜,通过一次掩模工艺形成 遮光层图案,在遮光层图案上形成缓冲层,在缓冲层上再通过一次掩模工艺形成有源层,在 有源层上还需要多次掩模工艺,因此,现有的形成阵列基板的过程中使用多次的掩模工艺, 由于掩模工艺较复杂,成本较高,因此造成了阵列基板工艺较复杂、成本较高,从而限制了 阵列基板工艺的广泛应用。

发明内容

[0004] 本发明实施例提供了一种阵列基板及其制作方法以及显示装置,能够简化阵列基 板工艺,降低成本,实现阵列基板工艺的广泛使用。

[0005] 为了达到本发明目的,本发明提供了一种阵列基板,包括:基板、依次设置在所述 基板上的组合层和阵列结构层;其中,所述组合层包括作为遮光层的第一膜层、第二膜层和 第三膜层。

[0006] 进一步地,所述第一膜层设置在所述基板上并覆盖整个基板,所述第二膜层设置 在所述第一膜层上,所述第三膜层设置在所述第二膜层上,所述第二膜层和第三膜层形成 遮光图案,所述遮光图案在基板上的投影大于或等于所述阵列结构层的沟道区域。

[0007] 进一步地,所述第一膜层的厚度为500-1500埃,所述第二膜层的厚度500-1500埃, 所述第三膜层的厚度为1000-3000埃。

[0008] 进一步地,所述第一膜层、第三膜层的材料为氮化硅、氧化硅或氮化硅和氧化硅的 复合薄膜,所述第二膜层的材料为非晶硅。

[0009] 进一步地,所述第一膜层的材料为氮化硅或氧化硅,所述第三膜层的材料为氮化 硅或氧化硅,所述第二膜层为非晶硅层。

[0010] 另外,本发明实施例还提供了一种阵列基板的制作方法,包括:

[0011] 在基板上形成组合层,其中,所述组合层包括作为遮光层的第一膜层、第二膜层和 第三膜层;

[0012] 在形成有组合层的基板上形成阵列结构层。

[0013] 进一步地,所述在基板上形成组合层,包括:

[0014] 在基板上依次沉积第一薄膜、第二薄膜和第三薄膜;

[0015] 通过构图工艺使所述第二薄膜和第三薄膜形成遮光图案。

[0016] 进一步地,所述遮光图案在基板上的投影大于或等于所述阵列结构层的沟道区 域。

[0017] 所述第一膜层的厚度为500-1500埃,所述第二膜层的厚度500-1500埃,所述第三 膜层的厚度为1000-3000埃。

[0018] 进一步地,所述第一膜层、第三膜层的材料为氮化硅、氧化硅或氮化硅和氧化硅的 复合薄膜,所述第二膜层的材料为非晶硅。

[0019] 另外,本发明实施例还提供一种显示装置,包括:阵列基板。

[0020] 本发明提供了一种阵列基板及其制作方法以及显示装置,其中,阵列基板包括:基 板、依次设置在所述基板上的组合层和阵列结构层;其中,所述组合层包括作为遮光层的第 一膜层、第二膜层和第三膜层,本发明的技术方案不仅提供了一种由三个膜层组合形成的 新的遮光层,而且与现有技术相比,还减少了对遮光层的一次掩模工艺,减少了阵列基板制 作过程中的掩模工艺的次数,简化了阵列基板工艺,降低了成本,能够实现阵列基板工艺的 广泛使用。

附图说明

[0021] 附图用来提供对本发明技术方案的进一步理解,并且构成说明书的一部分,与本 申请的实施例一起用于解释本发明的技术方案,并不构成对本发明技术方案的限制。

[0022] 图1为本发明实施例提供的阵列基板的一个结构示意图;

[0023] 图2为本发明实施例提供的阵列基板的另一结构示意图;

[0024] 图3为本发明实施例提供的阵列基板的制作方法的流程图;

[0025] 图4 (a)为本发明实施例二中所述阵列基板的制作方法示意图一;

[0026] 图4 (b)为本发明实施例二中所述阵列基板的制作方法示意图二;

[0027] 图4 (C)为本发明实施例二中所述阵列基板的制作方法示意图三;

[0028] 图4(d)为本发明实施例二中所述阵列基板的制作方法示意图四;

[0029] 图4(e)为本发明实施例二中所述阵列基板的制作方法示意图五;

[0030] 图4 (f)为本发明实施例二中所述阵列基板的制作方法示意图六;

[0031] 图4(g)为本发明实施例二中所述阵列基板的制作方法示意图七;

[0032] 图4 (h)为本发明实施例二中所述阵列基板的制作方法示意图八;

[0033] 图4 (i)为本发明实施例二中所述阵列基板的制作方法示意图九;

[0034] 图4 (j)为本发明实施例二中所述阵列基板的制作方法示意图十。

具体实施方式

[0035] 为使本发明的目的、技术方案和优点更加清楚明白,下文中将结合附图对本发明 的实施例进行详细说明。需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中 的特征可以相互任意组合。

[0036] 在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中 执行。并且,虽然在流程图中示出了逻辑顺序,但是在某些情况下,可以以不同于此处的顺 序执行所示出或描述的步骤。

[0037] 实施例一

[0038]图1为本发明实施例提供的阵列基板的一个结构示意图,如图1所示,本发明实施 例中提供的阵列基板,包括:基板10、依次设置在基板上的组合层和阵列结构层30,其中,组 合层包括作为遮光层的第一膜层21、第二膜层22和第三膜层23。

[0039] 具体的,基板10可以为玻璃基板或塑料基板,本发明实施例对此不作任何限定。

[0040] 具体的,第一膜层21设置在基板10上并覆盖整个基板,第二膜层22设置在第一膜 层21上,第三膜层23设置在第二膜层22上,第二膜层22和第三膜层23形成遮光图案,遮光图 案在基板上的投影大于或等于阵列结构层30的沟道区域。其中,第一膜层21覆盖整个基板 10,作为缓冲层。

[0041] 第一膜层的材料可以为结构均匀致密的氮化硅SiNx薄膜、氧化硅SiOx薄膜或氮化 硅和氧化硅的复合薄膜,第三膜层的材料也可以为结构均匀致密的氮化硅SiNx薄膜、氧化 硅SiOx薄膜或氮化硅和氧化硅的复合薄膜。本发明实施例对此不作任何限定。

[0042] 另外,本发明实施例中的第二膜层的材料为非晶硅。其中,非晶硅能够与氮化硅薄 膜或氧化硅薄膜组合,一起起到遮光的效果。

[0043] 另外,在本发明实施例中,第一膜层21的厚度为500-1500埃,所述第二膜层22的厚 度500-1500埃,所述第三膜层23的厚度为1000-3000埃,本发明中也不具体限定第一膜层、 第二膜层和第三膜层的厚度,可以根据实际需求来设置第一膜层、第二膜层和第三膜层的 厚度。

[0044] 为了保证组合层可以具有最优的遮光效果,以第一膜层为氧化硅SiOx薄膜,第三 膜层为氮化硅SiNx薄膜为例,本发明实施例通过光学模拟软件,对比了不同厚度的组合层 的遮光效果,表1为各组合层透光率对比表。

[0045] 其中,表1中的1000/900/2000指的是第一膜层的厚度为1000埃,第二膜层的厚度 为900埃,第三膜层的厚度为2000埃,其他的厚度1000/800/2000等的含义以此类推,在此不 再赘述。表1中的420〜480指的是阵列基板对应的背光源发射的光的波长范围为420〜480 纳米,其他的波长的含义在此不在赘述,表1中的百分数例如1.9%具体指的是当第一膜层 的厚度为1000埃,第二膜层的厚度为900埃,第三膜层的厚度为2000埃,且背光源的波长范 围420-480纳米时组合层的透光率。

[0046] 根据表1记载的数据可知,当组合层中第一膜层的厚度为1000埃,第二膜层的厚度 为900埃,第三膜层的厚度为2000埃时,不管背光源发射的波长范围为多少,此时的组合层 的透过率比其他厚度的组合层的透光率率均要低,即此时组合层的遮光效果最好。

[0047] 在本发明实施例中,优选地,第一膜层21的厚度为1000埃,第二膜层22的厚度900 埃,第三膜层23的厚度为2000埃。

[0048] 本发明实施例通过在基板上设置包括作为遮光层的第一膜层、第二膜层和第三膜 层的组合层,不仅能够实现遮光,而且能够用于防止基板内的物质在后续工艺中扩散,提高 该基板与上下层结构之间的连接强度。实际上,本发明实施例设置的组合层不仅起到了遮 光的作用,还起到了缓冲的作用。

[0049] 表1

[0050]

Figure CN107086221AD00061

[0051] 本发明实施例提供的阵列基板包括:基板、依次设置在所述基板上的组合层和阵 列结构层;其中,组合层包括作为遮光层的第一膜层、第二膜层和第三膜层,不仅提供了一 种由三个膜层组合形成的遮光层,而且与现有技术相比,还减少了对遮光层的一次掩模工 艺,减少了阵列基板制作过程中的掩模工艺的次数,简化了阵列基板工艺,降低了成本,能 够实现阵列基板工艺的广泛使用。

[0052] 图2为本发明实施例提供的阵列基板的另一结构示意图,结合图2,下面具体描述 本发明实施例一提供的阵列基板的结构,如图2所示,阵列结构层包括:有源层31、栅绝缘层 32、栅金属层33、层间介电层34、源漏电极35、钝化层36和像素电极37。

[0053] 其中,有源层31为多晶硅层,形成在组合层之上。具体的第二膜层和第三膜层形成 的遮光图案在基板上的投影大于或等于所述阵列结构层的沟道区域

[0054] 栅绝缘层32形成在有源层31之上并覆盖整个基板10,可以为氧化硅层、氮化硅层 或由氧化硅和氮化硅所组成的复合绝缘层等,本发明实施例对此不作任何限定。

[0055] 栅金属层33可以为铝层、钨层、铬层或其他金属化合物导电层等,本发明实施例对 此不作任何限定。

[0056] 层间介电层34,形成在栅金属层33之上并覆盖整个基板10,在层间介电层34和栅 绝缘层32上形成贯通至有源层的源极过孔和漏极过孔。层间介电层34用于起到保护栅金属 层、并隔离栅金属层33和后续源漏金属层的目的;其中,所述层间介电层34可由氧化硅、氮 化娃等材料制备而成,本发明实施例对此不作任何限定。

[0057] 源漏电极35形成在层间介电层34,并通过所述源极过孔、漏极过孔内与有源层连 接。

[0058] 钝化层36形成在所述源漏电极35上并覆盖整个基板10,在钝化层36上形成贯通至 源漏电极的钝化层过孔。钝化层36以起到保护源漏电极、并隔离所述源漏电极和后续像素 电极的目的,其中,所述钝化层可由可由氧化硅、氮化硅等材料制备而成,本发明实施例对 此不作任何限定。

[0059] 像素电极37形成在钝化层36上,并通过钝化层过孔与所述源漏金属层中的漏极电 连接,本发明实施例对此不再进行赘述。

[0060] 实施例二

[0061] 基于前述实施例的发明构思,本发明还提供了一种阵列基板的制作方法,图3为本 发明实施例提供的阵列基板的制作方法的流程图,所述阵列基板的制作方法具体包括以下 步骤:

[0062] 步骤100、在基板上形成组合层。

[0063] 具体地,基板可以为玻璃基板或塑料基板,本发明实施例对此不作任何限定;进一 步地,在形成组合层之前,可对基板进行预清洗操作。

[0064] 所述组合层包括作为遮光层的第一膜层、第二膜层和第三膜层。

[0065] 具体的,第一膜层设置在基板上并覆盖整个基板,第二膜层设置在第一膜层上,第 三膜层设置在第二膜层上,第二膜层和第三膜层形成遮光图案,遮光图案在基板上的投影 大于或等于阵列结构层的沟道区域。其中,第一膜层覆盖整个基板,作为缓冲层。

[0066] 第一膜层的材料可以为结构均匀致密的氮化硅SiNx薄膜、氧化硅SiOx薄膜或氮化 硅和氧化硅的复合薄膜,第三膜层的材料也可以为结构均匀致密的氮化硅SiNx薄膜、氧化 硅SiOx薄膜或氮化硅和氧化硅的复合薄膜。本发明实施例对此不作任何限定。

[0067] 另外,本发明实施例中的第二膜层的材料为非晶硅。其中,非晶硅能够与氮化硅薄 膜或氧化硅薄膜组合,一起起到遮光的效果。

[0068] 另外,所述第一膜层的厚度为500-1500埃,所述第二膜层的厚度500-1500埃,所述 第三膜层的厚度为1000-3000埃,本发明中也不具体限制第一膜层、第二膜层和第三膜层的 厚度,可以根据实际需求来设置第一膜层、第二膜层和第三膜层的厚度。

[0069] 在本发明实施例中,优选地,第一膜层21的厚度为1000埃,第二膜层22的厚度900 埃,第三膜层23的厚度为2000埃。

[0070] 本发明实施例通过在基板上设置组合层,不仅能够实现遮光,而且能够用于防止 基板内的物质在后续工艺中扩散,提高该基板与上下层结构之间的连接强度。可以理解的 是,在基板上沉积组合层,可使后期制备的晶硅层均匀,且可一批生产,进而提高生产效率。 实际上,本发明实施例设置的组合层不仅起到了遮光的作用,还起到了缓冲的作用。

[0071] 步骤200、在形成有组合层的基板上形成阵列结构层。

[0072] 其中,阵列结构层包括:有源层、栅绝缘层、栅金属层、层间介电层、源漏电极、钝化 层和像素电极。

[0073] 本发明提供一种阵列基板的制作方法,其中,在基板上形成组合层,其中,所述组 合层包括作为遮光层的第一膜层、第二膜层和第三膜层;在组合层上形成阵列结构层。本发 明的技术方案不仅提供了一种由三个膜层组合形成的遮光层,而且与现有技术相比,还减 少了对遮光层的一次掩模工艺,减少了阵列基板制作过程中的掩模工艺的次数,简化了阵 列基板工艺,降低了成本,能够实现阵列基板工艺的广泛使用。

[0074] 下面结合图4 (a)-图4 (j),进一步地具体描述本发明实施例二提供的阵列基板的 制作方法,步骤100具体包括以下步骤:

[0075] 步骤101、在基板10上依次沉积第一薄膜210、第二薄膜220和第三薄膜230,具体如 图4 (a)所示。

[0076] 具体的,采用化学气相沉积(chemical vapor deposition,简称CVD)方法在基板 上依次沉积第一薄膜、第二薄膜和第三薄膜。

[0077]具体的,第一薄膜可以为结构均匀致密的氮化硅SiNx薄膜、氧化硅SiOx薄膜或氮 化硅和氧化硅的复合薄膜。第三薄膜可以为结构均匀致密的氮化硅SiNx薄膜、氧化硅SiOx 薄膜或氮化硅和氧化硅的复合薄膜。第二薄膜为非晶硅薄膜。其中,非晶硅能够与氮化硅薄 膜或氧化硅薄膜组合,一起起到遮光的效果。

[0078] 步骤102、通过构图工艺使第二薄膜220和第三薄膜230形成遮光图案,具体如图4 (b)所示。

[0079] 本实施例中,通过对第二薄膜和第三薄膜进行处理,使得组合层包括第一膜层21、 第二膜层22和第三膜层23。

[0080] 其中,遮光图案在基板上的投影大于或等于所述阵列结构层的沟道区域。

[0081] 在本实施例中,步骤200具体包括以下步骤:

[0082] 步骤201、在组合层上沉积非晶硅层,对非晶硅层进行准分子激光退火处理,使非 晶硅层晶化为多晶硅层,通过包括光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺的构图 工艺使多晶硅层形成有源层31,如图4 (c)所示。

[0083] 其中,所述有源层31的沟道区域小于等于遮光图案在基板上的投影。

[0084] 具体的,在本实施例中,有源层31为多晶娃层,采用化学气相沉积(chemical vapor deposition,简称CVD)方法在组合层上沉积非晶娃层,采用准分子激光退火或者固 相结晶等方法将非晶硅晶化为多晶硅,之后在通过构图工艺形成所需的多晶硅图案。

[0085] 步骤202、在有源层31上形成栅绝缘层32并覆盖整个基板,具体如图4 (d)所示。

[0086] 具体的,栅绝缘层32与所述有源层31和所述第一膜层21接触。本发明实施例采用 CVD等方法在有源层上沉积栅绝缘层32,进一步地,栅绝缘层可以为氧化硅层、氮化硅层或 由氧化硅和氮化硅所组成的复合绝缘层等,本发明实施例对此不作任何限定。

[0087] 步骤203、在栅绝缘层32上形成栅金属层33,具体如图4 (e)所示。

[0088] 具体的,栅金属层33包括栅极、栅线和公共电极的图案,本发明实施例对此不作赘 述;并且,在栅绝缘层上形成栅金属层时,采用物理气相沉积等方法在栅绝缘层32上形成以 金属层,并通过包括光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺的构图工艺在栅极绝 缘层上一次形成栅极、栅线与公共电极线的栅绝缘层图案。

[0089] 进一步地,所述金属层可以为铝层、钨层、铬层或其他金属及金属化合物导电层 等,本发明实施例对此不作任何限定。

[0090] 步骤204、在栅金属层33上形成层间介电层34并覆盖整个基板,具体如图4(f)所 不。

[0091] 具体的,可采用CVD等方法在栅金属层33上沉积层间介电层34,以起到保护栅金属 层33、并隔离栅金属层33和后续源漏电极的目的;其中,所述层间介电层34可由氧化硅、氮 化娃等材料制备而成,本发明实施例对此不作任何限定。

[0092] 步骤205、通过包括光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺的构图工艺, 在层间介电层34及所述栅绝缘层32之内形成贯通至所述有源层的源极过孔和漏极过孔,具 体可如图4(g)所示。

[0093] 步骤206、在栅金属层33形成源漏电极35,源漏电极35通过所述源极过孔、漏极过 孔内与有源层连接,具体可如图4 (h)所示。

[0094] 具体的,在步骤206中,可在具备源极过孔以及漏极过孔的层间介电层34表面沉积 一导电材料,并通过包括光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺的构图工艺来形 成源漏电极。

[0095] 其中,导电材料可以为铝、钨、铬或其他金属及金属化合物等,本发明实施例对此 不作任何限定。

[0096] 步骤207、在源漏电极35上形成钝化层36,具体可如图4 (i)所示。

[0097] 具体的,可采用CVD等方法在源漏电极35上沉积钝化层36,并形成钝化层过孔。钝 化层36以起到保护源漏电极35、并隔离源漏电极35和后续像素电极的目的;其中,所述钝化 层36可由氧化娃、氮化娃等材料制备而成,本发明实施例对此不作任何限定。

[0098] 步骤208、在钝化层36上形成像素电极37,像素电极37通过钝化层过孔与源漏电极 中的漏极电连接,具体可如图4 (j)所示。

[0099] 具体的,可采用CVD等方法在钝化层36上沉积一透明导电材料层,并通过包括光刻 胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺的构图工艺来来得到像素电极37。

[0100] 实施例三

[0101] 基于前述实施例的发明构思,本发明实施例三提供了一种显示装置,所述显示装 置可以为液晶显示(Liquid Crystal Display,简称LCD)面板、电子纸、有机发光二极管 (Organic Light-Emitting Diode,简称0LED)面板、手机、平板电脑、电视机、显示器、笔记 本电脑、数码相框、导航仪等任何具有显示功能的产品或部件,本发明实施例对比并不做任 何限定。具体的,所述显示装置包括本发明实施例一所述的阵列基板,本发明实施例三对此 不再赘述。

[0102] 需要说明的是,本发明实施例中所述的显示装置可以为扭曲向列(Twisted Nematic,简称TN)模式、垂直(Vertical Alignment,简称VA)模式、平面转换技术(In-plane Switching,简称IPS)模式或高级超维厂转换技术(Advance super Dimension Switch,简 称ADS)模式,本发明对此不做任何限定。

[0103] 虽然本发明所揭露的实施方式如上,但所述的内容仅为便于理解本发明而采用的 实施方式,并非用以限定本发明。任何本发明所属领域内的技术人员,在不脱离本发明所揭 露的精神和范围的前提下,可以在实施的形式及细节上进行任何的修改与变化,但本发明 的专利保护范围,仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1. 一种阵列基板,其特征在于,包括:基板、依次设置在所述基板上的组合层和阵列结 构层;其中,所述组合层包括作为遮光层的第一膜层、第二膜层和第三膜层。
2. 根据权利要求1所述的阵列基板,其特征在于,所述第一膜层设置在所述基板上并覆 盖整个基板,所述第二膜层设置在所述第一膜层上,所述第三膜层设置在所述第二膜层上, 所述第二膜层和第三膜层形成遮光图案,所述遮光图案在基板上的投影大于或等于所述阵 列结构层的沟道区域。
3. 根据权利要求2所述的阵列基板,其特征在于,所述第一膜层的厚度为500-1500埃, 所述第二膜层的厚度500-1500埃,所述第三膜层的厚度为1000-3000埃。
4. 根据权利要求1-3任一所述的阵列基板,其特征在于,所述第一膜层、第三膜层的材 料为氮化硅、氧化硅或氮化硅和氧化硅的复合薄膜,所述第二膜层的材料为非晶硅。
5. —种阵列基板的制作方法,其特征在于,包括: 在基板上形成组合层,其中,所述组合层包括作为遮光层的第一膜层、第二膜层和第三 膜层; 在形成有组合层的基板上形成阵列结构层。
6. 根据权利要求5所述的方法,其特征在于,所述在基板上形成组合层,包括: 在基板上依次沉积第一薄膜、第二薄膜和第三薄膜; 通过构图工艺使所述第二薄膜和第三薄膜形成遮光图案。
7. 根据权利要求6所述的方法,其特征在于,所述遮光图案在基板上的投影大于或等于 所述阵列结构层的沟道区域。
8. 根据权利要求5-7任一所述的方法,其特征在于,所述第一膜层的厚度为500-1500 埃,所述第二膜层的厚度500-1500埃,所述第三膜层的厚度为1000-3000埃。
9. 根据权利要求5-7任一所述的方法,其特征在于,所述第一膜层、第三膜层的材料为 氮化硅、氧化硅或氮化硅和氧化硅的复合薄膜,所述第二膜层的材料为非晶硅。
10. —种显示装置,其特征在于,包括权利要求1-4所述的阵列基板。
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