CN107086171A - 一种半导体器件及其制造方法、电子装置 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有伪栅极结构，在伪栅极结构的两侧形成有侧壁结构；在半导体衬底上形成层间介电层，覆盖伪栅极结构和侧壁结构；对层间介电层实施等离子体预处理，以改善层间介电层的表面状况和机械强度；去除伪栅极结构，在形成的沟槽中形成高k‑金属栅极结构。根据本发明，去除伪栅极结构后，不会在层间介电层中形成凹坑等缺陷。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅工艺。对于具有较小数值的工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后高k-金属栅极工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的牺牲栅极介电层和牺牲栅极材料层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，在半导体衬底上形成层间介电层并实施化学机械研磨直至露出伪栅极结构的顶部，之后去除所述伪栅极结构，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积界面层、高k介电层、覆盖层、功函数金属层(workfunction metal layer)、阻挡层(barrierlayer)和浸润层(wetting layer)；最后进行金属栅(通常为铝)的填充。
在去除牺牲栅极介电层时，层间介电层和栅极间隙壁结构会受到不同程度的损伤，形成凹孔等缺陷，后续沉积高k-金属栅极时在形成所述缺陷的位置形成残留，造成器件良率的下降。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有侧壁结构；在所述半导体衬底上形成层间介电层，覆盖所述伪栅极结构和所述侧壁结构；对所述层间介电层实施等离子体预处理，以改善所述层间介电层的表面状况和机械强度；去除所述伪栅极结构，在形成的沟槽中形成高k-金属栅极结构。
在一个示例中，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。
在一个示例中，形成所述层间介电层之后，还包括执行化学机械研磨直至露出所述伪栅极结构的顶部的步骤。
在一个示例中，形成所述层间介电层之前，还包括在所述半导体衬底上形成接触孔蚀刻停止层，覆盖所述伪栅极结构和所述侧壁结构的步骤。
在一个示例中，所述等离子体预处理的气源包括NF3、N2、Cl2、Br2、HCl、HBr、He或Ar，NF3的流量为5sccm-200sccm，Cl2的流量为5sccm-200sccm。
在一个示例中，通过实施干法蚀刻，依次去除所述牺牲栅电极层和所述牺牲栅介电层。
在一个示例中，去除所述牺牲栅介电层的干法蚀刻为SiCoNi蚀刻，所述SiCoNi蚀刻对所述牺牲栅介电层和所述半导体衬底具有高选择性。
在一个示例中，所述高k-金属栅极结构包括自下而上层叠的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，去除所述伪栅极结构后，不会在所述层间介电层中形成凹坑等缺陷。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例一]
参照图1A-图1D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。半导体衬底100中形成有核心区(Core Area)和非核心区(IO Area)，核心区中将要形成的器件的密度较大，对于CMOS而言，其栅极节距较小；非核心区中将要形成的器件的密度较小，对于CMOS而言，其栅极节距较大。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为核心区和非核心区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料可以为氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层102a和牺牲栅电极层102b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。
接下来，在侧壁结构103两侧的半导体衬底100中依次形成LDD注入区和源/漏区，对于CMOS而言，在位于NMOS区和PMOS区的源/漏区中分别形成嵌入式碳硅层和嵌入式锗硅层。通常来说，嵌入式碳硅层的横截面呈U形，嵌入式锗硅层的横截面呈∑形，以进一步增强NMOS区和PMOS区的沟道区的载流子迁移率。形成嵌入式碳硅层和嵌入式锗硅层的工艺过程为本领域技术人员所熟习，在此不再加以赘述。然后，在嵌入式碳硅层和嵌入式锗硅层的顶部形成自对准硅化物，为了简化，图示中均予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底100上的层间介电层中形成接触孔之后于接触孔的底部形成自对准硅化物。
对于CMOS的NMOS区而言，LDD区的掺杂离子可以是磷离子或者砷离子等。
当LDD区的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2；当LDD区的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
在实施离子注入之前或者同时，可选地，实施预非晶化注入(PAI)，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接下来，可选地，执行袋状区离子注入，以在半导体衬底100中形成将LDD区包裹住的袋状区，用于调节阈值电压和防止后续形成的源/漏区的穿通，为了简化，图示中未示出袋状区。
袋状区离子注入的深度略大于低掺杂离子注入的深度，且袋状区离子注入的离子与低掺杂离子注入的离子导电类型相反，因此，对于对于CMOS的NMOS区而言，袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。
当袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
当袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100-150keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将低掺杂源/漏区包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。
实施袋状区注入后，执行快速热退火工艺，以激活LDD区和袋状区中的掺杂离子并消除上述离子注入所产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
在本实施例中，快速热退火步骤是在LDD注入和袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述快速热退火步骤也可以分两次进行，即在LDD注入步骤之后进行第一次快速热退火步骤以及在袋状区离子注入步骤之后进行第二次快速热退火步骤。
为了降低热预算，所述快速热退火步骤可以移至后续实施应力记忆时执行。
接着，如图1B所示，在半导体衬底100上形成层间介电层105，覆盖伪栅极结构102和侧壁结构103。然后，执行化学机械研磨，直至露出伪栅极结构102的顶部。在形成层间介电层105之前，还可以在半导体衬底100上形成接触孔蚀刻停止层104，覆盖伪栅极结构102和侧壁结构103。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层104和层间介电层105，例如，采用共形沉积工艺形成接触孔蚀刻停止层104，采用化学气相沉积工艺形成层间介电层105，其中，接触孔蚀刻停止层104的材料可选择氮化硅(SiN)，层间介电层105的材料可选择氧化物。
接下来，对层间介电层105实施等离子体预处理，以改善层间介电层105的表面状况和机械强度。作为示例，所述等离子体预处理的气源包括NF3、N2、Cl2、Br2、HCl、HBr、He、Ar等，NF3和N2的流量为5sccm-200sccm，Cl2和Br2的流量为5sccm-200sccm，HCl和HBr的流量为5slm-100slm，He和Ar的流量为5slm-500slm，Cl2、Br2、HCl和HBr作为辅助气体，He和Ar作为稀释气体。
接着，如图1C所示，去除伪栅极结构102，形成沟槽。作为示例，在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层102b和牺牲栅介电层102a。去除牺牲栅电极层102b的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。去除牺牲栅介电层102a的干法蚀刻为SiCoNi蚀刻以及与SiCoNi蚀刻类似的蚀刻工艺，其对牺牲栅介电层102a和半导体衬底100具有高选择性。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接着，如图1D所示，在沟槽中形成高k-金属栅极结构。作为示例，所述高k-金属栅极结构包括自下而上层叠的界面层106、高k介电层107、覆盖层108、阻挡层109、功函数设定金属层111、浸润层112和金属栅极材料层113。界面层106的构成材料包括热氧化物、氮氧化物、化学氧化物等可以通过化学气相沉积、原子层沉积或者炉内处理工艺形成的适宜的物质，厚度为5埃-10埃，形成界面层106的作用是改善后续形成的高k介电层107与半导体衬底100之间的界面特性。高k介电层107的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化镧、氧化镧硅、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝、氧化铝硅，氮化硅、氧氮化物等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为10埃-30埃。覆盖层108的构成材料包括氧化镧、氧化铝、氧化镓、氧化铟、氧化钼碳化钽、氧氮碳化钽、氮化钽、氮化钛、氮化钼、氮化钨、铂、钌、铱等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为5埃-20埃。阻挡层109的材料包括氮化钽，形成阻挡层109的作用是防止后续形成的金属栅极结构中的金属材料向高k介电层107的扩散。对于CMOS的PMOS区而言，功函数设定金属层111包括一层或多层金属或金属化合物，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-580埃；对于CMOS的NMOS区而言，功函数设定金属层111包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-80埃。浸润层112的材料包括钛或钛铝合金，形成浸润层112的作用是改善功函数设定金属层111和金属栅极材料层113之间的界面特性。金属栅极材料层113的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，去除伪栅极结构102后，不会在层间介电层105中形成凹坑等缺陷。
参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上形成有伪栅极结构，在伪栅极结构的两侧形成有侧壁结构；
在步骤202中，在半导体衬底上形成层间介电层，覆盖伪栅极结构和侧壁结构；
在步骤203中，对层间介电层实施等离子体预处理，以改善层间介电层的表面状况和机械强度；
在步骤204中，去除伪栅极结构，在形成的沟槽中形成高k-金属栅极结构。
[示例性实施例二]
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在层间介电层105上形成另一层间介电层，覆盖金属栅极材料层113的顶部；在所述层间介电层中形成接触孔，露出金属栅极材料层113的顶部以及形成于半导体衬底中的源/漏区的顶部；填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有侧壁结构；
在所述半导体衬底上形成层间介电层，覆盖所述伪栅极结构和所述侧壁结构；
对所述层间介电层实施等离子体预处理，以改善所述层间介电层的表面状况和机械强度；
去除所述伪栅极结构，在形成的沟槽中形成高k-金属栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。
3.根据权利要求1所述的方法，其特征在于，形成所述层间介电层之后，还包括执行化学机械研磨直至露出所述伪栅极结构的顶部的步骤。
4.根据权利要求1所述的方法，其特征在于，形成所述层间介电层之前，还包括在所述半导体衬底上形成接触孔蚀刻停止层，覆盖所述伪栅极结构和所述侧壁结构的步骤。
5.根据权利要求1所述的方法，其特征在于，所述等离子体预处理的气源包括NF3、N2、Cl2、Br2、HCl、HBr、He或Ar，NF3的流量为5sccm-200sccm，Cl2的流量为5sccm-200sccm。
6.根据权利要求2所述的方法，其特征在于，通过实施干法蚀刻，依次去除所述牺牲栅电极层和所述牺牲栅介电层。
7.根据权利要求6所述的方法，其特征在于，去除所述牺牲栅介电层的干法蚀刻为SiCoNi蚀刻，所述SiCoNi蚀刻对所述牺牲栅介电层和所述半导体衬底具有高选择性。
8.根据权利要求1所述的方法，其特征在于，所述高k-金属栅极结构包括自下而上层叠的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。
9.一种采用权利要求1-8之一所述的方法制造的半导体器件。
10.一种电子装置，所述电子装置包括权利要求9所述的半导体器件。
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