CN107004674B - 半导体模块以及半导体模块的叠层布置 - Google Patents

半导体模块以及半导体模块的叠层布置 Download PDF

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Abstract

提出一种半导体模块(10)和半导体模块(10a)的叠层布置(100)。半导体模块(10)包括绝缘栅双极晶体管(12)、宽带隙开关(14)、基板(48)和紧压装置(62)。绝缘栅双极晶体管(12)和宽带隙开关(14)并联连接，并且各以第一平面端子(16、34)来安装到基板(48)的一侧(46)。此外，绝缘栅双极晶体管(12)的第二平面端子(18)和宽带隙开关(14)的第二平面端子(36)与导电连接元件(50)相连接，以及紧压装置(62)布置在绝缘栅双极晶体管(12)的第二平面端子(18)上。因此，当按照叠层布置(100)来布置半导体模块(10)时，任何压力主要施加到半导体模块(10)的绝缘栅双极晶体管(12)。

Description

半导体模块以及半导体模块的叠层布置
技术领域
本发明涉及功率半导体电子器件的领域。具体来说，本发明涉及功率半导体模块以及功率半导体模块的叠层布置。
背景技术
基于宽带隙(WBG)材料、具体来说是单极材料(例如比如碳化硅(SiC)和氮化镓(GaN))的半导体开关因这些材料的固有优点(例如，比如在高操作温度下的低泄漏电流以及在低电流下的低损耗)而提供低切换损耗。因此，这类半导体开关还适合于高频应用。
但是，例如，SiC基开关当前限制到与双极硅(Si)基的开关相比更小大小的芯片。例如，半导体模块中采用的双极Si开关的基区的典型尺寸为大约17×17 mm2，而SiC开关因关于关联较高成本的缺陷和产率问题而最多不超过那些值的一半。
此外，与双极Si基的开关相比，小型的宽带隙开关可具有某些缺点，例如振荡行为、在高温度和电流下的高通态损耗以及较小故障电流操控能力。
US 2014/0185346 A1涉及一种混合功率装置，其包括包含第一和第二不相等的带隙半导体材料的第一和第二切换装置，其中切换装置是不同类型的三端子或更多端子的切换装置。
EP 0443155 B1涉及一种用于接通和关断的开关设备，其具有用于切换MOS-FET半导体(其并联连接)和IGBT功率半导体的驱动器。
US 2004/0188706 A1公开一种具有IGBT并且具有宽带隙二极管的半导体模块，由此IGBT和宽带隙二极管布置在基板上。
EP 0637080 A1公开一种压力接触类型功率模块，其具有布置在IGBT结构上的紧压装置（press device）。
发明内容
本发明的一个目的是提供一种具有宽带隙开关和双极Si基开关的半导体模块，其可易于按照叠层布置串联连接，以便增加功率和/或电压。
这个目的通过独立权利要求的主题来实现。根据从属权利要求和下面描述，另外的示范实施例是显而易见的。
本发明的一个方面涉及一种半导体模块。该半导体模块具体可以是高功率半导体模块，其适合于处理高于大约10 A的电流和/或高于大约100 V的电压。
按照本发明的实施例，该半导体模块包括绝缘栅双极晶体管、宽带隙开关(其可以是宽带隙晶体管)、基板和紧压装置。绝缘栅双极晶体管包括第一平面端子和第二平面端子，以及宽带隙开关包括第一平面端子和第二平面端子。绝缘栅双极晶体管和宽带隙开关并联连接，由此对于并联连接，绝缘栅双极晶体管的第一平面端子和宽带隙开关的第一平面端子安装到基板的同一侧。绝缘栅双极晶体管的第一平面端子和/或宽带隙开关的第一平面端子例如可焊接和/或熔接到基板的一侧。基板的所述“侧”在这里以及在下文可表示基板的外表面和/或表面区域。此外，绝缘栅双极晶体管的第二平面端子和宽带隙开关的第二平面端子与导电连接元件相连接，以及紧压装置布置在绝缘栅双极晶体管的第二平面端子上。第二平面端子可处于与第一平面端子相对的相应晶体管的一侧上。此外，该半导体模块还包括至少一个栅极垫(gate pad)，其用于连接绝缘栅双极晶体管的栅极和宽带隙开关的栅极，以便互连绝缘栅双极晶体管的栅极和宽带隙开关的栅极，所述栅极垫绝缘安装在基板中与绝缘栅双极晶体管的第一平面端子和宽带隙开关的第一平面端子相同的一侧。晶体管中的一个的栅极可通过平面栅端子(其可提供在也提供第二端子的相应晶体管的所述侧)来提供。
如上所述，由于其较小大小，专门用于半导体模块、即所谓的全宽带隙模块中的宽带隙开关可能不适合于这类模块的叠层布置、即这类模块的所谓紧压封装，从而将模块的串联连接的简易性以及超过大约1000 A的极高额定电流定为目标。小宽带隙开关也可能不适合于紧压封装和/或叠层布置中的失效故障条件保护、例如短路失效模式(SCFM)。
另一方面，通过并联地电连接绝缘栅双极晶体管和宽带隙开关，可提供混合半导体模块，从而允许获益于绝缘栅双极晶体管和宽带隙开关的各种有利性质。除了较低成本之外，并联布置的主要优点是在全电流范围内的低传导损耗、低切换损耗、低热电阻、软截止性能、高切换健壮性和改进的故障电流保护。与全宽带隙模块相比,这可导致在热、传导(损耗)、切换(损耗、软性)和故障条件性能(浪涌、短路、短路失效模式“SCFM”)、总体性能和成本方面的整体半导体模块的最佳性质。另一方面，通过将紧压装置只布置在大型绝缘栅双极晶体管的第二端子上，由此在与基板的所述侧的表面法线矢量反平行的方向上对绝缘栅双极晶体管施加力，如所提出的半导体模块可有利地按照串联连接模块的叠层布置来布置。
换言之，为了解决在紧压封装模块和/或叠层布置中与混合模块中并联连接的Si基开关和宽带隙开关的优点结合采用宽带隙开关的上述缺点，本发明提出一种概念，其提供一种在这种封装并且具体来说是叠层布置中采用混合模块的紧压封装布置。
除了上述优点之外，发明半导体模块还可因大面积绝缘栅双极晶体管而提供改进的保护特性。除了别的以外，这包含:特别是用于电网应用例如比如高压DC(HVDC)和柔性AC传输系统(FACTS)的高电流和串联连接高电压能力；经过紧压装置和绝缘栅双极晶体管的短路失效模式，而不管绝缘栅双极晶体管还是宽带隙开关出故障；通过确保绝缘栅双极晶体管具有在与宽带隙开关相比时要高的短路(饱和电流)、因Si基绝缘栅双极晶体管引起的良好短路能力；通过确保绝缘栅双极晶体管的雪崩击穿比宽带隙开关的雪崩击穿要低的良好雪崩能力；以及绝缘栅双极晶体管、例如二极管模式中的反向传导绝缘栅双极晶体管的良好浪涌电流能力。
栅极垫可包括例如导电条、带、杆、线带、条带和/或板。栅极垫可例如通过在基板与栅极垫之间布置绝缘层、绝缘膜和/或绝缘隔离片来布置和/或附连到基板的绝缘区。栅极垫可布置在基板的所述侧上和/或基板的各种其他部分上。但是，栅极垫在半导体模块中也可与基板分开布置。栅极垫是公共栅极垫，其互连绝缘栅双极晶体管的栅极和宽带隙开关的栅极。这可允许采用施加到栅极垫的单个栅控制信号同时控制绝缘栅双极晶体管和宽带隙开关，这又可简化模块的总体控制，并且它可在其布局和/或构造方面简化模块本身，由此潜在地降低生产成本。
按照本发明的实施例，绝缘栅双极晶体管的第一平面端子是集电极(即，集电极端子)，以及宽带隙开关的第一平面端子是漏极(即，漏极端子)。此外，绝缘栅双极晶体管的第二平面端子是发射极(即，发射极端子)，以及宽带隙开关的第二平面端子是源极(即，源极端子)。因此，为了并联连接绝缘栅双极晶体管和宽带隙开关，绝缘栅双极晶体管的集电极和宽带隙的漏极安装到基板的所述侧，以及绝缘栅双极晶体管的发射极和宽带隙开关的源极通过连接元件来连接。但是，它还可以可设想将发射极和源极安装到基板的所述侧，并且采用连接元件来连接集电极和漏极。
按照本发明的实施例，连接元件是线结合件(wire bond)和带式结合件(ribbonbond)中的至少一个。这类类型的结合件可在将它们安装于基板之后易于附连到绝缘栅双极晶体管和/或宽带隙开关的相应端子。这可简化模块的组装和/或生产过程以及维护，并且它可降低模块的生产成本。此外，这因布置和/或附连线结合件和/或带式结合件中的固有灵活性而可提供和/或增加模块的组件、例如模块的电路系统的布局和/或设置的灵活性。
按照本发明的实施例，绝缘栅双极晶体管的栅极和/或宽带隙开关的栅极采用线结合件和带式结合件中的至少一个来连接到栅极垫。这可进一步简化模块的组装、生产过程和/或维护，并且可进一步增加模块的组件的布局和/或设置中的灵活性。
按照本发明的实施例，绝缘栅双极晶体管是双模绝缘栅晶体管BIGT或者反向传导绝缘栅双极晶体管RC-IGBT。这类类型的晶体管可提供总体性能、功率额定和/或使用期限方面的优点。
按照本发明的实施例，宽带隙开关是电压控制单极开关和/或MOSFET(金属氧化物半导体场效应晶体管)。术语“电压控制开关”可涉及开关和/或半导体装置，其输出特性通过取决于施加到栅极的电压的电场来确定和/或控制。例如，MOSFET、结型栅场效应晶体管(JFET)和/或高电子迁移率晶体管(HEMT)可用作宽带隙开关。
按照本发明的实施例，宽带隙开关基于碳化硅或氮化镓。例如，SiC MOSFET和/或GaN HEMT可用作宽带隙开关。这类开关具体可提供在低电流下的低损耗。
按照本发明的实施例，紧压装置包括至少一个弹簧元件和/或至少一个板元件。一般来说，紧压装置可适合在不损坏晶体管的同时对绝缘栅双极晶体管朝基板施加某个力。为此，紧压装置可包括弹簧元件，其在某个程度上可至少部分是弹性可变形和/或可压缩的。弹簧元件可包括例如扭簧、复合弹簧、扁簧和/或另一个弹性元件(例如比如橡胶或硅元件)。此外，紧压装置可提供针对过度或过量变形的某种稳定性，其可通过板元件来提供。
按照本发明的实施例，半导体模块包括多个绝缘栅双极晶体管和/或多个宽带隙开关，其可并列布置在基板的所述侧。以这种方式，可增强模块的功率、健壮性和/或紧凑性。多个绝缘栅双极晶体管和宽带隙开关可按照若干行和/或任意图案布置在基板上。例如，宽带隙开关可布置在基板的所述侧的中间区域中，以及绝缘栅双极晶体管可布置在基板的所述侧的边缘或边界区域中。
按照本发明的实施例，许多的多个绝缘栅双极晶体管连接到单个宽带隙开关，和/或许多的多个宽带隙开关连接到单个绝缘栅双极晶体管。这可简化模块的布局和/或控制，并且可降低模块的总成本。
按照本发明的实施例，许多的多个宽带隙开关与线结合件和带式结合件中的至少一个互连。这可进一步简化模块的宽带隙开关的控制。
按照本发明的实施例，半导体模块还包括导电板，其布置成与基板相对，从而将紧压装置固定在绝缘栅双极晶体管上。因此，板可布置在与紧压装置的另外的表面相对的紧压装置的外表面，其可与绝缘栅双极晶体管的第二端子接触和/或布置于绝缘栅双极晶体管的第二端子上，使得紧压装置布置在板与绝缘栅双极晶体管的第二端子之间。这种布置可促进一个在另一个之上地堆叠若干发明半导体模块，从而允许易于串联互连相邻模块。导电板和基板可通过模块的(非导电)壳体机械地连接。
按照本发明的实施例，半导体模块还包括至少一个二极管。二极管例如可基于Si、SiC、Ge和/或Gn。此外，二极管可结合到半导体模块的元件、例如比如基板，并且它可例如经由线结合件和/或带式结合件电连接到半导体模块的其他元件。二极管还可形成为宽带隙开关和集成栅双极晶体管中的至少一个的集成内部二极管。此外，二极管可以是PIN二极管或双极二极管，以及二极管可正向或反向传导。一般来说，二极管可提供浪涌电流或过电流携带能力，和/或它可提供半导体模块的另外的传导能力。
本发明的另一方面涉及半导体模块的叠层布置。该叠层布置包括如以上和以下所述的至少第一半导体模块和至少第二半导体模块。在其中，第二半导体模块布置在第一半导体模块上，使得第二半导体模块的基板压到第一半导体模块的紧压装置上，紧压装置又压在第一半导体模块的绝缘栅双极晶体管的第二平面端子上。以这种方式，基本上任意数量的半导体模块可以以紧凑的方式堆叠，并且可串联连接，以便增加叠层布置的功率。
根据以下所述实施例，本发明的这些方面及其他方面将会显而易见并且参照以下所述实施例，将对本发明的这些方面及其他方面进行说明。
附图说明
下文中将参照附图图示的示范实施例更详细地描述本发明的主题。
图1A示出按照本发明的实施例的半导体模块的绝缘栅双极晶体管和宽带隙开关的结构说明。
图1B示出按照本发明的实施例的半导体模块的电路图。
图1C示出按照本发明的另外的实施例的半导体模块的电路图。
图2示出按照本发明的实施例的半导体模块。
图3示出按照本发明的实施例的半导体模块的顶视图。
图4示出按照本发明的实施例的半导体模块的叠层布置。
附图中所使用的参考符号及其含意在参考符号的列表中以概括形式列示。大体上，附图中，相同部件提供有相同参考符号。
具体实施方式
图1A示出半导体模块10(参见图2和图3)的采取反向传导绝缘栅双极晶体管(RC-IGBT)形式的绝缘栅双极晶体管12以及采取SiC MOSFET形式的宽带隙开关14。图1B示出模块10的电路图。
在第一端上，RC-IGBT 12包括作为集电极的第一平面端子16，以及在与第一端相对的第二端上，RC-IGBT 12包括作为发射极的第二平面端子18。图1A仅示出一个金属氧化物半导体单元19a(MOS单元)。RC-IGBT 12由多个这类单元19a来组成。此外，与第二平面端子18相邻，RC-IGBT 12包括用于控制RC-IGBT 12的栅极20。与栅极20邻接，RC-IGBT 12包括n+掺杂区22和p掺杂区24，其至少部分嵌入n基层26中。n基层26邻接n缓冲层28，其又邻接p掺杂区30和n掺杂区32(其布置在n缓冲层28与第一平面端子16之间)，由此提供RC-IGBT 12的反向传导二极管。
SiC MOSFET 14在第一端上包括作为漏极的第一平面端子34，以及在与第一端相对的第二端上包括作为源极的第二平面端子36。图1A仅示出一个金属氧化物半导体单元19b(MOS单元)。SiC MOSFET 14由多个这类单元19b来组成。SiC MOSFET 14还包括栅极38，其与第二平面端子36相邻，用于控制SiC MOSFET 14。与栅极38邻接，SiC MOSFET 14包括n+掺杂区40和p掺杂区42，其至少部分嵌入n基层44中。在n基层44与第一平面端子34之间布置n+掺杂层45。
如图1B的电路系统图所描绘，RC-IGBT 12并联连接到SiC MOSFET 14，其中互连相应的第一平面端子16、34和第二平面端子18、36。更准确来说，RC-IGBT 12的集电极连接到SiC MOSFET 14的漏极，以及RC-IGBT 12的发射极连接到SiC MOSFET 14的源极。
图1C示出按照本发明的另外的实施例的半导体模块10的电路图。如果没有另外规定，则图1C的半导体模块10可包括与图1B的半导体模块10相同的元件和特征。
除了并联连接到宽带隙开关14的绝缘栅双极晶体管12之外，图1C的半导体模块10还包括二极管47。二极管47可反向传导，并且它可提供浪涌电流或过电流携带能力，和/或它可提供另外的传导能力给半导体模块10。例如，二极管47可提供从绝缘栅双极晶体管12的发射极端子18和宽带隙开关14的源极端子36到绝缘栅双极晶体管12的集电极端子16和宽带隙开关14的漏极端子34的传导通路。二极管47可例如安装到半导体模块10的基板48(参见图2)，并且它可例如通过线结合件和/或带式结合件电连接。但是，还可能存在半导体模块10中布置的多个二极管。此外，二极管47也可以是绝缘栅双极晶体管12和/或宽带隙开关14的内部集成二极管，例如比如内部正-本征-负二极管或内部双极二极管。
图2示出按照本发明的实施例的半导体模块10。半导体模块10包括绝缘栅双极晶体管(IGBT)12(其例如可以是RC-IGBT、BIGT或公共IGBT)以及电压控制单极宽带隙(WBG)开关14(其例如可以是SiC MOSFET)。当被要求时并且取决于应用还可包含单独Si和/或WBG二极管，但是优选地不通过使用RC-IGBT或BIGT和/或利用内部SiC MOSFET。
IGBT 12和WBG开关14安装到基板48的一侧46。所述侧46在这个上下文中可表示基板48的外平面表面。更详细来说，IGBT 12和WBG开关14采用其相应的第一平面端子16、34来安装到基板48的所述侧46。例如，第一平面端子16、34可熔接和/或焊接到所述侧46，使得它们经由基板48电连接。为此，基板可由诸如金属和/或适当合金的导电材料来制造。图2所示IGBT 12的第一平面端子16是IGBT 12的集电极或集电极端子，以及WBG开关14的第一平面端子34是漏极或漏极端子。
在与基板48相对的IGBT 12的一端上，IGBT包括第二平面端子18，其作为发射极或发射极端子。IGBT 12的第二平面端子18采用导电连接元件电连接到WBG开关14的第二平面端子36，其作为WBG开关14的源极或源极端子。通过经由基板48将IGBT 12的集电极与WBG开关14的漏极相连接，并且通过将WBG开关14的源极与IGBT 12的发射极相连接，IGBT 12和WBG开关14并联地电连接。图12所示的连接元件50包括多个线结合件52a、52b52c，其连接WBG开关14的源极和IGBT 12的发射极。作为替代或补充，连接元件50可包括带式结合件，其用于分别连接WBG开关14和IGBT 12的第二平面端子18、36。
但是，为了采用这些元件的并联连接，还有可能将IGBT 12的发射极和WBG开关14的源极安装到基板48的所述侧46，并且将WBG开关14的漏极和IBGT 12的集电极与连接元件50相连接。
IGBT 12和WBG开关的第一平面端子16、34和第二平面端子18、36相应地还可各包括导电材料的垫，以便提供最佳电连接，即，可能存在设置于IGBT 12和/或WBG开关14的相应的第一平面端子16、34和/或第二平面端子18、36的发射极垫、集电极垫、源极垫和/或漏极垫。
半导体模块10还包括栅54，其并列地和/或在IGBT 12与WBG开关14之间绝缘安装到基板48的所述侧46。在栅极垫54与基板48之间布置绝缘层56，其适合绝缘栅极垫54和基板48。绝缘层56例如可包括绝缘材料膜和/或绝缘隔离片。绝缘层56例如可胶合、熔接和/或焊接到基板48，以及栅极垫54例如可胶合、熔接和/或焊接到绝缘层56。栅极垫54采用第一栅极连接元件58电连接到WBG开关14的栅极38。栅极垫54还采用第二栅极连接元件60连接到IGBT 12的栅极20。因此，栅极垫54互连WBG开关14的栅极38和IBGT 12的栅极20。在这个上下文中，栅极垫54设计为公共栅极垫，从而允许经由相应的栅极20、38同时控制WBG开关14和IGBT 12。但是，还有可能将单独栅极垫用于IGBT 12和WBG开关14的相应的栅极20、38。栅极连接元件58、60可以是线结合件和带式结合件中的至少一个。
半导体模块10还包括紧压装置62，其以第一端64布置在IGBT 12的第二平面端子18、即IGBT 12的发射极上。紧压装置62可包括用于机械稳定性的至少一个弹性可变形弹簧元件68和/或至少一个板元件70。紧压装置62可任意成形，即，它可具有例如圆柱形状、立方体形状或矩形形状。此外，紧压装置62可具有任意截面，例如比如圆形、多边形状、三角形或矩形截面。如图2所示，紧压装置62仅覆盖IGBT 12的第二平面端子18的一部分，因为第二平面端子18还需要经由连接元件50来连接到WBG开关14的第二平面端子36。换言之，IGBT 12(更准确来说是IGBT 12的第二平面端子18)包括两个区域，即，专用于紧压装置62的第一区域61以及用于将IGBT 12的第二平面端子18与WBG开关14的第二平面端子36电连接的第二区域63。第一和第二区域61、63可同样定大小，或者第一区域61的大小可比第二区域63要大。
由于紧压装置62只布置在IGBT 12的第二平面端子18上的事实，由紧压装置62所施加和/或由紧压装置64所传递的任何力或压力主要对大型IGBT 12起作用。在其中，由紧压装置62所施加和/或传递的力具有与基板48的所述侧46的表面法线矢量反平行的方向，即，力被定向到基板48的所述侧46。这样，基本上任意数量的半导体模块10可一个在另一个之上地堆叠，并且可串联连接，以便增加功率。除此之外，紧压装置62还可提供短路能力。
半导体模块10还包括导电板72，其布置在与第一端64相对的紧压装置62的第二端66上。因此，板72布置成与基板48相对并且平行。相应地，紧压装置62和IGBT 12布置在板72与基板48之间。板72可由诸如金属和/或合金的导电材料来制造。一般来说，板72适合于在紧压装置62的纵向方向上将紧压装置62固定在IGBT 12上。除此之外，板72可允许和/或支承和/或简化一个在另一个之上地堆叠各种半导体模块10并且串联连接相邻模块。
图3示出按照本发明的实施例的半导体模块10的顶视图。如果没有另外规定，则图3的半导体模块10可包括与图2的半导体模块10相同的特征和元件。
半导体模块10包括多个六个IGBT 12和六个WBG开关14。IGBT 12按照二行各三个IGBT布置在基板48的边缘或边界区域中，以及WBG开关14按照二行三个WBG开关14布置在基板48的中间区域中。每个IGBT 12的第二平面端子18采用连接元件50(其可以是线结合件52a、52b、52c和带式结合件53中的至少一个)电连接到WBG开关14的第二平面端子38。
但是，还有可能将任意数量或全部多个IGBT 12连接到单个WBG开关14，和/或将任意数量或全部多个WBG开关14连接到单个IGBT 12。此外，许多或全部WBG开关14可采用线结合件和带式结合件中的至少一个来互连。
半导体模块10还包括两个栅极垫54，其布置在IGBT 12与WBG开关14之间。相应地，一个栅极垫54互连两个IGBT 12和两个WBG开关14的相应的栅极20、38，以及一个栅极垫54互连四个IGBT 12和四个WBG开关14的栅极20、38。还有可能仅将一个栅极垫54布置在基板48上,从而互连半导体模块的全部IGBT 12和WBG开关14，或者还有可能布置多于两个栅极垫54。
图4示出按照本发明的实施例的半导体模块10a、10b的叠层布置100。叠层布置100包括壳体101，其中半导体模块10a、10b一个在另一个之上地布置和/或堆叠，并且其中模块10a、10b可选地通过固定部件机械固定。
在图4的叠层布置100中，示出第一半导体模块10a和第二半导体模块10b，但是叠层布置100基本上可包括任意数量的半导体模块10、10a、10b，如由图4中的点所指示。
如能够看到，第一半导体模块10a布置在叠层布置100的壳体101中，使得与所述侧46相对的基板48的另外的侧面向壳体101的内表面。第二半导体模块10b布置在第一半导体模块10a上，使得第二半导体模块10b的基板48压到第一半导体模块10a的紧压装置62上，紧压装置62又压在第一半导体模块10a的第二平面端子18上。为此，第二半导体模块10b的基板48可直接布置在第一半导体模块10a的紧压装置62的第二端66。备选地，它可布置在第一半导体模块10a的板72上。以这种方式，第一和第二半导体模块10a、10b采取紧压封装的形式串联地电连接，其中第二半导体模块10b的IGBT 12的第一平面端子16经由第二半导体模块10b的基板48和/或板72与第一半导体模块10a的IGBT 12的第二平面端子18以及紧压装置62相连接。
虽然在附图和以上描述中详细提示和描述了本发明，但是这种说明和描述被认为是说明性的或示范性的而不是限制性的；本发明并不局限于所公开的实施例。根据研究附图、本公开和所附权利要求书，对所公开的实施例的其他变更能够由本领域并且实施要求保护的本发明的技术人员理解和实施。在权利要求书中，词语“包括”并不排除其他元件或特征，以及不定冠词“一”或“一个”并不排除多个。仅仅是在互不相同的从属权利要求中陈述某些措施的事实并不指示这些措施的组合不能有利地使用。权利要求书中的任何参考符号不是被理解为限制范围。
参考符号列表
10　半导体模块
12　绝缘栅双极晶体管
14　宽带隙开关
16　IGBT的第一端子
18　IGBT的第二端子
19a　IGBT的MOS单元
19b　WBG开关的MOS单元
20　IGBT的栅极
22　n+掺杂区
24　p掺杂区
26　n基层
28　n缓冲层
30　p掺杂区
32　n掺杂区
34　WBG开关的第一端子
36　WBG开关的第二端子
38　WBG开关的栅极
40　n+掺杂区
42　p掺杂区
44　n基层
45　n+掺杂层
46　基板侧
47　二极管
48　基板
50　连接元件
52a、b、c　线结合件
53　带式结合件
54　栅极垫
56　绝缘层
58, 60　栅极连接元件
61　第一区域
62　紧压装置
63　第二区域
64　紧压装置的第一端
66　紧压装置的第二端
68　弹簧单元
70　板元件
72　板
100　叠层布置
101　壳体

Claims (16)

1.一种半导体模块(10)，包括：
绝缘栅双极晶体管(12)；
宽带隙开关(14)；
基板(48)；以及
紧压装置(62)，
其中所述绝缘栅双极晶体管(12)包括第一平面端子(16)和第二平面端子(18)，
其中所述宽带隙开关(14)包括第一平面端子(34)和第二平面端子(36)，
其中所述绝缘栅双极晶体管(12)和所述宽带隙开关(14)并联连接，由此对于并联连接，所述绝缘栅双极晶体管(12)的所述第一平面端子(16)和所述宽带隙开关(14)的所述第一平面端子(34)安装到所述基板(48)的相同侧(46)，以及所述绝缘栅双极晶体管(12)的所述第二平面端子(18)和所述宽带隙开关(14)的所述第二平面端子(36)与导电连接元件(50)相连接，
其中所述紧压装置(62)布置在所述绝缘栅双极晶体管(12)的所述第二平面端子(18)上，以及
其中所述半导体模块(10)还包括至少一个栅极垫(54)，其用于连接所述绝缘栅双极晶体管(12)的栅极(20)和所述宽带隙开关(14)的栅极(38)，以便互连所述绝缘栅双极晶体管(12)的所述栅极(20)和所述宽带隙开关(14)的所述栅极(38)，所述栅极垫(54)绝缘安装在所述基板(48)中与所述绝缘栅双极晶体管(12)的所述第一平面端子(16)和所述宽带隙开关(14)的所述第一平面端子(34)相同的一侧(46)。
2.如权利要求1所述的半导体模块(10)，
其中，所述绝缘栅双极晶体管(12)的所述第一平面端子(16)是集电极，并且所述宽带隙开关(14)的所述第一平面端子(34)是漏极，和/或
其中所述绝缘栅双极晶体管(12)的所述第二平面端子(18)是发射极，并且所述宽带隙开关(14)的所述第二平面端子(36)是源极。
3.如权利要求1所述的半导体模块(10)，
其中，所述连接元件(50)是线结合件(52a-c)和带式结合件(53)中的至少一个。
4.如权利要求2所述的半导体模块(10)，
其中，所述连接元件(50)是线结合件(52a-c)和带式结合件(53)中的至少一个。
5.如权利要求1至4中的任一项所述的半导体模块(10)，
其中，所述绝缘栅双极晶体管(12)的所述栅极(20)和所述宽带隙开关(14)的所述栅极(38)采用线结合件(58，60)和带式结合件中的至少一个来连接到所述栅极垫(54)。
6.如权利要求1至4中的任一项所述的半导体模块(10)，其中，所述绝缘栅双极晶体管(12)是BIGT或RC-IGBT。
7.如权利要求1至4中的任一项所述的半导体模块(10)，其中，所述宽带隙开关(14)是电压控制单极开关；和/或其中所述宽带隙开关(14)是MOSFET。
8.如权利要求1至4中的任一项所述的半导体模块(10)，其中，所述宽带隙开关(14)基于碳化硅或氮化镓。
9.如权利要求1至4中的任一项所述的半导体模块(10)，其中，所述紧压装置(62)包括至少一个弹簧元件(68)和/或至少一个板元件(70)。
10.如权利要求1至4中的任一项所述的半导体模块(10)，
其中，所述半导体模块(10)包括多个绝缘栅双极晶体管(12)和/或多个宽带隙开关(14)，其并列布置在所述基板(48)的所述侧(46)上。
11.如权利要求10所述的半导体模块(10)，
其中，许多的所述多个绝缘栅双极晶体管(12)连接到单个宽带隙开关(14)，和/或
其中许多的所述多个宽带隙开关(14)连接到单个绝缘栅双极晶体管(12)。
12.如权利要求10所述的半导体模块(10)，
其中，许多的所述多个宽带隙开关(14)采用线结合件和带式结合件中的至少一个来互连。
13.如权利要求11所述的半导体模块(10)，
其中，许多的所述多个宽带隙开关(14)采用线结合件和带式结合件中的至少一个来互连。
14.如权利要求1至4中的任一项所述的半导体模块(10)，还包括：
导电板(72)，布置成与所述基板(48)相对，从而将所述紧压装置(62)固定在所述绝缘栅双极晶体管(12)上。
15.如权利要求1至4中的任一项所述的半导体模块(10)，还包括至少一个二极管(47)。
16.一种半导体模块(10，10a，10b)的叠层布置(100)，包括：
如权利要求1至15中的任一项所述的至少第一半导体模块(10a)以及如权利要求1至15中的任一项所述的至少第二半导体模块(10b)，
其中所述第二半导体模块(10b)布置在所述第一半导体模块(10a)上，使得所述第二半导体模块(10b)的所述基板(48)压到所述第一半导体模块(10a)的所述紧压装置(62)上，所述紧压装置(62)又压在所述第一半导体模块(10a)的所述绝缘栅双极晶体管(12)的所述第二平面端子(18)上。
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