CN106464133A - 前馈偏置电路 - Google Patents

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Abstract

前馈偏置电路偏置另一电路的晶体管的体偏置端子以补偿在该另一电路中的PVT变动。在一些方面，该前馈偏置电路通过使得在不同的角条件下能够生成不同偏置信号来补偿电路中的晶体管工艺角。在一些实现中，该前馈偏置电路被用于偏置延迟电路，以使得该延迟电路在不同的PTV条件上呈现相对恒定的延迟特性。

Description

前馈偏置电路
技术领域
以下一般涉及电子电路，更具体地但并非排他地涉及前馈偏置电路。
背景
一些电子应用采用延迟电路或电路系统，其中希望具有恒定的信号延迟。例如，在通信设备中，延迟电路可被用于补偿由于信号穿过通信信道和前端模拟电路而被施予该信号的大定时偏斜。一般而言，如果被施予信号的延迟保持相对恒定，而不管工艺、电压和温度(PVT)的变动(其本会影响电路的操作)，则可以达成更高性能。在这些应用的一些应用中，还希望电路系统具有快速的导通和关断时间以及低开销(例如，在等待时间和功耗方面)。例如，在采用突发模式的高速串行通信电路中，该电路可在通信突发期间被导通，并且否则被断开。鉴于上述情况，希望用于电路(诸如延迟电路)的一些应用具有(1)对PVT变动的高容限、(2)低功耗以及(3)快速导通时间。
图1解说了采用固定尾偏置电流IB1和IB2以用于PVT补偿的常规延迟电路100。此处，差分输入信号IN_P和IN_N驱动第一晶体管对102，结果导致由第二晶体管对104生成经延迟差分输出信号OUT_P和OUT_N。然而，因为输入和输出信号因电流源106和负载电阻108而不会在轨到轨之间摆动，所以延迟电路100不是真正的数字逻辑单元。此外，每当延迟电路100被上电时，片上电源流106被校准。电流源106的结果所得校准时间增加了与延迟电路100相关联的开销。
图2解说了采用反馈环路202进行PVT补偿的另一常规延迟电路200。反馈环路202控制NMOS和PMOS晶体管对(例如，晶体管206)的背栅极(也称为体偏置端子(例如，体偏置端子204))处的直流(DC)电压电平以调整由该NMOS和PMOS晶体管施予输入时钟CLK_REF的延迟。在延迟电路200中，比较器208将输入时钟CLK_REF与输出(经延迟)时钟OUT进行比较，并生成与此延迟成比例的信号。基于这一信号，解码器210与偏置生成器212协作以生成被反馈至该NMOS和PMOS晶体管的体偏置端子204的偏置电压Vbp和Vbn。然而，在实践中，反馈环路202具有有限带宽。因此，延迟电路200具有相对较长的导通时间和关断时间。另外，由于使用比较器208、解码器210和偏置生成器212，因此该反馈电路具有相对较高的功耗。
其他类型的常规延迟电路采用诸如系统校准之类的片上延迟校准。然而，系统级校准一般针对特定角、温度和电压(例如，Vdd)条件进行校准。而且，每次延迟电路被导通时，这些延迟电路就被校准。因此，这些类型的延迟电路不提供足够快(例如，足以用于高速突发模式通信)的导通和关断时间并且具有相对较高的开销。因此，需要用于延迟电路及其他类型电路的改进型PVT补偿。
一些示例的简要概述
以下概述本公开的一些方面以提供对此类方面的基本理解。此概述不是本公开的所有构想到的特征的详尽综览，并且既非旨在标识出本公开的所有方面的关键性或决定性要素亦非试图界定本公开的任何或所有方面的范围。其唯一目的是以概述形式给出本公开的一个或多个方面的一些概念，作为稍后给出的更详细描述之序言。
本公开的各个方面提供了一种前馈偏置电路，其将另一电路的晶体管的体偏置端子偏置以补偿PVT变动。例如，该前馈偏置电路可被用于偏置延迟电路，以使得该延迟电路在不同的PTV条件上呈现相对恒定的延迟特性。在一些方面，该前馈偏置电路通过在不同的角条件下生成不同偏置信号来补偿电路中的晶体管工艺角。
在一些方面，前馈偏置电路包括低压差(LDO)稳压器、第一和第二电流镜电路、以及电压跟随器电路。LDO稳压器提供稳定电源电压，其被提供给第一电流镜电路。电压跟随器电路将第一电流镜电路耦合至第二电流镜电路，以使得第一和第二电流镜电路提供用于延迟电路或某种其他类型的电路的晶体管的体偏置端子的偏置信号Vbp和Vbn。
本公开的进一步的方面提供了一种装置，其包括：第一电流镜电路，用于基于第一电流信号来生成第一偏置信号；电耦合至第一电流镜电路的电压跟随器电路，用于基于第一偏置信号来生成第一电压；以及电耦合至电压跟随器电路的第二电流镜电路，用于基于第一电压来生成第二偏置信号。
本公开的更进一步的方面提供了一种用于基于第一电流信号来生成第一前馈偏置信号；基于第一前馈偏置信号来生成第一电压；以及基于第一电压来生成第二前馈偏置信号的方法。
本公开的附加方面提供了一种装备，其包括：用于基于第一电流信号来生成第一前馈偏置信号的装置；用于基于第一前馈偏置信号来生成第一电压的装置；以及用于基于第一电压来生成第二前馈偏置信号的装置。
以下是与以上装置和方法有关的本公开的其它方面的示例。在一些方面，该装置进一步包括：第一晶体管，其包括：电耦合至第一电流镜电路以接收第一偏置信号的第一体偏置端子；以及电耦合至第一晶体管并包括电耦合至第二电流镜电路以接收第二偏置信号的第二体偏置端子的第二晶体管。在一些方面，第一晶体管是p沟道晶体管并包括第一漏极端子；而第二晶体管是n沟道晶体管并包括电耦合至第一漏极端子的第二漏极端子。
在一些方面，第一和第二电流镜电路被配置成响应于该装置处的温度变动或该装置处的电压变动中的至少一者来调整第一和第二偏置信号。在一些方面，第一和第二电流镜电路被配置成针对不同工艺角生成处于不同电平的第一和第二偏置信号。在一些方面，第一电流镜电路具有至少2:1的传递比；而第二电流镜电路具有至少3:1的传递比。在一些方面，该装置进一步包括电耦合至第一电流镜电路以向第一电流镜电路提供电源电压的低压差稳压器。在一些方面，该装置进一步包括采用第一晶体管和第二晶体管的延迟电路。
在一些方面，电压跟随器电路包括第一晶体管以提供第一电压。在一些方面，第一电流镜电路包括：第二晶体管，用于向第一晶体管提供第一电流信号；以及电耦合至第二晶体管以向第一晶体管提供第一偏置信号的第三晶体管。在一些方面，第二电流镜电路包括：第四晶体管，用于接收来自第一晶体管的第一电压；以及电耦合至第四晶体管以提供第二偏置信号的第五晶体管。
本公开的进一步的方面提供一种装置，其包括：前馈偏置信号生成器，用于生成多个偏置信号；以及包括多个晶体管的电路，每个晶体管包括电耦合至该前馈偏置信号生成器以接收这些偏置信号中的相应一个偏置信号的体偏置端子。
本公开的更进一步的方面提供一种用于生成多个前馈偏置信号；以及基于这些前馈偏置信号来调整多个晶体管的多个体偏置的方法。
本公开的附加方面提供一种装备，其包括：用于生成多个前馈偏置信号的装置；以及用于基于这些前馈偏置信号来调整多个晶体管的多个体偏置的装置。
以下是与以上装备和方法有关的本公开的其它方面的示例。在一些方面，这些偏置信号包括第一偏置信号和第二偏置信号；这些晶体管包括第一晶体管和第二晶体管；第一晶体管是p沟道晶体管且包括第一体偏置端子以接收第一偏置信号；而第二晶体管是n沟道晶体管且包括第二体偏置端子以接收第二偏置信号。在一些方面，该电路是被配置成基于偏置信号来延迟输入信号的的延迟电路。在一些方面，前馈偏置信号生成器包括电流镜电路系统以生成偏置信号。在一些方面，该前馈偏置信号生成器包括：第一电流镜电路，用于生成这些偏置信号中的第一偏置信号；和第二电流镜电路，用于生成这些偏置信号中的第二偏置信号。在一些方面，该前馈偏置信号生成器进一步包括电压跟随器电路，用于将第一电流镜电路电耦合至第二电流镜电路。在一些方面，该装置是收发机。
本公开的进一步的方面提供一种装置，其包括：第一对栅极耦合晶体管，用于基于第一电流信号来生成第一偏置信号；电耦合至第一对栅极耦合晶体管以基于第一偏置信号来生成第一电压的第一晶体管；以及电耦合至第一晶体管的第二对栅极耦合晶体管，用基于第一电压来生成第二偏置信号。
以下是与以上装置有关的本公开的其它方面的示例。在一些方面，第一对栅极耦合晶体管包括：第二晶体管，其包括第一漏极端子以提供第一电流信号；以及第三晶体管，其包括第二漏极端子以提供第一偏置信号。在一些方面，第二对栅极耦合晶体管包括第四晶体管，其包括电耦合至第一晶体管以接收第一电压的第一栅极端子；第二对栅极耦合晶体管包括第五晶体管，其包括电耦合至第一栅极端子的第二栅极端子；且第五晶体管包括第三漏极端子以提供第二偏置信号。
在一些方面，第一晶体管包括：电耦合至第一对栅极耦合晶体管以接收第一电流信号的第一漏极端子；电耦合至第一对栅极耦合晶体管以接收第一偏置信号的第一栅极端子；以及电耦合至第二对栅极耦合晶体管以提供第一电压信号的第一源极端子。
在一些方面，第一对栅极耦合晶体管包括第二晶体管和第三晶体管；第二晶体管包括第二栅极端子、第二源极端子和第二漏极端子；而第三晶体管包括第三栅极端子、第三源极端子和第三漏极端子；第二源极端子和第三源极端子被电耦合至电源电压源；第二栅极端子被电耦合至第三栅极端子和第二漏极端子；第二漏极端子被电耦合至第一漏极端子以向第一晶体管提供第一电流信号；以及第三漏极端子被电耦合至第一栅极端子以向第一晶体管提供第一偏置信号。
在一些方面，第二对栅极耦合晶体管包括第二晶体管和第三晶体管；第二晶体管包括第二栅极端子、第二源极端子和第二漏极端子；而第三晶体管包括第三栅极端子、第三源极端子和第三漏极端子；第二源极端子和第三源极端子被电耦合；第二栅极端子被电耦合至第三栅极端子和第二漏极端子；第一源极端子被电耦合至第二漏极端子以向第二晶体管提供第一电压；以及第三漏极端子被电耦合至第四晶体管以提供第二偏置信号。
本公开的这些和其他方面将在阅览以下详细描述后将得到更全面的理解。在结合附图研读了下文对本公开的具体实现的描述之后，本公开的其他方面、特征和实现对于本领域普通技术人员将是明显的。尽管本公开的特征在以下可能是针对某些实现和附图来讨论的，但本公开的所有实现可包括本文所讨论的有利特征中的一个或多个。换言之，尽管可能讨论了一个或多个实现具有某些有利特征，但也可以根据本文讨论的本公开的各种实现使用此类特征中的一个或多个特征。以类似方式，尽管示例性实现在下文可能是作为设备、系统或方法实现进行讨论的，但是应该理解，此类实现可以在各种设备、系统、和方法中实现。
附图简述
图1是解说常规延迟电路的示例的电路图。
图2是解说常规延迟电路的另一示例的电路图。
图3是解说根据本公开的一些方面的前馈偏置补偿电路的示例的框图。
图4是解说根据本公开的一些方面的前馈偏置补偿电路的示例的电路图。
图5是解说根据本公开的一些方面的前馈偏置信号生成器的示例的电路图。
图6是解说根据本公开的一些方面的包括低压差稳压器的前馈偏置信号生成器的示例的电路图。
图7是解说根据本公开的一些方面的前馈偏置信号生成器的示例中的功能块的电路图。
图8是解说根据本公开的一些方面的前馈偏置信号生成器的示例中的电流比的电路图。
图9是解说根据本公开的一些方面的包括n级延迟电路的前馈补偿电路的示例的电路图。
图10是解说了根据本公开的一些方面的采用延迟块的通信设备的示例的框图。
图11是解说根据本公开的一些方面的前馈偏置补偿电路的示例的样本组件的框图。
图12是解说根据本公开的一些方面的偏置信号生成方法的示例的流程图。
图13是解说根据本公开的一些方面的前馈偏置补偿方法的示例的流程图。
图14是解说根据本公开的一些方面的前馈偏置补偿电路的另一示例的样本组件的框图。
图15是解说根据本公开的一些方面的前馈偏置补偿方法的示例的流程图。
图16是解说根据本公开的一些方面的前馈偏置补偿方法的示例的附加方面的流程图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。
图3以简化的方式解说了采用前馈偏置补偿以补偿电子电路302中PVT变动的电路300。前馈偏置信号生成器304生成控制电子电路302的诸晶体管310的体偏置端子308的偏置信号306。
在电路300由于制造工艺或由于操作条件而经受PVT变动的情况下，在操作期间，前馈偏置信号生成器304以减轻PVT变动对晶体管310的操作的影响的方式来生成偏置信号306。例如，晶体管310将对输入信号312施加延迟，藉此相应的输出信号314将相对于输入信号312在时间上被延迟。如果在制造期间，诸晶体管310的不同物理实现经受不同的工艺变动(例如，不同的半导体掺杂浓度)，则诸晶体管310的不同物理实现可具有不同的延迟特性。类似地，如果诸晶体管310的给定物理实现在一段时间上经受不同的温度和/或不同的电源电压，则诸晶体管310在该时间段上可具有不同的延迟特性。
电子电路302和前馈偏置信号生成器304被一起制造(例如，在相同的集成电路管芯上)，并经受相同的温度和电压操作条件。相应地，前馈偏置信号生成器304经受与晶体管310所经受的相同的PVT变动。在有通常将引起由晶体管310所施予的延迟上的增加的PVT变动的情况下，前馈偏置信号生成器304以减少该延迟的方式来生成偏置信号306。相反地，在有通常将引起由晶体管310所施予的延迟上的减小的PVT变动的情况下，前馈偏置信号生成器304以增加该延迟的方式来生成偏置信号306。因此，通过使用前馈偏置信号306来保持由晶体管310施予的延迟相对恒定。
有利地，电路300不采用反馈环路来进行PVT补偿。相应地，电路300是经PVT补偿的，但是并不遭受与反馈环路相关联的相对较慢的导通和关断时间以及相对高的功耗。此外，如下述更详细地讨论的，在操作期间，前馈偏置信号生成器304能以消耗非常低的功率的方式来被实现。因此，前馈偏置信号生成器304可简单地保持被通电，即使它被用于偏置被上电或下电的电路。此外，前馈偏置信号生成器304生成处于真数字逻辑电平的信号。相应地，与一些常规的PCT补偿电路不同的是，该前馈偏置信号生成器304可被用在数字逻辑实现中。此外，前馈偏置信号生成器304不使用校准来确保生成恰适的偏置信号。相应地，前馈偏置信号生成器304可准确地跟踪PVT上的变动，而没有与常规设计相关联的等待时间、功耗、以及信令问题。
图4在电路级解说了采用前馈偏置补偿来补偿电子电路402中的PVT上的变动的电路400的示例。电子电路402是图3的电子电路302的示例。类似地，前馈偏置信号生成器404是图3的前馈偏置信号生成器304的示例。
在图4的示例中，前馈偏置信号生成器404生成第一偏置信号Vbp和第二偏置信号Vbn。值得注意的是，前馈偏置信号生成器404在不使用到电子电路402的反馈环路的情况下，生成第一和第二偏置信号Vbp和Vbn。
在这一经简化的示例中，电子电路402包括第一晶体管M8和第二晶体管M9。第一和第二晶体管M8和M9形成延迟输入信号IN以提供经延迟输出信号OUT的延迟单元。如下文所讨论的，电路(诸如电子电路402)在其他实现中可包括附加晶体管(例如，以提供附加延迟单元)。
第一和第二偏置信号Vbp和Vbn控制第一和第二晶体管M8和M9所施予输入信号IN的延迟。为这一目的，第一偏置信号Vbp被耦合至第一晶体管M8的第一体偏置端子406，而第二偏置信号Vbn被耦合至第二晶体管M9的第二体偏置端子408。
因为第一晶体管M8是p沟道(PMOS)设备，所以第一偏置信号Vbp的值的增大(例如，更接近于正电源电压Vdd的值)使第一晶体管M8施予输入信号IN的延迟增大。例如，在存在较高体偏置电压的情况下，在第一晶体管M8的栅极处需要较大的阈值电压Vth以导通第一晶体管M8。因此，与偏置体电压是否较低的情形相比，如果有较高的偏置体电压，则第一晶体管M8将不会如此快地导通。
相反地，第一偏置信号Vbp的值的减小(例如，更接近于负电源电压或接地Vss的值)使第一晶体管M8施予输入信号IN的延迟减小。例如，在存在较低体偏置电压的情况下，在第一晶体管M8的栅极处需要较小的阈值电压Vth以导通第一晶体管M8。因此，与偏置体电压是否较高的情形相比，如果有较低的偏置体电压，则第一晶体管M8将更快地导通。
因为第二晶体管M9是n沟道(NMOS)设备，所以第二偏置信号Vbp的值的增大(例如，更接近于正电源电压Vdd的值)使第二晶体管M9施予输入信号IN的延迟减小。例如，在存在较高体偏置电压的情况下，在第二晶体管M9的栅极处可以需要较小的阈值电压Vth以导通第二晶体管M9。因此，与偏置体电压是否较低的情形相比，如果有较高的偏置体电压，则第二晶体管M9将更快地导通。
相反地，第二偏置信号Vbn的值的减小(例如，更接近于负电源电压或接地Vss的值)使第二晶体管M9施予输入信号IN的延迟增大。例如，在存在较低体偏置电压的情况下，在第二晶体管M9的栅极处需要更大的阈值电压Vth以导通第二晶体管M9。因此，与偏置体电压是否较高的情形相比，如果有较低的偏置体电压，则第二晶体管M9将不会如此快地导通。
表1解说了在五个标准角条件下由前馈偏置信号生成器404生成的偏置信号值的示例。这些角涉及典型(T)迁移(对于电子或电子空穴)、快(F)迁移和慢(S)迁移。通常，不同的迁移是由于导致不同管芯有不同掺杂浓度的工艺变动所致。对CMOS电路而言，对于p沟道器件(PMOS)和n沟道器件(NMOS)两者来考虑这些角。在五个标准角条件TT、SS、FF、SF和FS中，第一个字母对应于n沟道器件而第二个字母对应于p沟道设备。因此，SF对应于n沟道器件的慢迁移和p沟道器件的快迁移，而FS对应于n沟道器件的快迁移和p沟道器件的慢迁移。
表1
如表1所指示的，对于典型角TT而言，在这一示例中第一偏置信号Vbp被设为0.7V而第二偏置信号Vbn被设为0.5V。对SS角而言，第一偏置信号Vbp从典型情形被降低至0.3V而第二偏置信号Vbn从典型情况被提升至0.7V，以减少第一和第二晶体管M8和M9(图4的示例中的延迟单元)两者的延迟。对于FF角而言，第一偏置信号Vbp从典型情形被提升至1.5V而第二偏置信号Vbn从典型情形被降低至0.1V，以增大第一和第二晶体管M8和M9两者的延迟。对于SF角而言，第一偏置信号Vbp从典型情形被降低至0.6V而第二偏置信号Vbn从典型情形被降低至0.4V，以增大第一晶体管M8的延迟并减小第二晶体管M9的延迟。对于FS角而言，第一偏置信号Vbp被保持在与典型情形相同的0.7V而第二偏置信号Vbn从典型情况被降低至0.3V，以减小第一晶体管M8的延迟并增大第二晶体管M9的延迟。
表1还解说了根据本文的教导针对不具有PVT跟踪的常规延迟单元和使用PVT跟踪的延迟单元的模拟延迟。此处，可以看出，常规延迟单元相对于TT具有在30％数量级的延迟变动。与之形成对比的是，具有PVT跟踪的延迟单元相对于TT具有在3％数量级的延迟变动。
将结合图5来描述前馈偏置信号生成器404的操作。前馈偏置信号生成器404包括第一晶体管M14、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7。第二和第七晶体管M2和M7被配置为电阻器。第五晶体管M5的漏极处的电压Vp由缓冲器502缓冲以提供第一偏置信号Vbp。第六晶体管M6的漏极处的电压Vn由缓冲器504缓冲以提供第一偏置信号Vbp。
如上文所讨论的，前馈偏置信号生成器404以对五个MOSFET角TT、SS、FF、SF和FS敏感的方式来生成第一和第二偏置信号Vbp和Vbn。
例如，与典型角(TT)相比，在慢角(SS)处，所有晶体管M1-M7的阈值电压(Vth)较高而所有晶体管M1-M7的跨导(gm)较低。因此，在这种情形中，偏置核心中的电流I1非常小(例如，小于100nA)。因为第三晶体管M3将处在电压Vd2处的低电压电平耦合至电压Vd1，所以在这种条件下，第三晶体管还迫使核心电流I1为低。因此，与典型角相比，较低的第一偏置信号Vbp是由于低电流I2穿过第二晶体管M2的电阻而被生成。Vp处的低电压电平经由第三晶体管M3被耦合至Vd1。因此，在第六晶体管M6的栅极处给定了低Vd1的情况下，电流I4将也为低。因此，与典型角相比，较高的第二偏置信号Vbn是由于低电流I4穿过第七晶体管M7的电阻而在慢角处被生成。
与典型角(TT)相比，在快角(FF)处，所有晶体管M1-M7的阈值电压(Vth)较低而所有晶体管M1-M7的跨导(gm)较高。因此，在这种情形中，由于相对较高的电压被应用于第一晶体管M1的相对较小的电阻，故而偏置核心电流I1较高(例如，在5uA-15uA的数量级)。因此，与典型角相比，由于较高电流I2穿过第二晶体管M2的电阻，故而生成较高的第一偏置信号Vbp。Vp处的高电压电平经由第三晶体管M3被耦合至Vd1。因此，在第六晶体管M6的栅极处给定了高电平的电压Vd1的情况下，电流I4将也为较高。因此，与典型角相比，由于高电流I4穿过第七晶体管M7的电阻，故而在快角处生成较低的第二偏置信号Vbn。
现在参照图6，在一些实现中，前馈偏置信号生成器600包括低压差(LDO)稳压器602。例如，在一些情境中，电源电压Vdd(图5)可变动大于15％。由于偏置核心(例如，包括第一到第五晶体管M1-M5)对电源电压上的变动敏感，因此LDO稳压器602被用于减少偏置核心的电源变动。
LDO稳压器602由偏置信号Vbias 604控制。例如，偏置信号Vbias 604可由相对精确的电压源来设置。LDO稳压器602基于偏置信号Vbias 604的电平来在某一电平生成经稳压的正电源电压Vdd_LDO。LDO稳压器602具有相对较高的输入阻抗和相对较低的输出阻抗。以此方式，不管在不同的角条件下该前馈偏置信号生成器600的电流汲取(例如，电流I1和I2)上的变动如何，LDO稳压器602可在相对恒定的电压电平提供电源电压Vdd_LDO。在一些实现中，LDO稳压器602采用运算放大器(OP amp)以供提供电源电压Vdd_LDO。
图7解说了根据本文的教导构造的前馈偏置信号生成器700的若干功能块。如第一虚线框702所指示的，第三晶体管M3用作电压跟随器。亦即，第三晶体管M3确保电压Vd1紧随电压Vp。因此，第三晶体管M3帮助维持第一和第二偏置信号Vbp和Vbn。
如第二虚线框704所指示的，第四和第五晶体管M4和M5处于电流镜配置。因此，穿过第五晶体管M5的电流I2基于穿过第四晶体管M4的电流I1。即，电流I2的幅值取决于电流I1的幅值和框704的电流镜的传递比(电流增益)。在一些实现中，框704的电流镜的传递比大于2(例如，3)以确保在快角条件期间电压Vp足够高。
如第三虚线框706所指示的，第一和第六晶体管M1和M6处于电流镜配置。通过第六晶体管M6的电流I4基于通过过第一晶体管M1的电流I3。因此，电流I4的幅值取决于电流I3的幅值以及框706的电流镜的传递比。在一些实现中，框706的电流镜的传递比大于3(例如，4)以确保在慢角条件期间电压Vn足够高。
图8解说了前馈偏置信号生成器800中的晶体管尺寸制定的示例。前馈偏置信号生成器800的晶体管的尺寸被制定成为这些电流镜提供期望的传递比以及为第二和第七晶体管M2和M7提供期望的电阻值。根据沟道宽度比沟道长度来制定晶体管的尺寸。因此，尺寸100n/100n(即，100纳米比100纳米)指示该沟道的长度和宽度相等。一般而言，对于给定的漏极到源极电压(Vds)，较宽的晶体管(即，具有较大的相对宽度的晶体管)传导导更多的电流。
如图8中所指示的，第五晶体管M5是第四晶体管M4的3倍宽。因此，由第四和第五晶体管M4和M5形成的电流镜具有3:1的传递比。因此，电流I2将大约是电流I1的三倍大。
第六晶体管M6是第一晶体管M1的四倍宽。因此，由第一和第六晶体管M1和M6形成的电流镜具有4:1的传递比。因此，电流I4将是电流I3的四倍大。
第二晶体管M2具有非常窄的沟道(宽度＝1/10长度)。因此，第二晶体管M2具有非常的电阻(例如，大于100kΩ)。与之形成对比的是，第七晶体管M7具有较宽的沟道(宽度＝30/8倍长度)。因此，第七晶体管M7具有比第二晶体管M2低得多的电阻。
如上文所提及的，一些类型的延迟电路包括多个延迟单元。图9解说了包括n级延迟电路902的前馈补偿电路900。例如，延迟电路902可通过选择性地使用一个或多个延迟单元来提供可编程延迟。此处，延迟单元包括PMOS和NMOS晶体管对。因此，延迟电路902包括第一延迟单元904A直到第n延迟单元904N。
如图9中所指示的，偏置信号驱动所有延迟单元晶体管的体偏置端子。具体地，第一偏置信号Vbp驱动每个PMOS晶体管的体偏置端子，而第二偏置信号Vbn驱动每个NMOS晶体管的体偏置端子。相应地，延迟电路的所有延迟单元得到针对PVT上的变动的补偿。
可在各种电子电路和应用中采用本文所教导的前馈偏置补偿。图10解说了通信设备1002纳入包括这种前馈偏置补偿的延迟块1004的示例。通信设备1002包括经由信令总线1012耦合的处理器1006、存储器1008和收发机1010。收发机1010经由至少一个天线1016传送和接收射频(RF)信号。例如，在一些实现中，收发机1010是用于高速移动数据通信的n相收发机。相应地，由收发机1010处理的信号可遭受来自RF信道和/或来自收发机1010的前端模拟电路系统的大偏斜。
通过将如本文所教导的前馈偏置补偿纳入到延迟块1004中，即使面对PVT变动，也可施予这些信号非常精确的延迟(例如，以捕获定时)。因此，在温度或电源电压随时间改变的情况下，延迟块1004可对输入至延迟块1004的信号施予恒定的延迟。
再者，值得注意的是，工艺变动表现为在不同的延迟块(例如，在不同的集成电路)中有不同延迟。本文中的教导使得单个电路设计能够被用于针对工艺变动的自动补偿，以使得即使因为制造工艺中的变动导致这些电路可能在不同的角(或非角)条件操作，不同的延迟块仍将提供相当的延迟。
现在转到图11，示出了解说根据本公开的至少一个示例的装置1100的组件选集的框图。装置1100包括稳压器1102，其被配置成向第一电流镜电路1106提供电源电压1104。在一些实施例中，稳压器1102采用图6的LDO稳压器602的形式。
第一电流镜电路1106提供第一电流信号1108和第一偏置信号1110。在一些实现中，第一电流镜电路1106采用由图7的框704代表的电流镜的形式。
电压跟随器电路1112基于第一偏置信号1110并在一些方面基于第一电流信号1108来生成第一电压1114。在一些实现中，电压跟随器电路1112采用由图7的框702代表的电压跟随器的形式。
第二电流镜电路1116基于第一电压1114来生成第二偏置信号1118。在一些实现中，第二电流镜电路1116采用由图7的框706代表的电流镜的形式。
延迟电路1120包括第一体偏置电路1122(例如，晶体管)和第二体偏置电路1124(例如，晶体管)。第一体偏置电路1122处的偏置由第一偏置信号1110来控制。第二体偏置电路1124处的偏置由第二偏置信号1118来控制。在一些实现中，延迟电路1120采用图9的延迟电路902的形式。在一些实现中，第一和第二体偏置电路1122和1124采用图9的延迟单元904A-904N的形式。
图12解说了根据本公开的一些方面的用于生成偏置信号的过程1200。过程1200可发生在偏置信号生成器304(图3)内，偏置信号生成器304可位于收发机或某种其他合适的装置中。当然，在本公开的范围内的各个方面中，过程1200可由能够支持偏置操作的任何合适的装置来实现。
在框1202，基于第一电流信号来生成第一前馈偏置信号。例如，参照图5，可至少部分地基于电流I1来生成信号Vp。
在框1204，基于第一前馈偏置信号来生成第一电压。例如，参照图5，可至少部分地基于信号Vp来生成信号Vd1。
在框1206，基于第一电压来生成第二前馈偏置信号。例如，参照图5，可至少部分地基于电压Vd1来生成信号Vn。
图13解说了根据本公开的一些方面的用于基于在图12处生成的偏置信号来延迟信号的过程1300。过程1300可发生在补偿电路300(图3)内，该补偿电路300可位于收发机或某种其他合适的装置中。当然，在本公开的范围内的各个方面，过程1300可由能够支持偏置操作的任何合适的装置来实现。
在框1302，提供低压差经稳压电源电压。例如，参照图6，LDO稳压器602可生成Vdd-LDO。
在框1304，生成第一和第二前馈偏置信号。框1304的操作相当于图12的操作。
在框1306，基于第一和第二前馈偏置信号来调整第一和第二体偏置。例如，参照图4，第一和第二偏置信号Vbp和Vbn可分别控制在第一和第二体偏置端子406和408处的偏置。
在框1308，基于第一和第二前馈信号来延迟信号。例如，参照图4，由电路402施予输入信号IN以生成输出信号OUT的延迟量可取决于在第一和第二体偏置端子406和408处的基于第一和第二偏置信号Vbp和Vbn的偏置。
现在转向图14，示出了解说根据本公开的至少一个示例的装置1400的组件选集的框图。装置1400包括生成多个偏置信号1404的前馈偏置信号生成器1402。在一些实现中，前馈偏置信号生成器1402采用图6的前馈偏置信号生成器600的形式。装置1400还包括具有晶体管体偏置调整组件1408(例如，晶体管)的延迟电路1406。在一些实现中，延迟电路1406采用图9的延迟电路902的形式。在一些实现中，晶体管体偏置调整组件1408采用为图9的延迟单元904A-904N的形式。
图15解说了根据本公开的一些方面的用于偏置补偿的过程1500。过程1500可发生在补偿电路300(图3)内，该补偿电路300可位于收发机或某种其他合适的装置中。当然，在本公开的范围内的各个方面中，过程1500可由能够支持偏置操作的任何合适的装置来实现。
在框1502，生成前馈偏置信号。例如，框1502的操作可对应于图12的操作。
在一些方面，前馈偏置信号的生成包括响应于温度变动或电压变动中的至少一者而调整前馈偏置信号。例如，温度改变可减少通过延迟电路的延迟(例如，由于载流子迁移率的增加)。相应地，响应于温度的改变(例如，响应于载流子迁移率的增加)，前馈偏置信号生成器可自动调整第一和第二偏置信号Vbp和Vbn的值(例如，在以上所讨论的方向上)以增大通过延迟电路的延迟并且藉此保持恒定延迟。作为另一示例，电源电压的改变可减少通过延迟电路的延迟(例如，由于载流子迁移率的增加)。因此，响应于电源电压的改变(例如，响应于载流子迁移率的增加)，前馈偏置信号生成器可自动调整第一和第二偏置信号Vbp和Vbn的值(例如，在以上所讨论的方向上)以增大通过延迟电路的延迟并且由此保持恒定延迟。
在框1504，基于这些前馈偏置信号来调整多个晶体管的体偏置。例如，参照图4，第一和第二偏置信号Vbp和Vbn可分别控制在第一和第二体偏置端子406和408处的偏置。
图16解说了根据本公开的一些方面的用于延迟信号的过程1600。过程1600可发生在补偿电路300(图3)内，该补偿电路300可位于收发机或某种其他合适的装置中。当然，在本公开的范围内的各个方面中，过程1600可由能够支持偏置操作的任何合适的装置来实现。
在框1602，基于第一经镜像电流来生成第一前馈偏置信号。例如，参照图5，可至少部分地基于关于电流I1镜像的电流I2来生成信号Vp。
在框1604，基于第一经镜像电流来生成第一电压。例如，参照图5，可至少部分地基于信号Vp来生成信号Vd1，信号Vp至少部分地基于电流I2。
在框1606，基于第一电压和第二经镜像电流来生成第二前馈偏置信号。例如，参照图5，可至少部分地基于电压Vd1以及基于关于电流I3镜像的电流I4来生成信号Vn。
在框1608，基于第一和第二前馈偏置信号来调整多个晶体管的体偏置。例如，参照图4，第一和第二偏置信号Vbp和Vbn可分别控制在第一和第二体偏置端子406和408处的偏置。
在框1610，基于经调整的体偏置来延迟输入信号。例如，参照图4，由电路402施予输入信号IN以生成输出信号OUT的延迟量可取决于在第一和第二体偏置端子406和408处的基于第一和第二偏置信号Vbp和Vbn的偏置。
附图中解说的组件、步骤、特征和/或功能之中的一个或多个可以被重新编排和/或组合成单个组件、步骤、特征或功能，或可以实施在数个组件、步骤或功能中。还可添加附加的元件、组件、步骤、和/或功能而不会脱离本文中所公开的新颖特征。各附图中所解说的装置、设备和/或组件可以被配置成执行本文所描述的一个或多个方法、特征、或步骤。本文中描述的新颖算法还可以高效地实现在软件中和/或嵌入到硬件中。
应该理解，所公开的方法中各步骤的具体次序或阶层是示例性过程的解说。基于设计偏好，应该理解，可以重新编排这些方法中各步骤的具体次序或阶层。所附方法权利要求以样本次序呈现各种步骤的要素，且并不意味着被限定于所呈现的具体次序或阶层，除非在本文中有特别叙述。附加的元件、组件、步骤、和/或功能也可被添加或不被利用，而不会脱离本公开。
尽管本公开的特征可能已经针对某些实现和附图作了讨论，但本公开的所有实现可包括本文所讨论的有利特征中的一个或多个。换言之，尽管可能讨论了一个或多个实现具有某些有利特征，但也可以根据本文中讨论的各种实现中的任一实现来使用此类特征中的一个或多个。以类似方式，尽管示例实现在本文中可能是作为设备、系统或方法实现来进行讨论的，但是应该理解，此类示例实现可以在各种设备、系统、和方法中实现。
另外，注意到至少一些实现是作为被描绘为流图、流程图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可被重新安排。过程在其操作完成时终止。在一些方面，过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。本文中描述的各种方法中的一种或多种方法可部分地或全部地由可存储在机器可读、计算机可读和/或处理器可读存储介质中并由一个或多个处理器、机器和/或设备执行的编程(例如，指令和/或数据)来实现。
本领域技术人员将可进一步领会，结合本文中公开的实现描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为硬件、软件、固件、中间件、微代码、或其任何组合。为了清楚地解说这种可互换性，以上已经以其功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。
在本公开内，措辞“示例性”用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地接触对象B，且对象B接触对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。例如，第一管芯可以在封装中耦合至第二管芯，即便第一管芯从不直接与第二管芯物理接触。术语“电路”和“电路系统”被宽泛地使用且意在包括电子器件和导体的硬件实现以及信息和指令的软件实现两者，这些电子器件和导体在被连接和配置时使得能执行本公开中描述的功能而在电子电路的类型上没有限制，这些信息和指令在由处理器执行时使得能执行本公开中描述的功能。
如本文所使用的，术语“确定”涵盖各种各样的动作。例如，“确定”可包括演算、计算、处理、推导、研究、查找(例如，在表、数据库或其他数据结构中查找)、查明、及类似动作。而且，“确定”可包括接收(例如接收信息)、访问(例如访问存储器中的数据)、及类似动作。同样，“确定”还可包括解析、选择、选取、建立、及类似动作。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的各方面，而是应被授予与权利要求的语言相一致的全部范围，其中对要素的单数形式的引述并非旨在表示“有且仅有一个”——除非特别如此声明，而是旨在表示“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。引述一列项目中的“至少一个”的短语是指这些项目的任何组合，包括单个成员。作为示例，“a,b或c中的至少一个”旨在包括：a；b；c；a和b；a和c；b和c；以及a、b和c。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。权利要求的任何要素都不应当在35U.S.C.§112第六款的规定下来解释，除非该要素是使用措辞“用于......的装置”来明确叙述的或者在方法权利要求情形中该要素是使用措辞“用于……的步骤”来叙述的。
相应地，与本文中所描述的和附图中所示的示例相关联的各种特征可实现在不同示例和实现中而不会脱离本公开的范围。因此，尽管某些具体构造和安排已被描述并在附图中示出，但此类实现仅是解说性的并且不限制本公开的范围，因为对所描述的实现的各种其他添加和修改、以及删除对于本领域普通技术人员而言将是明显的。因此，本公开的范围仅由所附权利要求的字面语言及其法律等效来确定。

Claims (30)

1.一种采用偏置信令的装置，包括：
第一电流镜电路，用于基于第一电流信号来生成第一偏置信号；
电压跟随器电路，所述电压跟随器电路被电耦合至所述第一电流镜电路以基于所述第一偏置信号来生成第一电压；以及
第二电流镜电路，所述第二电流镜电路被电耦合至所述电压跟随器电路以基于所述第一电压来生成第二偏置信号。
2.如权利要求1所述的装置，其特征在于，进一步包括：
第一晶体管，所述第一晶体管包括被电耦合至所述第一电流镜电路以接收所述第一偏置信号的第一体偏置端子；以及
第二晶体管，所述第二晶体管被电耦合至所述第一晶体管且包括被电耦合至所述第二电流镜电路以接收所述第二偏置信号的第二体偏置端子。
3.如权利要求2所述的装置，其特征在于：
所述第一晶体管是p沟道晶体管且包括第一漏极端子；以及
所述第二晶体管是n沟道晶体管且包括电耦合至所述第一漏极端子的第二漏极端子。
4.如权利要求2所述的装置，其特征在于，进一步包括实施所述第一晶体管和所述第二晶体管的延迟电路。
5.如权利要求1所述的装置，其特征在于，所述第一和第二电流镜电路被配置成响应于所述装置处的温度变动或所述装置处的电压变动中的至少一者而调整所述第一和第二偏置信号。
6.如权利要求1所述的装置，其特征在于，所述第一和第二电流镜电路被配置成针对不同的工艺角生成处于不同电平的所述第一和第二偏置信号。
7.如权利要求1所述的装置，其特征在于：
所述第一电流镜电路具有至少2:1的传递比；以及
所述第二电流镜电路具有至少3:1的传递比。
8.如权利要求1所述的装置，其特征在于，进一步包括被电耦合至所述第一电流镜电路以向所述第一电流镜电路提供电源电压的低压差稳压器。
9.如权利要求1所述的装置，其特征在于，所述电压跟随器电路包括第一晶体管以提供所述第一电压。
10.如权利要求9所述的装置，其特征在于，所述第一电流镜电路包括：
第二晶体管，用于向所述第一晶体管提供所述第一电流信号；以及
第三晶体管，所述第三晶体管被电耦合至所述第二晶体管以向所述第一晶体管提供所述第一偏置信号。
11.如权利要求10所述的装置，其特征在于，所述第二电流镜电路包括：
第四晶体管，用于接收来自所述第一晶体管的所述第一电压；以及
第五晶体管，所述第五晶体管被电耦合至所述第四晶体管以提供所述第二偏置信号。
12.一种采用偏置信令的装置，包括：
前馈偏置信号生成器，用于生成多个偏置信号；以及
包括多个晶体管的电路，所述晶体管中的每一者包括电耦合至所述前馈偏置信号生成器以接收所述偏置信号中的相应一者的体偏置端子。
13.如权利要求12所述的装置，其特征在于：
所述偏置信号包括第一偏置信号和第二偏置信号；
所述晶体管包括第一晶体管和第二晶体管；
所述第一晶体管是p沟道晶体管且包括第一体偏置端子以接收所述第一偏置信号；以及
所述第二晶体管是n沟道晶体管且包括第二体偏置端子以接收所述第二偏置信号。
14.如权利要求12所述的装置，其特征在于，所述电路是被配置成基于所述偏置信号来延迟输入信号的延迟电路。
15.如权利要求12所述的装置，其特征在于，所述前馈偏置信号生成器包括电流镜电路系统以生成所述偏置信号。
16.如权利要求12所述的装置，其特征在于，所述前馈偏置信号生成器包括：
第一电流镜电路，用于生成所述偏置信号中的第一偏置信号；以及
第二电流镜电路，用于生成所述偏置信号中的第二偏置信号。
17.如权利要求16所述的装置，其特征在于，所述前馈偏置信号生成器进一步包括电压跟随器电路，用于将所述第一电流镜电路电耦合至所述第二电流镜电路。
18.如权利要求12所述的装置，其特征在于，所述装置是收发机。
19.一种采用偏置信令的方法，包括：
生成多个前馈偏置信号；以及
基于所述前馈偏置信号来调整多个晶体管的多个体偏置。
20.如权利要求19所述的方法，其特征在于，所述前馈偏置信号的生成包括响应于温度变动或电压变动中的至少一者而调整所述前馈偏置信号。
21.如权利要求19所述的方法，其特征在于：
所述前馈偏置信号中的第一者基于第一经镜像电流来生成；以及
所述前馈偏置信号的第二者基于第二经镜像电流来生成。
22.如权利要求21所述的方法，其特征在于，进一步包括基于所述第一前馈偏置信号来生成第一电压，
其中所述第二前馈偏置信号是基于所述第一电压来生成的。
23.如权利要求21所述的方法，其特征在于：
所述晶体管中的第一晶体管是p沟道晶体管；
所述晶体管中的第二晶体管是n沟道晶体管；以及
提供给所述第一晶体管的第一体偏置端子的所述第一前馈偏置信号具有与提供给所述第二晶体管的第二体偏置端子的所述第二前馈偏置信号的第二信号电平不同的第一信号电平。
24.如权利要求19所述的方法，其特征在于，进一步包括延迟耦合至所述晶体管的输入信号以提供经延迟输出信号，
其中所述延迟基于经调整体偏置。
25.一种采用偏置信令的装置，包括：
第一对栅极耦合晶体管，用于基于第一电流信号来生成第一偏置信号；
第一晶体管，所述第一晶体管被电耦合至所述第一对栅极耦合晶体管以基于所述第一偏置信号来生成第一电压；以及
第二对栅极耦合晶体管，所述第二对栅极耦合晶体管被电耦合至所述第一晶体管以基于所述第一电压来生成第二偏置信号。
26.如权利要求25所述的装置，其特征在于，所述第一对栅极耦合晶体管包括：
第二晶体管，所述第二晶体管包括第一漏极端子以提供所述第一电流信号；以及
第三晶体管，所述第三晶体管包括第二漏极端子以提供所述第一偏置信号。
27.如权利要求26所述的装置，其特征在于：
所述第二对栅极耦合晶体管包括第四晶体管，所述第四晶体管包括电耦合至所述第一晶体管以接收所述第一电压的第一栅极端子；
所述第二对栅极耦合晶体管包括第五晶体管，所述第五晶体管包括电耦合至所述第一栅极端子的第二栅极端子；以及
所述第五晶体管包括第三漏极端子以提供所述第二偏置信号。
28.如权利要求25所述的装置，其特征在于，所述第一晶体管包括：
第一漏极端子，所述第一漏极端子被电耦合至所述第一对栅极耦合晶体管以接收所述第一电流信号；
第一栅极端子，所述第一栅极端子被电耦合至所述第一对栅极耦合晶体管以接收所述第一偏置信号；以及
第一源极端子，所述第一源极端子被电耦合至所述第二对栅极耦合晶体管以提供所述第一电压信号。
29.如权利要求28所述的装置，其特征在于：
所述第一对栅极耦合晶体管包括第二晶体管和第三晶体管；
所述第二晶体管包括第二栅极端子、第二源极端子和第二漏极端子；以及
所述第三晶体管包括第三栅极端子、第三源极端子和第三漏极端子；
所述第二源极端子和所述第三源极端子被电耦合至电源电压源；
所述第二栅极端子被电耦合至所述第三栅极端子和所述第二漏极端子；
所述第二漏极端子被电耦合至所述第一漏极端子以向所述第一晶体管提供所述第一电流信号；以及
所述第三漏极端子被电耦合至所述第一栅极端子以向所述第一晶体管提供所述第一偏置信号。
30.如权利要求28所述的装置，其特征在于：
所述第二对栅极耦合晶体管包括第二晶体管和第三晶体管；
所述第二晶体管包括第二栅极端子、第二源极端子和第二漏极端子；以及
所述第三晶体管包括第三栅极端子、第三源极端子和第三漏极端子；
所述第二源极端子和所述第三源极端子被电耦合；
所述第二栅极端子被电耦合至所述第三栅极端子和所述第二漏极端子；
所述第一源极端子被电耦合至所述第二漏极端子以向所述第二晶体管提供所述第一电压；以及
所述第三漏极端子被耦合至第四晶体管以提供所述第二偏置信号。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190041885A1 (en) * 2017-08-02 2019-02-07 Vidatronic Inc. Adaptive bulk-bias technique to improve supply noise rejection, load regulation and transient performance of voltage regulators
KR102407546B1 (ko) * 2017-12-04 2022-06-13 에스케이하이닉스 주식회사 스큐 검출 회로 및 이를 이용한 입력 회로
US10915132B1 (en) * 2019-10-14 2021-02-09 Himax Technologies Limited Sub-threshold region based low dropout regulator
US11681313B2 (en) 2020-11-25 2023-06-20 Changxin Memory Technologies, Inc. Voltage generating circuit, inverter, delay circuit, and logic gate circuit
EP4033664B1 (en) * 2020-11-25 2024-01-10 Changxin Memory Technologies, Inc. Potential generation circuit, inverter, delay circuit, and logic gate circuit
EP4033312B1 (en) * 2020-11-25 2024-08-21 Changxin Memory Technologies, Inc. Control circuit and delay circuit
EP4033661B1 (en) 2020-11-25 2024-01-24 Changxin Memory Technologies, Inc. Control circuit and delay circuit
CN114384961A (zh) * 2021-12-14 2022-04-22 深圳市航顺芯片技术研发有限公司 一种电流源

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4461991A (en) * 1983-02-28 1984-07-24 Motorola, Inc. Current source circuit having reduced error
EP0834981A2 (en) * 1996-10-01 1998-04-08 Information Storage Devices, Inc. MOS charge pump generation and regulation method and apparatus
US20010048319A1 (en) * 2000-05-30 2001-12-06 Masayuki Miyazaki Semiconductor integrated circuit device
US20020163377A1 (en) * 2001-03-28 2002-11-07 Bruneau David W. Forward body bias generation circuits based on diode clamps
US20020186072A1 (en) * 2001-05-24 2002-12-12 Mitsubishi Denki Kabushiki Kaisha Voltage controlled oscillation circuit
US20050116765A1 (en) * 2003-11-28 2005-06-02 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
US20080007243A1 (en) * 2006-07-07 2008-01-10 Akinori Matsumoto Reference voltage generation circuit
CN101697485A (zh) * 2005-07-27 2010-04-21 松下电器产业株式会社 半导体集成电路装置
CN102156506A (zh) * 2010-02-11 2011-08-17 半导体元件工业有限责任公司 产生参考电流或电压的电路与方法
CN102645950A (zh) * 2011-02-22 2012-08-22 安凯(广州)微电子技术有限公司 一种应用于低压差调整器的缓冲器
US20140015611A1 (en) * 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for feedback-based resistance calibration

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4645948A (en) * 1984-10-01 1987-02-24 At&T Bell Laboratories Field effect transistor current source
US6107868A (en) * 1998-08-11 2000-08-22 Analog Devices, Inc. Temperature, supply and process-insensitive CMOS reference structures
US6163290A (en) 1999-07-13 2000-12-19 Analog Devices, Inc. Linearizing structures and methods for unity-gain folding amplifiers
US6566903B1 (en) 1999-12-28 2003-05-20 Intel Corporation Method and apparatus for dynamically controlling the performance of buffers under different performance conditions
JP2002353809A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp クロック発生回路
US6507179B1 (en) * 2001-11-27 2003-01-14 Texas Instruments Incorporated Low voltage bandgap circuit with improved power supply ripple rejection
US6972624B1 (en) * 2003-08-08 2005-12-06 Linear Technology Corporation Low-voltage high dynamic range variable-gain amplifier
US7071769B1 (en) * 2004-02-27 2006-07-04 Marvell International Ltd. Frequency boosting circuit for high swing cascode
US7557625B1 (en) * 2006-11-30 2009-07-07 Marvell Israel (M.I.S.L.) Ltd. Phase locked loop charge pump reference current bootstrapping
CN101606319B (zh) * 2006-12-28 2012-06-20 日本电气株式会社 半导体集成电路器件和电源电压控制系统
US7626458B2 (en) 2007-08-28 2009-12-01 Texas Instruments Incorporated Common-mode bandwidth reduction circuit and method for differential applications
WO2010079503A2 (en) 2008-05-08 2010-07-15 Kpit Cummins Infosystems Ltd. Method and system for open loop compensation of delay variations in a delay line
US7924102B2 (en) * 2009-02-23 2011-04-12 Qualcomm Incorporated Symmetric load delay cell oscillator
US8098083B2 (en) 2009-04-02 2012-01-17 Nanya Technology Corp. Apparatus and method for controlling delay stage of off-chip driver
JP5498896B2 (ja) * 2010-08-26 2014-05-21 ルネサスエレクトロニクス株式会社 半導体チップ
KR20120086953A (ko) * 2011-01-27 2012-08-06 에스케이하이닉스 주식회사 내부전압생성회로 및 반도체메모리장치
PL2772086T3 (pl) * 2011-10-24 2018-01-31 Ericsson Telefon Ab L M Węzeł sieci radiowej, węzeł zarządzania siecią i sposoby z nimi związane
US8604826B2 (en) 2011-12-16 2013-12-10 Advanced Micro Devices, Inc. Bias compensation method and system for minimizing process, voltage and temperature corner variations
EP2767838B1 (en) * 2013-02-13 2017-10-18 Dialog Semiconductor GmbH Static offset reduction in a current conveyor

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4461991A (en) * 1983-02-28 1984-07-24 Motorola, Inc. Current source circuit having reduced error
EP0834981A2 (en) * 1996-10-01 1998-04-08 Information Storage Devices, Inc. MOS charge pump generation and regulation method and apparatus
US20010048319A1 (en) * 2000-05-30 2001-12-06 Masayuki Miyazaki Semiconductor integrated circuit device
US20020163377A1 (en) * 2001-03-28 2002-11-07 Bruneau David W. Forward body bias generation circuits based on diode clamps
US20020186072A1 (en) * 2001-05-24 2002-12-12 Mitsubishi Denki Kabushiki Kaisha Voltage controlled oscillation circuit
US20050116765A1 (en) * 2003-11-28 2005-06-02 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
CN101697485A (zh) * 2005-07-27 2010-04-21 松下电器产业株式会社 半导体集成电路装置
US20080007243A1 (en) * 2006-07-07 2008-01-10 Akinori Matsumoto Reference voltage generation circuit
CN102156506A (zh) * 2010-02-11 2011-08-17 半导体元件工业有限责任公司 产生参考电流或电压的电路与方法
CN102645950A (zh) * 2011-02-22 2012-08-22 安凯(广州)微电子技术有限公司 一种应用于低压差调整器的缓冲器
US20140015611A1 (en) * 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for feedback-based resistance calibration

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