CN104979210A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底，在半导体衬底的将要形成有源区的区域中的与半导体衬底之上将要形成的栅极结构相邻近的部分形成凹槽；在凹槽中填充隔离材料层；在半导体衬底上形成栅氧化物层；沉积栅材料层，覆盖栅氧化物层和隔离材料层；依次蚀刻栅材料层和栅氧化物层，在半导体衬底上形成栅极结构，其中，栅极结构中的栅材料层的宽度大于栅氧化物层的宽度；在栅极结构两侧的半导体衬底中依次形成轻掺杂源/漏区和重掺杂源/漏区；在栅极结构的顶部以及重掺杂源/漏区的上部的指定区域形成自对准硅化物。根据本发明，可以使最终形成的半导体器件具有更为稳定的静电防护特性。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种在漏极的与栅极相邻近的部分之上具有隔离材料层的半导体器件及其制造方法。
背景技术
为了使上层互连金属线更好地连通半导体器件的栅极和源/漏极，在形成栅极和源/漏极之后，出于静电防护的考量，需要在栅极顶部和源/漏极顶部的指定区域形成自对准硅化物。
对于传统的自对准硅化物形成工艺而言，栅极自对准硅化物与源/漏极自对准硅化物是同时形成的。为了在栅极顶部和源/漏极顶部的指定区域形成自对准硅化物，在形成自对准硅化物之前，需要形成经过图案化处理的自对准硅化物阻挡层，以定义出所述需形成自对准硅化物的指定区域。随着半导体器件特征尺寸的不断缩减，在通过形成上述自对准硅化物阻挡层来定义所述指定区域的过程中，相对于版图设计规则而言，实际形成的自对准硅化物阻挡层102会发生如图1所示的漂移现象，进而露出漏极101的与栅极100相邻近的部分，后续形成自对准硅化物时，该部分也相应形成自对准硅化物，最终降低了半导体器件的静电防护性能的稳定性。
因此，需要提出一种器件结构以及形成该器件结构的方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底的将要形成有源区的区域中的与所述半导体衬底之上将要形成的栅极结构相邻近的部分形成凹槽；在所述凹槽中填充隔离材料层；在所述半导体衬底上形成栅氧化物层；沉积栅材料层，覆盖所述栅氧化物层和所述隔离材料层；依次蚀刻所述栅材料层和所述栅氧化物层，在所述半导体衬底上形成栅极结构，其中，所述栅极结构中的栅材料层的宽度大于栅氧化物层的宽度。
进一步，所述部分位于所述有源区中的漏区，或者所述部分位于所述有源区中的漏区和源区。
进一步，形成所述凹槽的工艺步骤包括：通过旋涂、曝光、显影工艺在所述半导体衬底上形成具有所述凹槽的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述半导体衬底以在其中形成所述凹槽；通过灰化工艺去除所述光刻胶层。
进一步，所述填充隔离材料层的工艺步骤包括：在所述半导体衬底上沉积形成所述隔离材料层，完全填充所述凹槽；执行化学机械研磨，直至露出所述半导体衬底。
进一步，采用热氧化工艺形成所述栅氧化物层，所述隔离材料层的材料为二氧化硅，所述栅材料层的材料为多晶硅。
进一步，在形成所述栅极结构之后，还包括下述步骤：在所述栅极结构两侧的半导体衬底中依次形成轻掺杂源/漏区和重掺杂源/漏区；在所述栅极结构的顶部以及所述重掺杂源/漏区的上部的指定区域形成自对准硅化物。
进一步，在形成所述轻掺杂源/漏区之后形成重掺杂源/漏区之前，还包括在所述栅极结构的两侧形成侧壁结构的步骤。
本发明还提供一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底上的栅极结构，其中，所述栅极结构中的栅材料层的宽度大于栅氧化物层的宽度；
形成在所述半导体衬底的有源区中的与形成在所述半导体衬底之上的栅极结构相邻近的部分之上的隔离材料层。
进一步，所述部分位于所述有源区中的漏区，或者所述部分位于所述有源区中的漏区和源区。
进一步，所述隔离材料层的材料为二氧化硅，所述栅材料层的材料为多晶硅。
根据本发明，可以使最终形成的半导体器件具有更为稳定的静电防护特性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为在根据现有技术形成的半导体器件上形成的自对准硅化物阻挡层发生漂移现象的示意图；
图2A-图2G为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2H为在根据本发明示例性实施例一的方法形成的半导体器件上形成的自对准硅化物阻挡层发生漂移现象的示意图；
图3A-图3G为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图4为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的在漏极的与栅极相邻近的部分之上具有隔离材料层的半导体器件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
参照图2A-图2G，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。半导体衬底200中形成有隔离结构、各种阱(well)结构等，为了简化，图示中予以省略。
接下来，在半导体衬底200的将要形成漏极的区域中的与后续形成的栅极相邻近的部分形成凹槽201。形成凹槽201的工艺步骤包括：通过旋涂、曝光、显影等工艺在半导体衬底200上形成具有凹槽201的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻半导体衬底200以在其中形成凹槽201；通过灰化工艺去除所述光刻胶层。
接着，如图2B所示，在凹槽201中填充隔离材料层202，其工艺步骤包括：在半导体衬底200上沉积形成隔离材料层202，完全填充凹槽201；执行化学机械研磨，直至露出半导体衬底200。在本实施例中，隔离材料层202的材料优选二氧化硅。
接着，如图2C所示，在半导体衬底200上形成栅氧化物层203。在本实施例中，采用热氧化工艺形成栅氧化物层203。然后，沉积栅材料层204，覆盖栅氧化物层203和隔离材料层202。在本实施例中，栅材料层204的材料优选多晶硅。
接着，如图2D所示，实施常规的图案化工艺，依次蚀刻栅材料层204和栅氧化物层203，在半导体衬底200上形成栅极结构205。需要注意的是，形成的栅极结构205中的栅材料层204的宽度大于栅氧化物层203的宽度，栅极结构205中的栅材料层204与半导体衬底200中的隔离材料层202部分交叠。
接着，如图2E所示，实施轻掺杂离子注入，以在栅极结构205两侧的半导体衬底200中形成未激活的轻掺杂源/漏区206。
在现有技术中，以NMOS晶体管为例进行说明，所述轻掺杂离子注入是以栅极结构205为掩膜，对半导体衬底200进行轻掺杂离子注入，以在半导体衬底200中形成未激活的轻掺杂源/漏区206。由于该区域为NMOS晶体管区域，因此，轻掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。
当轻掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当轻掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
当MOS晶体管为PMOS晶体管时，轻掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。
当轻掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当轻掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
接下来，执行快速热退火工艺，以在半导体衬底200中形成轻掺杂源/漏区。通过所述快速热退火，可以激活轻掺杂源/漏区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
接着，如图2F所示，在栅极结构205的两侧形成侧壁结构207，其中，侧壁结构207由氧化物、氮化物或者二者的组合构成。
接下来，实施重掺杂离子注入并退火，以在侧壁结构207两侧的半导体衬底200中形成重掺杂源/漏区208。形成重掺杂源/漏区208的工艺为本领域技术人员所熟习，在此不再加以赘述。
接着，如图2G所示，实施常规的自对准硅化物形成工艺，在栅极结构205的顶部以及重掺杂源/漏区208的上部的指定区域形成自对准硅化物209。形成自对准硅化物209的工艺为本领域技术人员所熟习，在此不再加以赘述。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作。参看图2H，由于隔离材料层202的存在，即使形成的用于定义前述指定区域的自对准硅化物阻挡层210发生漂移现象，也不会露出重掺杂源/漏区208邻近栅极结构205的部分，从而避免在该部分形成自对准硅化物。根据本发明，可以使最终形成的半导体器件具有更为稳定的静电防护特性。
需要说明的是，本发明提出的在漏极的与栅极相邻近的部分之上形成隔离材料层的方法，同样适用于源极的与栅极相邻近的部分，且在源极的与栅极相邻近的部分以及在漏极的与栅极相邻近的部分之上同时形成隔离材料层202（即在半导体衬底200中的有源区与栅极结构205相邻近的部分之上形成隔离材料层202）。
参照图3A-图3G，其中示出了根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图3A所示，提供半导体衬底300，半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。半导体衬底300中形成有隔离结构、各种阱(well)结构等，为了简化，图示中予以省略。
接下来，在半导体衬底300的将要形成漏极和源极的区域中的与后续形成的栅极相邻近的部分同时形成凹槽301。形成凹槽301的工艺步骤包括：通过旋涂、曝光、显影等工艺在半导体衬底300上形成具有凹槽301的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻半导体衬底300以在其中形成凹槽301；通过灰化工艺去除所述光刻胶层。
接着，如图3B所示，在凹槽301中填充隔离材料层302，其工艺步骤包括：在半导体衬底300上沉积形成隔离材料层302，完全填充凹槽301；执行化学机械研磨，直至露出半导体衬底300。在本实施例中，隔离材料层302的材料优选二氧化硅。
接着，如图3C所示，在半导体衬底300上形成栅氧化物层303。在本实施例中，采用热氧化工艺形成栅氧化物层303。然后，沉积栅材料层304，覆盖栅氧化物层303和隔离材料层302。在本实施例中，栅材料层304的材料优选多晶硅。
接着，如图3D所示，实施常规的图案化工艺，依次蚀刻栅材料层304和栅氧化物层303，在半导体衬底300上形成栅极结构305。需要注意的是，形成的栅极结构305中的栅材料层304的宽度大于栅氧化物层303的宽度，栅极结构305中的栅材料层304与半导体衬底300中的隔离材料层302部分交叠。
接着，如图3E所示，实施轻掺杂离子注入，以在栅极结构305两侧的半导体衬底300中形成未激活的轻掺杂源/漏区306。
在现有技术中，以NMOS晶体管为例进行说明，所述轻掺杂离子注入是以栅极结构305为掩膜，对半导体衬底300进行轻掺杂离子注入，以在半导体衬底300中形成未激活的轻掺杂源/漏区306。由于该区域为NMOS晶体管区域，因此，轻掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。
当轻掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当轻掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
当MOS晶体管为PMOS晶体管时，轻掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。
当轻掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当轻掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
接下来，执行快速热退火工艺，以在半导体衬底300中形成轻掺杂源/漏区。通过所述快速热退火，可以激活轻掺杂源/漏区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
接着，如图3F所示，在栅极结构305的两侧形成侧壁结构307，其中，侧壁结构307由氧化物、氮化物或者二者的组合构成。
接下来，实施重掺杂离子注入并退火，以在侧壁结构307两侧的半导体衬底300中形成重掺杂源/漏区308。形成重掺杂源/漏区308的工艺为本领域技术人员所熟习，在此不再加以赘述。
接着，如图3G所示，实施常规的自对准硅化物形成工艺，在栅极结构305的顶部以及重掺杂源/漏区308的上部的指定区域形成自对准硅化物309。形成自对准硅化物309的工艺为本领域技术人员所熟习，在此不再加以赘述。
参照图4，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤401中，提供半导体衬底，在半导体衬底的将要形成有源区的区域中的与半导体衬底之上将要形成的栅极结构相邻近的部分形成凹槽；
在步骤402中，在凹槽中填充隔离材料层；
在步骤403中，在半导体衬底上形成栅氧化物层；
在步骤404中，沉积栅材料层，覆盖栅氧化物层和隔离材料层；
在步骤405中，依次蚀刻栅材料层和栅氧化物层，在半导体衬底上形成栅极结构；
在步骤406中，在栅极结构两侧的半导体衬底中依次形成轻掺杂源/漏区和重掺杂源/漏区；
在步骤407中，在栅极结构的顶部以及重掺杂源/漏区的上部的指定区域形成自对准硅化物。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底的将要形成有源区的区域中的与所述半导体衬底之上将要形成的栅极结构相邻近的部分形成凹槽；
在所述凹槽中填充隔离材料层；
在所述半导体衬底上形成栅氧化物层；
沉积栅材料层，覆盖所述栅氧化物层和所述隔离材料层；
依次蚀刻所述栅材料层和所述栅氧化物层，在所述半导体衬底上形成栅极结构，其中，所述栅极结构中的栅材料层的宽度大于栅氧化物层的宽度。
2.根据权利要求1所述的方法，其特征在于，所述部分位于所述有源区中的漏区，或者所述部分位于所述有源区中的漏区和源区。
3.根据权利要求1所述的方法，其特征在于，形成所述凹槽的工艺步骤包括：通过旋涂、曝光、显影工艺在所述半导体衬底上形成具有所述凹槽的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述半导体衬底以在其中形成所述凹槽；通过灰化工艺去除所述光刻胶层。
4.根据权利要求1所述的方法，其特征在于，所述填充隔离材料层的工艺步骤包括：在所述半导体衬底上沉积形成所述隔离材料层，完全填充所述凹槽；执行化学机械研磨，直至露出所述半导体衬底。
5.根据权利要求1所述的方法，其特征在于，采用热氧化工艺形成所述栅氧化物层，所述隔离材料层的材料为二氧化硅，所述栅材料层的材料为多晶硅。
6.根据权利要求1所述的方法，其特征在于，在形成所述栅极结构之后，还包括下述步骤：在所述栅极结构两侧的半导体衬底中依次形成轻掺杂源/漏区和重掺杂源/漏区；在所述栅极结构的顶部以及所述重掺杂源/漏区的上部的指定区域形成自对准硅化物。
7.根据权利要求6所述的方法，其特征在于，在形成所述轻掺杂源/漏区之后形成重掺杂源/漏区之前，还包括在所述栅极结构的两侧形成侧壁结构的步骤。
8.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底上的栅极结构，其中，所述栅极结构中的栅材料层的宽度大于栅氧化物层的宽度；
形成在所述半导体衬底的有源区中的与形成在所述半导体衬底之上的栅极结构相邻近的部分之上的隔离材料层。
9.根据权利要求8所述的器件，其特征在于，所述部分位于所述有源区中的漏区，或者所述部分位于所述有源区中的漏区和源区。
10.根据权利要求8所述的器件，其特征在于，所述隔离材料层的材料为二氧化硅，所述栅材料层的材料为多晶硅。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101471380A (zh) * | 2007-12-28 | 2009-07-01 | 东部高科股份有限公司 | 横向双扩散金属氧化物半导体晶体管及其制造方法 |
| US7745294B2 (en) * | 2008-11-10 | 2010-06-29 | Texas Instruments Incorporated | Methods of manufacturing trench isolated drain extended MOS (demos) transistors and integrated circuits therefrom |
| US8169038B2 (en) * | 2008-12-05 | 2012-05-01 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of manufacturing the same |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101471380A (zh) * | 2007-12-28 | 2009-07-01 | 东部高科股份有限公司 | 横向双扩散金属氧化物半导体晶体管及其制造方法 |
| US7745294B2 (en) * | 2008-11-10 | 2010-06-29 | Texas Instruments Incorporated | Methods of manufacturing trench isolated drain extended MOS (demos) transistors and integrated circuits therefrom |
| US8169038B2 (en) * | 2008-12-05 | 2012-05-01 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of manufacturing the same |
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