CN104752404B

CN104752404B - 用于封装测试的半导体结构及其形成方法

Info

Publication number: CN104752404B
Application number: CN201310739276.7A
Authority: CN
Inventors: 马莹
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2019-01-25
Anticipated expiration: 2033-12-27
Also published as: CN104752404A

Abstract

本发明揭示了一种用于封装测试的半导体结构及其形成方法，包括第一钝化层，所述第一钝化层覆盖一顶层金属，所述第一钝化层具有开口，暴露出部分顶层金属；RDL层，所述RDL层覆盖所述第一钝化层及暴露出的顶层金属；第二钝化层，所述第二钝化层覆盖所述第一钝化层及RDL层；所述第二钝化层包括低K介质层，所述低K介质层具有防水特性。因此，第二钝化层既能够降低损耗和漏电，又能够防水，从而有效提高了NBTI的测试成功率。

Description

用于封装测试的半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种用于封装测试的半导体结构及其形成方法。

背景技术

随着系统集成度与加工技术的飞速发展，超大规模集成电路(VLSI)测试已经成为一个越来越困难的问题。先进的技术使得人们能快速设计和制造非常复杂的电路，这就导致在需要不断改进和组合各种测试方法的同时，对测试结构的要求也越来越高。

再分布隐埋层（redistribution layer，RDL）技术是封装测试前的一道重要步骤，它可重新安排压焊点到芯片上任何合理的位置。RDL层通常可以使用金属Al或Cu，RDL层厚度越厚，其承载电流的能力越强。但是越厚的RDL层对于芯片产生的应力越大，影响了NBTI（负偏压温度不稳定性），从而使得PMOS管在负栅压下的退化现象变得严重，影响了芯片的可靠性。

目前，最普遍的RDL层的厚度为1.2μm，而在一些产品中，需要RDL的厚度大于3μm。在NBTI测试结果要求是大于10年的情况下，包含1.2μm厚度的RDL层的测试结构的产品测试合格，而对于较厚的而言，例如3μm厚度的RDL层，测试通常是不合格。

为了改善这一情况，业内采用在栅氧化层中引入F元素，使界面的陷阱密度相对小，施加电压后阈值电压漂移变小。但是这种方法无疑使得工艺复杂化，可操作性差。

发明内容

本发明的目的在于，提供一种用于封装测试的半导体结构及其形成方法，改善较厚的RDL层导致NBTI测试不合格的情况。

为解决上述技术问题，本发明提供一种用于封装测试的半导体结构，包括：

第一钝化层，所述第一钝化层覆盖一顶层金属，所述第一钝化层具有开口，暴露出部分顶层金属；RDL层，所述RDL层覆盖所述第一钝化层及暴露出的顶层金属；第二钝化层，所述第二钝化层覆盖所述第一钝化层及RDL层；所述第二钝化层包括低K介质层，所述低K介质层具有防水特性。

可选的，对于所述的用于封装测试的半导体结构，所述第二钝化层包括自下而上层叠的第一膜层与第二膜层，所述第一膜层为所述低K介质层。

可选的，对于所述的用于封装测试的半导体结构，所述低K介质层为TEOS层，所述第二膜层为氮化硅层。

可选的，对于所述的用于封装测试的半导体结构，所述第一膜层与第二膜层的厚度为

可选的，对于所述的用于封装测试的半导体结构，所述RDL层的厚度大于等于3μm。

可选的，对于所述的用于封装测试的半导体结构，所述RDL层的材料为铝或铜。

本发明提供一种用于封装测试的半导体结构的形成方法，包括：

提供前端结构，所述前端结构包括第一钝化层，所述第一钝化层覆盖一顶层金属，所述第一钝化层具有开口，暴露出部分顶层金属；

形成RDL层，所述RDL层覆盖所述第一钝化层并充满所述开口；

形成第二钝化层，所述第二钝化层包括有低K介质层，所述低K介质层具有防水特性，所述第二钝化层覆盖所述第一钝化层及RDL层。

可选的，对于所述的用于封装测试的半导体结构的形成方法，所述RDL层的厚度大于等于3μm。

可选的，对于所述的用于封装测试的半导体结构的形成方法，所述RDL层的材料为铝或铜。

可选的，对于所述的用于封装测试的半导体结构的形成方法，形成第二钝化层包括：

沉积第一膜层，所述第一膜层为低K介质层，覆盖所述第一钝化层及RDL层；

沉积第二膜层，所述第二膜层覆盖所述第一膜层。

可选的，对于所述的用于封装测试的半导体结构的形成方法，采用PECVD工艺沉积所述第一膜层和第二膜层。

可选的，对于所述的用于封装测试的半导体结构的形成方法，所述第一膜层和第二膜层的厚度均为

可选的，对于所述的用于封装测试的半导体结构的形成方法，所述低K介质层为TEOS层，所述第二膜层为氮化硅层。

与现有技术相比，本发明提供的用于封装测试的半导体结构及其形成方法中，在第二钝化层中形成有低K介质层，因此，在电学方面可以达到减小损耗和漏电的目的；而且所述低K介质层还具有防水特性，从而降低了吸水性，对NBTI也有着明显的改善。此外，本发明提供的用于封装测试的半导体结构及其形成方法能够满足不同厚度的RDL层，并且采用PECVD工艺形成低K介质层，相比现有技术中在栅氧化层中注入F离子，降低了工艺难度，可靠性强。

附图说明

图1为本发明中用于封装测试的半导体结构的形成方法的流程图；

图2为本发明中用于封装测试的半导体结构的结构示意图。

具体实施方式

下面将结合示意图对本发明的用于封装测试的半导体结构及其形成方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种用于封装测试的半导体结构及其形成方法，在用于封装测试的半导体结构的第二钝化层中形成低K介质层，并采用具有防水特性的低K介质层，从而使得损耗变小，并且有效的降低了水分的影响，使得NBTI得到了明显的改善。

以下列举所述用于封装测试的半导体结构及其形成方法的较优实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

基于上述思想，下面提供用于封装测试的半导体结构及其形成方法的较优实施例，请参考图1及图2，图1为本发明中用于封装测试的半导体结构的形成方法的流程图；图2为本发明中用于封装测试的半导体结构的结构示意图。本实施例的用于封装测试的半导体结构的形成方法包括：

步骤S11：提供前端结构，所述前端结构包括第一钝化层1，所述第一钝化层1覆盖一顶层金属2，所述第一钝化层1具有开口，暴露出部分顶层金属2。所述前端结构还应当包括有已经制作完成的例如器件层、金属互连线等必须的膜层，在此本发明将不予示例，所述第一钝化层1例如可以是所述开口可以通过刻蚀所述第一钝化层形成。

接着，进行步骤S12，形成RDL层3，所述RDL层3覆盖所述第一钝化层1并充满所述开口。具体的，所述RDL层3的材料可以是金属铝或者金属铜，但并不限于此，在不同的工艺需求下，技术人员也可以使用其他的材质。所述RDL层3例如可以采用PVD工艺形成，在本发明中，所述RDL层3的厚度（指第一钝化层1上表面之上的部分的厚度）可以是大于等于3μm，当然，由于现有技术中对于相对较薄的厚度已经能够实现，在本发明中也毫无疑问的可以采用例如1.2μm左右的厚度，只是为了提高RDL层3的性能，优选为采用3μm之上的厚度。

然后进行步骤S13，形成第二钝化层4，所述第二钝化层4包括有低K介质层，所述低K介质层具有防水特性，所述第二钝化层4覆盖所述第一钝化层1及RDL层3。具体的，包括：首先沉积第一膜层41，所述第一膜层41为低K介质层，覆盖所述第一钝化层1及RDL层3；在本实施例中，所述第一膜层41采用的材料为正硅酸乙酯（TEOS），利用等离子体增强化学气相沉积法（PECVD）沉积形成，所述第一膜层41的厚度可以是然后，进行第二膜层42的沉积，在本实施例中，所述第二膜层42的材料为氮化硅（SiN），其厚度可以为本实施例中采用了TEOS作为第一膜层，而TEOS的介电常数K较低（约为4），可以达到减小损耗和漏电的目的，且吸水性弱，从而能够有效地改善NBTI，提高器件的寿命，基于此，所述第一膜层41还可以是其他具有类似特性的材质，并不仅限于TEOS，本领域人员在依此进行的针对性选择替换应当包含在本发明的思想中。

接下来，可以继续在第二钝化层4中形成开孔5，所述开口贯穿第一膜层41和第二膜层42，暴露出RDL层3，以进行后续操作。

由此，如图2所示，采用本发明的形成方法获得的用于封装测试的半导体结构，包括：第一钝化层1，所述第一钝化层1覆盖一顶层金属2，所述第一钝化层1具有开口，暴露出部分顶层金属2；RDL层3，所述RDL层3覆盖所述第一钝化层1及暴露出的顶层金属2；第二钝化层4，所述第二钝化层4覆盖所述第一钝化层1及RDL层3；所述第二钝化层4包括第一膜层41及覆盖第一膜层41的第二膜层42，所述第一膜层41为低K介质层，且所述低K介质层具有防水特性。

本发明的较优实施例中第一膜层41采用TEOS，既能够有效的减小损耗和漏电，又能够有效的防水，从而提高了NBTI的测试成功率。此外，采用TEOS例如可以使用PECVD工艺形成，相比现有技术中在栅氧化层中引入F离子才能够使用较厚的RDL层的情况，使得制作工艺简单化，易于把控，提高了生产效率。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种用于封装测试的半导体结构，包括：

第一钝化层，所述第一钝化层覆盖一顶层金属，所述第一钝化层具有开口，暴露出部分顶层金属；RDL层，所述RDL层覆盖所述第一钝化层及暴露出的顶层金属；第二钝化层，所述第二钝化层覆盖所述第一钝化层及RDL层；其特征在于，所述第二钝化层包括自下而上层叠的第一膜层与第二膜层，所述第一膜层和所述第二膜层的厚度均为所述第一膜层为低K介质层，所述低K介质层具有防水特性，并减小损耗和漏电；所述RDL层的厚度大于等于3μm。

2.如权利要求1所述的用于封装测试的半导体结构，其特征在于，所述低K介质层为TEOS层，所述第二膜层为氮化硅层。

3.如权利要求1所述的用于封装测试的半导体结构，其特征在于，所述RDL层的材料为铝或铜。

4.一种用于封装测试的半导体结构的形成方法，其特征在于，包括：

形成RDL层，所述RDL层覆盖所述第一钝化层并充满所述开口；

形成第二钝化层，所述第二钝化层覆盖所述第一钝化层及RDL层，所述第二钝化层包括自下而上层叠的第一膜层与第二膜层，所述第一膜层和所述第二膜层的厚度均为所述第一膜层为低K介质层，所述低K介质层具有防水特性，并减小损耗和漏电；所述RDL层的厚度大于等于3μm。

5.如权利要求4所述的用于封装测试的半导体结构的形成方法，其特征在于，所述RDL层的材料为铝或铜。

6.如权利要求4所述的用于封装测试的半导体结构的形成方法，其特征在于，采用PECVD工艺沉积所述第一膜层和第二膜层。

7.如权利要求4所述的用于封装测试的半导体结构的形成方法，其特征在于，所述低K介质层为TEOS层，所述第二膜层为氮化硅层。