CN104658960A - 一种半导体器件及其制造方法和电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法，通过在与NMOS器件相邻的浅沟槽隔离的内部形成空洞，增强了相应的浅沟槽隔离对NMOS器件的沟道区域的张应力，提高了NMOS器件的载流子迁移率，进而提高了整个半导体器件的性能。本发明的半导体器件，在与NMOS器件相邻的浅沟槽隔离的内部形成有空洞，可以增强相应的浅沟槽隔离对NMOS器件的沟道区域的张应力，提高NMOS器件的载流子迁移率，因而提高了半导体器件的性能。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，对于先进的半导体技术（例如28nm工艺），应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅（SiGe）技术可以通过给沟道施加压应力来提高载流子迁移率。对于NMOS，则可以通过应力记忆技术（stress memory technology，SMT）或高张应力浅沟槽隔离（high tensile stress STI）技术给沟道施加张应力来提高载流子迁移率。

通过应力记忆技术（SMT）提高NMOS器件载流子迁移率的方案，一般包括如下步骤：步骤E1、形成覆盖PMOS器件和NMOS器件的高张应力氮化硅层；步骤E2、刻蚀去除PMOS器件上的氮化硅层，保留位于NMOS器件上的氮化硅层；步骤E3、对NMOS器件进行退火，以使其记忆氮化硅层的张应力；步骤E4、通过湿法刻蚀去除位于NMOS器件上的氮化硅层。这一技术方案的具体工艺流程非常复杂，而且其最终可以对NMOS器件的沟道施加的张应力远小于锗硅技术可以对PMOS器件施加的压应力。

通过高张应力浅沟槽隔离提高NMOS器件载流子迁移率的方案，具体是通过在半导体器件中设置可以产生高的张应力的浅沟槽隔离（STI）来实现。一般而言，STI可以分为具有张应力（tensile stress）特性的STI（即，可以产生张应力的STI）、具有压应力（compressivestress）特性的STI（即，可以产生压应力的STI）以及中性的STI（即，不产生应力的普通STI）。但是，现有技术中用于产生张应力的STI是质地均匀的一体设计，其产生张应力的能力是有局限的，无法满足NMOS器件对更高的离子迁移率的要求。并且，现有技术中用于产生张应力的STI在其左右两侧产生的张应力是大小一致的，当这样的STI用于隔离NMOS器件和PMOS器件时，张应力的存在会削弱PMOS器件的性能。

显然，随着人们对半导体器件的性能要求越来越高，现有技术中的上述两种对NMOS器件的沟道区域施加张应力以提高载流子迁移率的方式，将难以满足对NMOS器件性能的要求。为解决上述问题，本发明提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。

本发明实施例一提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成用于加工浅沟槽隔离的掩膜；

步骤S102：通过刻蚀工艺在所述半导体衬底内形成用于容置浅沟槽隔离的沟槽；

步骤S103：在所述沟槽内形成浅沟槽隔离，其中，所述浅沟槽隔离包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且所述位于相邻的两个NMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞；和/或，所述浅沟槽隔离包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞。

可选地，使所述浅沟槽隔离的内部具有空洞的方法包括：在所述步骤S103中，在形成所述浅沟槽隔离时提高填充隔离材料的速率；或者，在所述步骤S102中，提高所述沟槽的纵横比。

其中，在所述步骤S103中，所述浅沟槽隔离的顶端不低于所述半导体衬底的上表面。

可选地，所述空洞在所述浅沟槽隔离内的位置靠近与所述浅沟槽隔离相邻的NMOS器件的沟道区域。

可选地，在所述位于相邻的两个NMOS器件之间的浅沟槽隔离的内部的所述空洞，与所述相邻的两个NMOS器件之间的距离相同。

可选地，在所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部的所述空洞，位于靠近所述NMOS器件的一侧。

可选地，所述空洞为椭球形，其长直径为0-200nm，短直径为0-50nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-100nm至5nm。

本发明实施例二提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底内的浅沟槽隔离，其中，所述浅沟槽隔离包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且所述位于相邻的两个NMOS器件之间的浅沟槽隔离具有张应力特征且内部形成有空洞；和/或，所述浅沟槽隔离包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞。

可选地，所述浅沟槽隔离的顶端不低于所述半导体衬底的上表面。

可选地，所述空洞在所述浅沟槽隔离内的位置靠近与所述浅沟槽隔离相邻的NMOS器件的沟道区域。

可选地，在所述位于相邻的两个NMOS器件之间的浅沟槽隔离的内部的所述空洞，与所述相邻的两个NMOS器件之间的距离相同。

可选地，在所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部的所述空洞，位于靠近所述NMOS器件的一侧。

可选地，所述空洞为椭球形，其长直径为0-200nm，短直径为0-50nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-100nm至5nm。

本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。

本发明的半导体器件的制造方法，通过在与NMOS器件相邻的浅沟槽隔离（位于相邻的两个NMOS器件之间的浅沟槽隔离，和/或，位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离）的内部形成空洞（void或air gap），增强了相应的浅沟槽隔离对NMOS器件的沟道区域的张应力，提高了NMOS器件的载流子迁移率，进而提高了整个半导体器件的性能。本发明的半导体器件，在与NMOS器件相邻的浅沟槽隔离（位于相邻的两个NMOS器件之间的浅沟槽隔离，和/或，位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离）的内部形成空洞（void或air gap），可以增强相应的浅沟槽隔离对NMOS器件的沟道区域的张应力，提高NMOS器件的载流子迁移率，因而提高了半导体器件的性能。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1C为本发明实施例一的半导体器件的制造方法的关键步骤形成的图形的示意性剖视图；

图2为本发明实施例一的半导体器件的制造方法的一种示意性流程图；

图3为本发明实施例二的一种半导体器件的示意性剖视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明实施例的半导体器件的制造方法，主要用于改善半导体器件（例如：SRAM，以及其他需要高性能NMOS的集成电路）中的NMOS器件的性能。该半导体器件的制造方法，通过在与NMOS器件相邻的浅沟槽隔离（位于相邻的两个NMOS器件之间的浅沟槽隔离，和/或，位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离）内部形成空洞（void或air gap），增强了相应的浅沟槽隔离对NMOS器件的沟道区域的张应力，提高了NMOS器件的载流子迁移率，进而提高了整个半导体器件的性能。

下面，参照图1A至图1C以及图2来描述本发明实施例的半导体器件的制造方法。其中，图1A-1C为本发明实施例的半导体器件的制造方法的关键步骤形成的图形的示意性剖视图；图2为本发明实施例的半导体器件的制造方法的一种示意性流程图。

本实施例的半导体器件的制造方法，包括如下步骤：

步骤A1：提供半导体衬底100，在半导体衬底100上形成用于加工浅沟槽隔离的掩膜101，如图1A所示。

作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。

在本实施例中，掩膜101用于后续步骤加工制造浅沟槽隔离，具体地，用于作为形成用于容置浅沟槽隔离的沟槽的掩膜。其中，掩膜101可以为图形化的光刻胶、图形化的硬掩膜等，在此并不进行限定。

步骤A2：通过刻蚀工艺，在半导体衬底100内形成用于容置浅沟槽隔离的沟槽102，如图1B所示。

在形成用于容置浅沟槽隔离的沟槽102时，以掩膜101作为保护半导体衬底100上除拟形成沟槽102区域之外的区域的掩膜。所采用的刻蚀工艺，可以为干法刻蚀、湿法刻蚀、先干法刻蚀再湿法刻蚀、或先湿法刻蚀再干法刻蚀等，本实施例并不对此进行限定。

示例性地，沟槽102可以位于相邻的两个NMOS器件之间，位于相邻的NMOS器件与PMOS器件之间，或者，位于相邻的两个PMOS器件之间，如图1B所示。需要解释的是，这里所提及的NMOS器件和PMOS器件实际是指拟形成NMOS器件的区域和拟形成PMOS器件的区域；当完成半导体器件的最终制造之后，相应的区域会形成NMOS器件或PMOS器件。

其中，在本步骤中，可以提高位于NMOS附近的部分或全部沟槽102的纵横比，以在后续步骤中形成内部具有空洞的浅沟槽隔离。其中，提高沟槽102的纵横比的方法一般分为两种，第一种为增加沟槽102的纵向深度，第二种为减少沟槽102的横向尺寸。当然也可以同时对沟槽102的纵向深度和横向尺寸进行调整，只要提高了纵横比即可。

步骤A3：在沟槽102内形成浅沟槽隔离103，其中，浅沟槽隔离103包括：位于相邻的两个NMOS器件之间的浅沟槽隔离、位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离、以及位于相邻的两个PMOS器件之间的浅沟槽隔离，并且，位于相邻的两个NMOS器件之间的浅沟槽隔离以及位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部均具有空洞104，如图1C所示。

示例性地，形成浅沟槽隔离103的方法可以包括：在沟槽102内填充隔离材料；通过CMP处理去除所述隔离材料高于掩膜101的部分，以形成浅沟槽隔离103；去除所述掩膜101。

其中，使浅沟槽隔离103的内部具有空洞104的方法，在形成浅沟槽隔离103时提高填充隔离材料的速率；或者，在步骤A2中提高沟槽102的纵横比。其中，在采用减少沟槽102的横向尺寸的方法来产生空洞104的情况下，可以采用如下几种方式对半导体器件（集成电路）本身进行调整：（1）如果保持NMOS有源区的横向尺寸不变，则单个电路单元的面积变小，集成电路的总面积变小，成本降低；（2）如果保持单元电路的面积不变，则可以增加有源区的横向尺寸，进而增加器件的电流大小，增强器件的工作性能。（3）当然，也可以在适当减少一些电路面积的情况下，同时增加有源区横向尺寸，增加器件的电流大小，增强器件的工作性能。也就是说，在产生空洞104的同时，可以节省电路面积，或者提升器件性能（通过增加有源区的横向尺寸实现），或者两者同时实现。

在本实施例中，内部具有空洞104的浅沟槽隔离，优选采用具有张应力作用（即，可以产生张应力）的隔离材料，即，该浅沟槽隔离为具有张应力作用的浅沟槽隔离，以保证对NMOS器件的沟道区域施加足够的张应力，提高载流子迁移率。实验表明，在具有张应力作用的浅沟槽内形成空洞，可以进一步增加浅沟槽隔离的应力增强作用，提高浅沟槽隔离对NMOS器件的沟道区域施加的张应力。

在本实施例中，空洞（void或air gap）104的内部可以为真空，也可以填充有气体。在具有空洞104的每个浅沟槽隔离103中，空洞104可以为一个或多个。空洞104的形状可以为球形、椭球形、柱形或其他各种合适的形状。

在本实施例中，浅沟槽隔离103的顶端应不低于半导体衬底100的上表面。示例性地，本实施例的半导体器件的制造方法可以采用20nm制造工艺、28nm制造工艺或其他工艺实现。示例性地，在某个内部具有空洞104的浅沟槽隔离103之中，空洞104为椭球形，其长直径为0-200nm，短直径为0-50nm；并且，空洞104的顶端距半导体衬底100的上表面的距离为-100nm至5nm（其中“负值”代表空洞104的顶端低于半导体衬底100的上表面，“正值”代表空洞104的顶端高于半导体衬底100的上表面）。

其中，空洞104在相应的浅沟槽隔离103内的位置应靠近与该浅沟槽隔离103相邻的NMOS器件的沟道区域。

其中，在位于相邻的两个NMOS器件之间的浅沟槽隔离的内部的空洞104，一般设置为与相邻的两个NMOS器件之间的距离相同，以保证相邻的两个NMOS器件均获得相同大小的张应力。

其中，在位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部的空洞104，一般应设置于靠近其中的NMOS器件的一侧，以在对该NMOS器件施加足够的张应力的同时避免张应力对PMOS器件的干扰。在本实施例中，可以通过调节版图角度和尺寸以及调节不同尺寸的浅沟槽隔离103的倾斜角度等，使得空洞104靠近NMOS器件的一侧。

需要解释的是，在本实施例中，浅沟槽隔离103也可以仅包括位于相邻的两个NMOS器件之间的浅沟槽隔离，或仅包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离；该浅沟槽隔离的内部具有空洞104。浅沟槽隔离103也可以同时包括位于相邻的两个NMOS器件之间的浅沟槽隔离以及位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，但只有位于相邻的两个NMOS器件之间的浅沟槽隔离或位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部具有空洞104。此外，浅沟槽隔离103也可以同时包括位于相邻的两个NMOS器件之间的浅沟槽隔离、位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离以及位于相邻的两个PMOS器件之间的浅沟槽隔离，但只有位于相邻的两个NMOS器件之间的浅沟槽隔离或位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部具有空洞104。

至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。在步骤A3之后，可以采用现有技术中的各种方法完成形成栅极、栅极侧壁、源极、漏极、金属硅化物、层间介电层、接触孔、金属层和互连结构等部件的步骤，最终完成整个半导体器件的制造。

在本实施例中，由于在浅沟槽隔离103中形成了空洞104，因此，有如下问题需要在具体的工艺过程中予以注意：

（1）后续所有的涉及刻蚀的工艺（例如：形成栅极的工艺、形成栅极侧壁的工艺、形成锗硅层的工艺、形成金属硅化物的工艺、形成接触孔的工艺等）均应被很好地控制，以对浅沟槽隔离103的不当刻蚀造成空洞104被直接暴露出来。

（2）特别地，应严格控制后续的形成栅极的工艺、形成接触孔的工艺，以避免造成短路或断路现象。

从另一个角度来讲，空洞104的大小、形状和在浅沟槽隔离103中的位置，应当基于后续的刻蚀工艺（特别是形成栅极的工艺以及形成接触孔刻蚀工艺）进行控制，以保证半导体器件的良率。

此外，由于在浅沟槽隔离103的内部形成空洞104可以极大地提高浅沟槽隔离对NMOS器件的沟道施加张应力的能力，因此，可以通过缩减浅沟槽隔离103的尺寸来提高NMOS器件的有源区（AA）的大小。并且，由于尺寸减小的浅沟槽隔离103就可以实现原来需要较大尺寸的浅沟槽隔离才能实现张应力提升效果，因此，如果采用减少沟槽102的横向尺寸的方法来产生空洞104并且保持NMOS有源区的横向尺寸不变，则整个半导体器件（集成电路）的尺寸可以在一定程度上得到减小。

在本发明实施例中，最终形成的半导体器件可以包括PMOS器件，也可以不包括PMOS器件。

本发明实施例的半导体器件的制造方法，通过在与NMOS器件相邻的浅沟槽隔离（位于相邻的两个NMOS器件之间的浅沟槽隔离，和/或，位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离）的内部形成空洞（void或air gap），增强了相应的浅沟槽隔离对NMOS器件的沟道区域的张应力，提高了NMOS器件的载流子迁移率，进而提高了整个半导体器件的性能。

图2示出了本发明实施例提出的一种半导体器件的制造方法的一种典型流程图，用于简要示出该制造方法的典型流程。具体包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成用于加工浅沟槽隔离的掩膜；

步骤S102：通过刻蚀工艺在所述半导体衬底内形成用于容置浅沟槽隔离的沟槽；

步骤S103：在所述沟槽内形成浅沟槽隔离，其中，所述浅沟槽隔离包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且所述位于相邻的两个NMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞；和/或，所述浅沟槽隔离包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞。

实施例二

本发明实施例二提供一种半导体器件，该半导体器件可以采用实施例一的半导体器件的制造方法进行制造。

下面，参照图3来描述本发明实施例的半导体器件的结构。其中，图3为本发明实施例的一种半导体器件的示意性剖视图。

如图3所示，本实施例的半导体器件包括半导体衬底100以及位于半导体衬底100内的浅沟槽隔离103，其中，浅沟槽隔离103包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且位于相邻的两个NMOS器件之间的浅沟槽隔离的内部具有空洞104；和/或，浅沟槽隔离103包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部具有空洞104，如图3所示。

在本实施例中，内部具有空洞104的浅沟槽隔离，优选采用具有张应力特性（即，可以产生张应力）的隔离材料，即，该浅沟槽隔离为具有张应力特性，以保证对NMOS器件的沟道区域施加足够的张应力，提高载流子迁移率。实验表明，在具有张应力特性的浅沟槽内形成空洞，可以进一步增加浅沟槽隔离的应力增强作用，提高浅沟槽隔离对NMOS器件的沟道区域施加的张应力。也就是说，具有张应力特性且内部形成有空洞的浅沟槽隔离，能够对NMOS器件的沟道区域施加更大的张应力。

在本实施例中，空洞（void）104的内部可以为真空，也可以填充有气体。在每个浅沟槽隔离103中，空洞104可以为一个，也可以为多个。空洞104的形状可以为球形、椭球形、柱形或其他各种合适的形状。

其中，浅沟槽隔离103的顶端不低于半导体衬底100的上表面。

示例性地，本实施例的半导体器件可以为采用20nm或28nm制造工艺制得的半导体器件。

示例性地，空洞104为椭球形，其长直径为0-200nm，短直径为0-50nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-100nm至5nm。（其中“负值”代表空洞104的顶端低于半导体衬底100的上表面，“正值”代表空洞104的顶端高于半导体衬底100的上表面）。

其中，在位于相邻的两个NMOS器件之间的浅沟槽隔离的内部的空洞104，一般设置为与相邻的两个NMOS器件之间的距离相同，以保证相邻的两个NMOS器件均获得相同大小的张应力。

其中，在位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部的空洞104，一般应设置于靠近其中的NMOS器件的一侧，以在对该NMOS器件施加足够的张应力的同时避免张应力对PMOS器件的干扰。

需要解释的是，在本实施例中，浅沟槽隔离103也可以仅包括位于相邻的两个NMOS器件之间的浅沟槽隔离，或仅包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离；该浅沟槽隔离的内部具有空洞104。浅沟槽隔离103也可以同时包括位于相邻的两个NMOS器件之间的浅沟槽隔离以及位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，但只有位于相邻的两个NMOS器件之间的浅沟槽隔离或位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部具有空洞104。此外，浅沟槽隔离103也可以同时包括位于相邻的两个NMOS器件之间的浅沟槽隔离、位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离以及位于相邻的两个PMOS器件之间的浅沟槽隔离，但只有位于相邻的两个NMOS器件之间的浅沟槽隔离或位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部具有空洞104。

本发明实施例的半导体器件，还可以包括NMOS器件、PMOS器件以及LDD等其他组件，此处不再赘述。本实施例的半导体器件，可以为SRAM、DRAM以及其他包括NMOS器件的集成电路。

本发明实施例的半导体器件，在与NMOS器件相邻的浅沟槽隔离（位于相邻的两个NMOS器件之间的浅沟槽隔离，和/或，位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离）的内部形成空洞（void或air gap），可以增强相应的浅沟槽隔离对NMOS器件的沟道区域的张应力，提高NMOS器件的载流子迁移率，因而提高了半导体器件的性能。。

实施例三

本发明实施例提供一种电子装置，其使用了根据实施例一所述的半导体器件的制造方法制造的半导体器件，或使用了实施例二所述的半导体器件。由于使用的半导体器件可以增强对NMOS器件的沟道的张应力，提高NMOS器件的载流子迁移率，提高整个半导体器件的性能，因此该电子装置同样具有上述优点，可以具有更好的性能。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成用于加工浅沟槽隔离的掩膜；

步骤S102：通过刻蚀工艺在所述半导体衬底内形成用于容置浅沟槽隔离的沟槽；

步骤S103：在所述沟槽内形成浅沟槽隔离，其中，所述浅沟槽隔离包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且所述位于相邻的两个NMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞；和/或，所述浅沟槽隔离包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，使所述浅沟槽隔离的内部具有空洞的方法包括：在所述步骤S103中，在形成所述浅沟槽隔离时提高填充隔离材料的速率；或者，在所述步骤S102中，提高所述沟槽的纵横比。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述浅沟槽隔离的顶端不低于所述半导体衬底的上表面。

4.如权利要求1至3任一项所述的半导体器件的制造方法，其特征在于，所述空洞在所述浅沟槽隔离内的位置靠近与所述浅沟槽隔离相邻的NMOS器件的沟道区域。

5.如权利要求1至3任一项所述的半导体器件的制造方法，其特征在于，在所述位于相邻的两个NMOS器件之间的浅沟槽隔离的内部的所述空洞，与所述相邻的两个NMOS器件之间的距离相同。

6.如权利要求1至3任一项所述的半导体器件的制造方法，其特征在于，在所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部的所述空洞，位于靠近所述NMOS器件的一侧。

7.如权利要求1至3任一项所述的半导体器件的制造方法，其特征在于，所述空洞为椭球形，其长直径为0-200nm，短直径为0-50nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-100nm至5nm。

8.一种半导体器件，其特征在于，包括半导体衬底以及位于所述半导体衬底内的浅沟槽隔离；

其中，所述浅沟槽隔离包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且所述位于相邻的两个NMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞；

和/或，所述浅沟槽隔离包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞。

9.如权利要求8所述的半导体器件，其特征在于，所述浅沟槽隔离的顶端不低于所述半导体衬底的上表面。

10.如权利要求8所述的半导体器件，其特征在于，所述空洞在所述浅沟槽隔离内的位置靠近与所述浅沟槽隔离相邻的NMOS器件的沟道区域。

11.如权利要求8至10任一项所述的半导体器件，其特征在于，在所述位于相邻的两个NMOS器件之间的浅沟槽隔离的内部的所述空洞，与所述相邻的两个NMOS器件之间的距离相同。

12.如权利要求8至10任一项所述的半导体器件，其特征在于，在所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部的所述空洞，位于靠近所述NMOS器件的一侧。

13.如权利要求8至10任一项所述的半导体器件，其特征在于，所述空洞为椭球形，其长直径为0-200nm，短直径为0-50nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-100nm至5nm。

14.一种电子装置，其特征在于，包括权利要求8至13任一项所述的半导体器件。