CN104143986A - 一种Delta Sigma调制器及其实现调制的方法 - Google Patents

Abstract

一种Delta Sigma调制器及其实现调制的方法，包括对输入的数据进行预处理；根据当前的数据预测DSM调制结果；最后根据预处理后的数据及预测的结果，对当前的数据进行DSM调制。本发明通过对输入数据的预处理，以及对DSM调制结果的预测，在DSM中实现了多级流水线寄存器结构，这样，在不影响原传输函数的特性的同时，改善了加法器等关键路径的时序，从而提高了电路运行的采样频率，进而提高了SNR性能。

Description

一种Delta Sigma调制器及其实现调制的方法

技术领域

本发明涉及，尤指一种Delta Sigma调制器及其实现调制的方法。 

背景技术

Delta Sigma调制器(其中，Delta Sigma表示三角积分)，下文简称为DSM。DSM采用过采样(即相对于信号带宽，采样率要高出很多倍)和噪声成形技术(即量化噪声主要分布在带外，带内噪声低)，可以将多比特的输入信号调制为低比特甚至是单比特的输出信号，同时，可以保持信号的信号噪声比(SNR，Signal to Noise Ratio)性能。由于DSM可以将多比特非恒包络的信号，转换为单比特恒包络的信号，因此，如果DSM和大功率放大器一起使用，可以极大地改善功放效率。 

在过去的几十年里，DSM在音频领域得到了广泛的应用，因为音频信号的带宽较低，所以，对DSM实现时的采样率要求也很低。最近几年来，随着通信领域3G、4G技术的发展，为了提高发射机的效率，对DSM在通信领域中的应用期望也越来越高。 

DSM在高速数据处理领域如通信领域中应用遇到的最大挑战来自于采样频率。由于通信信号的带宽非常宽，与音频信号的几千赫兹(Hz，Hertz)的带宽相比，通信信号有几兆Hz甚至几十兆Hz带宽。由于DSM采用了过采样技术，过采样率越高输出信号的SNR性能越好，因此对于通信的高带宽信号，为了保证输出的SNR性能，需要DSM工作在更高的采样频率。 

对于数字发射机来说，DSM电路一般使用数字电路来实现，通常选择场可编程门阵列(FPGA，Field Programmable Gate Array)或者集成电路(IC，Integrated Circuit)来实现。FPGA电路的工作时钟在400MHz以下，IC电路通过门级优化可以达到1GHz左右。但是，由于DSM电路内部存在反馈环路， 是无法通过普通的添加流水线寄存器的方式来优化电路时序的，因此，想要以通过提高采样频率的方法来提高DSM的SNR性能，对于FPGA和IC电路来说是一件非常困难的事情。 

图1为传统的DSM结构示意图，如图1所示，传统的DSM结构，其传输函数存在很多加法器，而这些加法器往往只有一个流水线寄存器作为输出，这样，在电路实现时，影响电路时序的关键路径都集中在了加法器上，从而影响了整个电路的工作性能。如果只是简单的向电路中增加流水线寄存器，会导致整个反馈环路的传输函数发生变化，从而无法实现原有功能。 

为了在通信上实现高性能的DSM电路，目前业界的解决方法大致有两种：一种是，采用模拟电路实现DSM电路的功能，经常被各种模/数转换(ADC)器件使用。但是对于通信用发射机结构，由于处理的是数字信号，所以这种DSM是无法适用。另一种是，采用一些数字方法进行优化，例如多相分解、时间交织等，通过并行方式来提高采样速率，但是这种并行方式使得电路结构变得更为复杂，导致工作速度受到影响，很难实现。 

现有的专利文献包括：专利申请号为CN201010230424.9的中国专利申请“具有三角积分调变架构的音讯产生装置及其方法”，以及专利号为US6518905B2的美国专利“Parallel Time Interleaved Delta Sigma Modulator”(并行时间交织Delta Sigma调制器)。其中，第201010230424.9号中国专利申请存在以下不足：该专利只是针对一般的模拟或者低速电路设计，没有指明高速的采样频率下的实现方法，不适用于高速采样频率的设计场合。第US6518905B2号外国专利申请存在以下不足：该发明采用了多个DSM并行支路，同时对模拟输入信号进行连续时间的DSM处理，之后使用不同相位的时钟进行采样，并恢复为一个高速采样率的数据输出。这种方法只适合于模拟电路，无法用于数字电路以及发射机结构。 

发明内容

有鉴于此，本发明提供一种Delta Sigma调制器及其实现调制的方法，能够提高DSM的采样速率，进而提高DSM的SNR性能，保证DSM在高速数据处理领域中的应用。 

为了解决上述技术问题，本发明公开了一种Delta Sigma调制器DSM，至少包括输入数据预处理单元、DSM传输函数和量化单元，以及超前预测单元，其中， 

输入数据预处理单元，用于对输入的数据进行预处理，经过预处理后的数据输出至DSM传输函数和量化单元、经过中间代数变换后的各路数据输出至超前预测单元； 

DSM传输函数和量化单元，用于接收来自输入数据预处理单元以及超前预测单元的数据，对接收到的数据实现DSM功能； 

超前预测单元，用于接收来自输入数据预处理单元的经过中间代数变换后的各路数据，以及来自DSM传输函数和量化单元的寄存器输出的数据和量化器输出的数据；根据接收到的当前的数据，预测超前时刻的DSM传输函数和量化单元的量化器输出值，并反馈给DSM传输函数和量化单元。 

所述DSM还包括并行处理单元，用于接收所述输入的数据，以及来自所述DSM传输函数和量化单元的寄存器输出的数据和量化器输出的数据；对接收到的数据进行并行处理，得到并行输出。 

所述中间代数变换后的各路数据中的路数与所述输入的数据的级数减一。 

所述DSM传输函数和量化单元包括加法器、多级流水线寄存器，和量化器。 

所述输入的数据为单级数据，所述多级流水线寄存器为一级流水线寄存器； 

或者，所述输入的数据是多级数据，所述多级流水线寄存器的级数与输入的数据的级数相同。 

所述中间代数变换后的各路数据中的路数与所述输入的数据的级数减一； 

所述DSM传输函数和量化单元包括加法器、多级流水线寄存器，和量化器； 

所述输入的数据为多条并行的多级数据，所述多级流水线寄存器为第一 条支路的流水线寄存器，其输出的当前的数据作为第一条并行支路； 

所述并行处理单元并行处理得到(所述并行支路数量M-1)条并行支路； 

其中，每条支路的流水线级数为：输入数据的级数N与并行支路数量M之商的结果。 

所述输入数据预处理单元中设置有有限冲击响应滤波FIR器。 

所述DSM为一阶结构、或二阶结构、或三阶或三阶以上结构。 

本发明还提供一种Delta Sigma调制器DSM实现调制的方法，包括： 

对输入的数据进行预处理；根据当前的数据预测DSM调制结果； 

根据预处理后的数据及预测的结果，对当前的数据进行DSM调制。 

所述根据当前的数据预测DSM调制结果为：根据所述DSM中的寄存器输出的数据和量化器输出的数据，以及所述预处理中经过中间代数变换后的各路数据，预测超前时刻的DSM中量化器输出值，并反馈回DSM。 

所述中间代数变换后的各路数据中的路数与所述输入的数据的级数减一。 

所述预处理包括：FIR处理、延迟和分配处理。 

所述输入的数据为单级数据，所述DSM调制方法为传统DSM调制方法。 

所述输入的数据为多级数据；所述DSM调制中的多级流水线寄存器的级数与输入的数据的级数相同；且， 

所述预处理和预测中均包括多级化的处理。 

所述输入的数据为多条并行的多级数据；该方法还包括：对所述DSM中的寄存器输出的数据和量化器输出的数据，以及输入的数据进行并行处理； 

所述DSM调制中的多级流水线寄存器为第一条支路的流水线寄存器，其输出的当前的数据作为第一条并行支路；并行处理后得到(所述并行支路M-1)条并行支路； 

其中，每条支路的流水线级数为：输入数据的级数N与并行支路数量M之商的结果。 

本申请技术方案包括对输入的数据进行预处理；根据当前的数据预测 DSM调制结果；最后根据预处理后的数据及预测的结果，对当前的数据进行DSM调制。本发明通过对输入数据的预处理，以及对DSM调制结果的预测，在DSM中实现了多级流水线寄存器结构，这样，在不影响原传输函数特性的同时，改善了加法器等关键路径的时序，从而提高了电路运行的采样频率，进而提高了SNR性能。 

进一步地，本发明通过并行处理，使得本发明提供的DSM支持并行数据的调制，在DSM中实现了多级流水线寄存器结构的基础上，进一步实现了更高的采样频率，大大提高了DSM的采样速率，进一步提高了DSM的SNR性能，从而更好地保证了DSM在高速数据处理领域中的应用。 

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中： 

图1为传统的DSM结构示意图； 

图2为本发明DSM结构示意图； 

图3为本发明实现DSM高速流水线处理装置的实施例的结构示意图； 

图4为本发明图3中的DSM高速流水线处理装置的实施例优化时序后的电路结构示意图； 

图5为本发明图4中输入数据预处理单元和超前预测单元的实施例的结构示意图； 

图6为本发明实现DSM高速流水线并行处理装置的实施例的结构示意图； 

图7为本发明图6中输入数据预处理单元和超前预测单元的实施例的结构示意图； 

图8为本发明DSM实现调制的方法的流程图。 

具体实施方式

图2为本发明DSM结构示意图，如图2所示，至少包括输入数据预处理单元、DSM传输函数和量化单元，以及超前预测单元，其中， 

输入数据预处理单元，用于对输入的数据进行预处理，例如进行有限冲击响应滤波(FIR，Finite Impulse Response filter)处理，以及对输入的数据进行延迟和分配(如代数组合和数学变换即代数变换后的输出)等处理，经过处理后的数据输出至DSM传输函数和量化单元、而经过中间代数变换后的各路数据输出至超前预测单元。 

通过本发明输入数据预处理单元的处理，输入的数据产生了Z^-1到Z^-N的变化(N表示级数，同时，N也对应DSM传输函数和量化单元内的多级流水线级数)，也就是说，为DSM传输函数和量化单元的多级实现提供了基础。其中，所述中间代数变换后的各路数据中的路数与所述输入的数据的级数减一。 

DSM传输函数和量化单元，用于接收来自输入数据预处理单元以及超前预测单元的数据，对接收到的数据实现DSM功能。DSM传输函数和量化单元由加法器、多级流水线寄存器，和量化器组成，可以是一阶、二阶以及高阶。本发明的DSM传输函数和量化单元与传统DSM处理模块的不同之处在于：本发明的DSM传输函数和量化单元的传输函数具有多级流水线寄存器结构，但是，从整个系统来看，传输函数特性是保持不变的，没有因为时序的优化而受到影响。 

超前预测单元，用于接收来自输入数据预处理单元以及DSM传输函数和量化单元的数据，根据接收到的当前的数据，预测超前时刻的量化器输出值，并反馈输出给DSM传输函数和量化单元。其中，来自DSM传输函数和量化单元的数据包括来自其中的寄存器输出的数据和量化器输出的数据。 

通过本发明超前预测单元的处理，一方面，对数据信号进行了校正；另一方面，输入的数据产生了Z^-1到Z^-N的变化，也就是说，本发明超前预测单元与输入数据预处理单元配合，为DSM传输函数和量化单元的多级流水线结构的实现提供了保障。 

本发明输入数据预处理单元、DSM传输函数和量化单元，以及超前预测单元，统称为DSM高速流水线处理装置。本发明提供的DSM高速流水线处 理装置，通过输入数据预处理单元和超前预测单元，在DSM中实现了多级流水线寄存器结构，这样，在不影响原传输函数的特性的同时，改善了加法器等关键路径的时序，从而提高了电路运行的采样频率，进而提高了SNR性能。 

图3为本发明实现DSM高速流水线处理装置的实施例的结构示意图，本实施例中以N＝4级流水线为例，如图3所示， 

输入的数据u(n+4)首先经过输入数据预处理单元的处理，进行等效的FIR处理及延迟等处理后，得到f_x(n)并输出给DSM传输函数和量化单元，同时，经过中间代数变换的各路数据输出给超前预测单元，本实施例中以N＝4级为例，则中间代数变换的数据有(N-1)＝3路； 

超前预测单元接收来自输入数据预处理单元中经过中间代数变换的各路数据，以及DSM传输函数和量化单元反馈的来自多级流水线寄存器输出的y(n)和来自量化器输出的v(n)，根据接收到的当前的数据的信号状态，预测超前时刻的量化器输出值v_x(n)，并反馈输出给DSM传输函数和量化单元的输入端； 

由于具有输入数据预处理单元和超前预测单元(具体实现在图5中进行详细描述)，使得输入的数据产生了Z^-1到Z^-4的变化，因此，在DSM传输函数和量化单元所包含的电路中，寄存器是具有多级流水线的，为实现时序的优化提供了前提条件。 

在图3所示的DSM高速流水线处理装置的结构基础上，通过电路的等效变换，本领域技术人员很容易得到一个优化时序后的DSM高速流水线处理装置的电路结构，如图4所示，DSM传输函数和量化单元所包含的电路中，多级流水线寄存器的4级流水线分散在了多处位置，比如，在加法器与量化器之间的通路上、加法器之间的通路上、DSM高速流水线处理装置中的加法器与输入数据预处理单元之间的通路上，以及DSM高速流水线处理装置中的加法器与超前预测单元之间的通路上。这样，无疑相当于在电路中增加了多级的流水线，大大提高了电路的运行速度。 

图3和图4中的输入数据预处理单元和超前预测单元的电路结构，如图5所示，输入数据预处理单元包括多级寄存器和加法器，其本质上等效于一个输入信号的FIR滤波器结构，因此非常适合插入流水线寄存器进行时序优 化，而且不会对电路的运行速度造成影响。输入数据预处理单元的具体实现方法很多，属于本领域技术人员的惯用技术手段，图5仅仅是举例说明而已，并不用于限定本发明的保护范围。 

按照实际的电路来实现，如图5所示，超前预测单元包括多个单比特量化器和加法器，具体实现方法很多，属于本领域技术人员的惯用技术手段，图5仅仅是举例说明而已，并不用于限定本发明的保护范围。图5所示的电路比较复杂，所以也可以按照输入和输出的关系等效为一个查找表结构，并且由于单比特量化器的存在，使得所需要的查找表输入位宽很小，这样也保证了查找表的规模在可实现的范围内。从图5可以看到，超前预测单元的输入和输出端都有流水线寄存器，所以进一步保证了这个结构的时序是非常好的，不会影响电路整体运行速度。 

从图5所示的电路结构可见，图4所示的DSM高速流水线处理装置的机构整体运行速度非常高，保证了DSM工作在很高的采样速率下，非常适合集成电路(IC)实现。 

进一步，如图2所示，本发明DSM还包括并行处理单元，用于将DSM高速流水线处理装置扩展为DSM高速流水线并行处理装置。 

并行处理单元，接收输入的数据，以及来自DSM传输函数和量化单元的数据，并对其进行并行处理，得到并行输出。其中，来自DSM传输函数和量化单元的数据包括来自其中的寄存器输出的数据和量化器输出的数据。 

加入并行处理单元后的DSM高速流水线并行处理装置，将DSM高速流水线处理装置输出的当前的数据作为第一条并行支路，并根据第一条并行支路输出数据的信号状态，运算出其他(M-1)条并行支路输出数据的信号状态，其中M表示并行支路，从而实现了允许输入数据为M路并行数据，而利用并行处理单元将单路输出扩展为M路并行输出。也就是说，单路DSM工作采样频率为Fs，那么，本发明提供的DSM高速流水线并行处理装置的结构，在DSM中实现了多级流水线寄存器结构的基础上，进一步实现了更高即M*Fs的采样频率，大大提高了DSM的采样速率，进一步提高了DSM的SNR性能，从而更好地保证了DSM在高速数据处理领域中的应用。 

图6为本发明实现DSM高速流水线并行处理装置的实施例的结构示意 图，本实施例中以级数N＝4级流水线、并行支路数量M＝4条并行支路数据流为例，如图6所示，与图3所示电路相比，输入信号由单路传输数据流变为4路并行数据流，DSM传输函数和量化单元所包含的电路中的4级流水线寄存器作为第一条支路的流水线寄存器，再增加并行处理单元。 

在图6中，DSM传输函数和量化单元输出的数据v(4k)是并行数据流的第一支路，而并行处理单元通过获得的来自DSM高速流水线处理装置的当前数据，扩展得到了并行数据流的其他三条支路的数据如图6中的v(4k+1)、v(4k+2)和v(4k+3)，从而组成了完整的并行输出数据流。 

如图6所示，并行处理单元的输入数据，分别来自DSM传输函数和量化单元的寄存器和量化器的输出，以及原始输入的数据的4路并行输入信号，可以看到数据都是单向流动的，因此，非常适合插入流水线寄存器进行优化，从而提高了电路的运行速度。 

图6中的输入数据预处理单元和超前预测单元的电路结构，如图7所示，与图5相比，图7中的输入预处理单元输入的数据变成了并行信号流，其他的结构都是相同的，对于本领域技术人员来讲，具体实现是惯用技术手段，并不用于限定本发明的保护范围，这里不再赘述。 

从图2～图7所示的结构示意可见， 

当输入的数据为单级时，本发明DSM中的多级流水线寄存器为一级流水线寄存器，也就是说，此时本发明DSM就是传统的DSM； 

当输入的数据是多级时，本发明DSM中的多级流水线寄存器的级数与输入的数据的级数相同，通过采用多级流水线寄存器作为输出，在不影响原传输函数的特性的同时，改善了加法器等关键路径的时序，从而提高了电路运行的采样频率，进而提高了SNR性能； 

当输入的数据为多条并行的多级数据结构时，多级流水线寄存器为第一条支路的多级流水线寄存器，其输出的当前的数据作为第一条并行支路；并行处理单元并行处理得到(并行支路数量M-1)条并行支路。在并行结构变换后，输入数据的级数N与并行支路数量之商的结果，表示为：每条支路的流水线级数＝N/(并行支路数量M)。比如，在N＝4，并行支路数M＝1时，每条并行支路的流水线级数＝4/1＝4；再如，在N＝4，并行支路数M＝4时，每条并 行支路的流水线级数＝4/4＝1；又如，在N＝4，并行支路数M＝2时，每条并行支路的流水线级数＝4/2＝2。此时，本发明在DSM中实现了多级流水线寄存器结构的基础上，通过并行处理，进一步实现了更高的采样频率，大大提高了DSM的采样速率，进而提高了DSM的SNR性能，从而保证了DSM在高速数据处理领域中的应用。 

以上图3～图7所示的实施例中，均按照一阶DSM结构为例，本发明提供的DSM可以扩展至二阶、三阶以及更高阶的结构，并行可以用在DSM电路的多种具体拓扑结构，具体实现是本领域技术人员在本发明提供的DSM结构基础之上，容易实现的，其具体实现方式很多，并不用于限定本发明的保护范围。本发明强调的是，一方面，本发明提供的DSM高速流水线处理装置，通过输入数据预处理单元和超前预测单元，在DSM中实现了多级流水线寄存器结构，这样，在不影响原传输函数的特性的同时，改善了加法器等关键路径的时序，从而提高了电路运行的采样频率，进而提高了SNR性能；另一方面，本发明提供的DSM高速流水线并行处理装置的结构，在DSM中实现了多级流水线寄存器结构的基础上，进一步实现了更高的采样频率，大大提高了DSM的采样速率，进一步提高了DSM的SNR性能，从而更好地保证了DSM在高速数据处理领域中的应用。 

本发明还提供一种利用本发明的DSM实现调制的方法，如图3所示，具体包括以下步骤： 

步骤300：对输入的数据进行预处理。 

本步骤具体包括：对输入的数据进行FIR处理，以及对输入的数据进行延迟和分配处理等，将输入的数据产生Z^-1到Z^-N的变化(N表示级数)，也就是说，为DSM的高阶实现即多级实现提供了基础。 

其中，FIR处理、延迟和分配处理的具体实现属于本领域技术人员的惯用技术手段，并不用于限定本发明的保护范围，这里不再赘述。本步骤强调的是，通过对输入的数据进行预处理，将输入的数据产生了Z^-1到Z^-N的变化(N表示级数)，也就是说，为DSM的多级实现提供了基础。 

步骤301：根据当前的数据预测DSM调制结果。 

具体包括：根据DSM中的寄存器输出的数据和量化器输出的数据，以及预处理中经过中间代数变换后的各路数据，预测超前时刻的DSM中量化器输出值，并反馈作为DSM的输入。其中，当前的数据是指超前预测单元的输入，包括中间代数变换后的u(n)～u(n+(N-1))，以及当前的DSM寄存器和量化器状态y(n)和v(n)。所得到的未来的预测值是指：超前预测单元的输出v_x(n)，以及DSM寄存器和量化器的下一个更新值y(n+1)和v(n+1)。如图5所示的超前预测单元的数学原理可以从DSM的数学关系式推导出来，具体实现是本领域技术人员的惯用技术手段，这里不再赘述。 

步骤302：根据预处理后的数据及预测的结果，对当前的数据进行DSM调制。 

本发明方法中，输入的数据可以为单级数据，此时，多级流水线寄存器为一级流水线寄存器，DSM调制方法与传统的DSM调制方法一致； 

本发明方法中，输入的数据可以为多级数据，那么，步骤302中的DSM调制中采用对应的多级流水线寄存器实现调制，多级流水线寄存器的级数与输入的数据的级数相同；同时，预处理和预测步骤中，均包括将输入的数据产生从Z^-1到Z^-4的变化即多级化的处理，具体实现属于本领域技术人员的惯用技术手段，这里不再赘述。这样，本发明方法在不影响原传输函数的特性的同时，改善了加法器等关键路径的时序，从而提高了电路运行的采样频率，进而提高了SNR性能。 

本发明方法中，输入的数据还可以为多条并行的多级数据，此时，本发明方法还包括：对DSM中的寄存器输出的数据和量化器输出的数据，以及输入的数据进行并行处理，得到对应并行输入结构的并行数据输出。此时，步骤302中的DSM调制中采用对应第一条支路的多级流水线寄存器实现调制，其输出的当前的数据作为第一条并行支路；并行处理单元并行处理得到(并行支路数量M-1)条并行支路。在并行结构变换后，每条支路的流水线级数＝N/(并行支路数量M)。比如，在N＝4，并行支路数M＝1时，每条并行支路的流水线级数＝4/1＝4；再如，在N＝4，并行支路数M＝4时，每条并行支路的流水线级数＝4/4＝1；又如，在N＝4，并行支路数M＝2时，每条并行支路的流水线级数＝4/2＝2。 

本发明DSM在DSM中实现了多级流水线寄存器结构的基础上，通过并行处理，进一步实现了更高的采样频率，大大提高了DSM的采样速率，进一步提高了DSM的SNR性能，从而更好地保证了DSM在高速数据处理领域中的应用。 

以上所述，仅为本发明的较佳实例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 

Claims (15)

1.一种Delta Sigma调制器DSM，其特征在于，至少包括输入数据预处理单元、DSM传输函数和量化单元，以及超前预测单元，其中，

输入数据预处理单元，用于对输入的数据进行预处理，经过预处理后的数据输出至DSM传输函数和量化单元、经过中间代数变换后的各路数据输出至超前预测单元；

DSM传输函数和量化单元，用于接收来自输入数据预处理单元以及超前预测单元的数据，对接收到的数据实现DSM功能；

超前预测单元，用于接收来自输入数据预处理单元的经过中间代数变换后的各路数据，以及来自DSM传输函数和量化单元的寄存器输出的数据和量化器输出的数据；根据接收到的当前的数据，预测超前时刻的DSM传输函数和量化单元的量化器输出值，并反馈给DSM传输函数和量化单元。

2.根据权利要求1所述的Delta Sigma调制器，其特征在于，所述DSM还包括并行处理单元，用于接收所述输入的数据，以及来自所述DSM传输函数和量化单元的寄存器输出的数据和量化器输出的数据；对接收到的数据进行并行处理，得到并行输出。

3.根据权利要求1或2所述的Delta Sigma调制器，其特征在于，所述中间代数变换后的各路数据中的路数与所述输入的数据的级数减一。

4.根据权利要求3所述的Delta Sigma调制器，其特征在于，所述DSM传输函数和量化单元包括加法器、多级流水线寄存器，和量化器。

5.根据权利要求4所述的Delta Sigma调制器，其特征在于，所述输入的数据为单级数据，所述多级流水线寄存器为一级流水线寄存器；

或者，所述输入的数据是多级数据，所述多级流水线寄存器的级数与输入的数据的级数相同。

6.根据权利要求2所述的Delta Sigma调制器，其特征在于，所述中间代数变换后的各路数据中的路数与所述输入的数据的级数减一；

所述DSM传输函数和量化单元包括加法器、多级流水线寄存器，和量化器；

所述输入的数据为多条并行的多级数据，所述多级流水线寄存器为第一条支路的流水线寄存器，其输出的当前的数据作为第一条并行支路；

所述并行处理单元并行处理得到(所述并行支路数量M-1)条并行支路；

其中，每条支路的流水线级数为：输入数据的级数N与并行支路数量M之商的结果。

7.根据权利要求3所述的Delta Sigma调制器，其特征在于，所述输入数据预处理单元中设置有有限冲击响应滤波FIR器。

8.根据权利要求1或2所述的Delta Sigma调制器，其特征在于，所述DSM为一阶结构、或二阶结构、或三阶或三阶以上结构。

9.一种Delta Sigma调制器DSM实现调制的方法，其特征在于，包括：

对输入的数据进行预处理；根据当前的数据预测DSM调制结果；

根据预处理后的数据及预测的结果，对当前的数据进行DSM调制。

10.根据权利要求9所述的方法，其特征在于，所述根据当前的数据预测DSM调制结果为：根据所述DSM中的寄存器输出的数据和量化器输出的数据，以及所述预处理中经过中间代数变换后的各路数据，预测超前时刻的DSM中量化器输出值，并反馈回DSM。

11.根据权利要求10所述的方法，其特征在于，所述中间代数变换后的各路数据中的路数与所述输入的数据的级数减一。

12.根据权利要求11所述的方法，其特征在于，所述预处理包括：FIR处理、延迟和分配处理。

13.根据权利要求9～12任一项所述的方法，其特征在于，所述输入的数据为单级数据，所述DSM调制方法为传统DSM调制方法。

14.根据权利要求9～12任一项所述的方法，其特征在于，所述输入的数据为多级数据；所述DSM调制中的多级流水线寄存器的级数与输入的数据的级数相同；且，

所述预处理和预测中均包括多级化的处理。

15.根据权利要求9～12任一项所述的方法，其特征在于，所述输入的数据为多条并行的多级数据；该方法还包括：对所述DSM中的寄存器输出的数据和量化器输出的数据，以及输入的数据进行并行处理；

所述DSM调制中的多级流水线寄存器为第一条支路的流水线寄存器，其输出的当前的数据作为第一条并行支路；并行处理后得到(所述并行支路M-1)条并行支路；

其中，每条支路的流水线级数为：输入数据的级数N与并行支路数量M之商的结果。