CN104011664A - 使用三个标量项的超级乘加(超级madd)指令 - Google Patents

Abstract

本发明描述了具有执行单元逻辑电路的处理核，所述执行单元逻辑电路使第一寄存器存储第一向量输入操作数，使第二寄存器存储第二向量输入操作数，以及第三寄存器存储包含标量输入操作数a、b、c的打包数据结构。所述执行单元逻辑电路还包括用于执行操作(a*(第一向量输入操作数))+(b*(第二向量操作数))+c的乘法器。

Description

使用三个标量项的超级乘加(超级MADD)指令

技术领域

本发明的领域一般涉及计算系统，且尤其涉及使用三个标量项的超级多次加法指令。

背景技术

图1示出了用0来实现的处理核100的高级示图。

半导体芯片上的逻辑电路。该处理核包括流水线101。该流水线由各自被设计成在完全执行程序代码指令所需的多步骤过程中执行特定步骤的多个级组成。这些通常至少包括：1)指令取出和解码；2)数据取出；3)执行；4)写回。执行级对由相同指令标识出并在另一上述先前级(例如，步骤2)中被取出的数据执行由上述先前步骤(例如在步骤1)中所取出和解码的指令所标识出的特定操作。被操作的数据通常是从(通用)寄存器存储空间102中取出的。在该操作完成时所创建的新数据通常也被“写回”到寄存器存储空间(例如，在级4处)。

与执行级相关联的逻辑电路通常由多个“执行单元”或“功能单元”103_1至103_N构成，这些单元各自被设计成执行其自身的独特的操作子集(例如，第一功能单元执行整数数学操作，第二功能单元执行浮点指令，第三功能单元执行自/至高速缓存/存储器的加载/存储操作等等)。由所有这些功能单元执行的所有操作的集合与处理核100所支持的“指令集”相对应。

两种类型的处理器架构在计算机科学领域中被广泛认可：“标量”和“向量”。标量处理器被设计成执行对单个数据集进行操作的指令，而向量处理器被设计成执行对多个数据集进行操作的指令。图2A和图2B示出比较示例，其例示了标量处理器和向量处理器之间的基本不同之处。

图2A示出标量AND(与)指令的示例，其中单个操作数集A和B被加在一起以产生奇异(或“标量”)结果C(即，AB＝C)。相比之下，图2B示出向量AND指令的示例，其中两个操作数集A/B和D/E并行地分别加在一起以同时产生向量结果C和F(即，A.AND.B＝C和D.AND.E＝F)。根据术语学，“向量”是具有多个“元素”的数据元素。例如，向量V＝Q，R，S，T，U具有五个不同元素：Q，R，S，T和U。示例性向量V的“大小”为五(因为它具有五个元素)。

图1还示出与通用寄存器空间102不同的向量寄存器空间107的存在。具体而言，通用寄存器空间102名义上用于存储标量值。由此，当执行单元中的任一个执行标量操作时，它们名义上执行从通用寄存器存储空间102中调用的操作数(并且将结果写回到通用寄存器存储空间102)。相比之下，当执行单元中的任一个执行向量操作时，它们名义上执行从向量寄存器空间107调用的操作数(并且将结果写回向量寄存器空间107)。存储器的不同区域可类似地被分配以供存储标量值和向量值。

还注意到，在到功能单元103_1至103_N的相应输入以及来自功能单元103_1至103_N的相应输出处，存在掩码逻辑104_1至104_N以及105_1至105_N。在各种实现中，对于向量操作，这些层中只有一层实际上被实现——尽管这并不是严格的要求(尽管图1中未描绘，但可以想到，仅执行标量操作而非向量操作的执行单元不需要具有任何掩码层)。对于采用掩码的任何向量指令，输入掩码逻辑104_1至104_N和/或输出掩码逻辑105_1至105_N可用于控制针对该向量指令对哪些元素进行有效地操作。这里，掩码向量是从掩码寄存器空间106中被读取(例如，连同从向量寄存器存储空间107中被读取的输入操作数向量一起)并且被呈现给掩码逻辑104、105层中的至少一者。

在执行向量程序代码的过程中，每一个向量指令无需要求全数据字。例如，用于某些指令的输入向量可以仅是8个元素，用于其他指令的输入向量可以是16个元素，用于其他指令的输入向量可以是32个元素等等。因此，掩码层104/105被用于标识全向量数据字的一元素集合，该元素集合应用于特定指令以便实现跨指令的不同向量大小。通常，对于每一个向量指令，掩码寄存器空间106中所保持的特定掩码图案被该指令调出，从掩码寄存器空间中被取出，并且被提供给掩码层104/105中的任一者或两者，以“启用”针对该特定向量操作的正确的元素集合。

附图简述

本发明是作为示例说明的，而不仅限制于各个附图的图形，在附图中，类似的参考编号表示类似的元件，其中：

图1示出处理器流水线；

图2A和2B比较标量和向量操作；

图3示出了在可执行VPLANE指令的执行单元之内的逻辑电路的实施例；

图4示出了用于VPLANE指令的操作的方法；

图5示出了在控制字段中包括标量操作数数据的指令格式；

图6A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的方框图。

图6B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的方框图。

图7A-C是示出根据本发明的实施例的示例性专用向量友好指令格式的方框图。

图8是根据本发明的一个实施例的寄存器架构的方框图。

图9A是根据本发明的实施例的连接到管芯上(on-die)互联网络且具有第二级(L2)高速缓存的本地子集的单CPU核的框图。

图9B是根据本发明的各实施例的图9A中的CPU核的一部分的展开图。

图10是示出根据本发明的实施例的示例性无序架构的框图。

图11示出根据本发明一个实施例的系统的框图。

图12示出根据本发明的实施例的第二系统的框图。

图13是根据本发明的实施例的第三系统的框图。

图14是根据本发明的实施例的SoC的框图。

图15是根据本发明的实施例的单核处理器和多核处理器的框图，具有集成的存储器控制器和图形器件。

图16是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。

详细描述

图3和4示出了用于执行“超级”MADD指令VPLANE的方法和对应的逻辑电路，该指令执行如下操作：V1[]＝(a*V2[])+(b*V3[])+c，其中，V1[]是结果向量，V2[]和V3[]是输入向量，并且a、b以及c是标量401。如图3中所观察到的那样，执行该操作的执行单元可采用一种以VPLANE R1；R2；R3；R4/M为形式的指令格式技术。在这样做的过程中，指令格式单独地是指：i)用于存储结果V1[]的目的地寄存器的地址R1；ii)两个分开的输入操作数寄存器地址R2和R3，分别用于存储输入操作数V2[]、V3[]；以及iii)第三输入操作数地址R3或M，用于定义在其中找到标量a、b以及c中的每一个的寄存器或存储器存储位置。或者，该指令格式可以采取VPLANE R1；R2；R3/M的形式，其中R1保持源操作数之一和目的地。VPLANE指令的更正式的格式可包括写掩码(例如，VPLANE R1；k；R2；R3；R4/M，其中k对应于掩码向量)。在又一个实施例中，仅仅写入掩码(图1的层105)被用作该架构的一部分。为了简单，本说明书的其余部分将主要参照这种VPLANE R1；R2；R3；R4/M格式。

在一实施例中，标号R1、R2、R3和R4中的每一个对应于图1的向量寄存器空间107中的位置。相似的是，M对应于在存储器中存储了向量值的位置。在一实施例中，标量值a、b以及c是从名义上被用于存储向量的存储空间R4/M中调用的。即，该VPLANE指令具有五个输入操作数(V2[],V3[],a,b以及c)，但是仅仅消耗三个输入数据源(例如，三个寄存器或两个寄存器和一存储器位置)。

为了实现输入信息的压缩，正如图3中所观察到的那样，标量a、b、c被“打包”到同一输入数据结构中，以有效地从单个源中提供了这三个标量。特别是，“经打包”的或像向量的数据结构包含在R4/M中的标量值a、b、c，该数据结构并不必然地具有与该指令所调出的其它向量相同的向量大小。由此，不像典型的向量指令那样(其中，每一个输入操作数是相同大小的向量)，VPLANE指令的结构接受这样一种可能：一组输入操作数V2[],V3[]将都是第一大小(由机器支持的任何向量大小)的向量，同时另一个输入操作数基本上是不同的第二大小(三)的向量。

如在图3和4中观察到的，VPLANE指令的执行逻辑电路包括分别保持V2[]，V3[]以及a、b、c标量的寄存器310、311以及312。这些执行单元资源还包括熔合的乘法器313。输出结果被从该乘法器313传递到结果寄存器319。在一实施例中，熔合的乘法器313基本上包括两个“并排的”乘法器，每一个乘法器由其自己的各个选择逻辑314、316(以产生部分乘积项)及其自己的各个华莱士树电路315、317(或其它合适的加法器电路，以添加该部分乘积)构成。通过使用这种“并排的”方式，(a*V2[])和(b*V3[])这两项可以被基本上同时计算出。

参照图3，“左半边”乘法器是由选择逻辑314和华莱士树电路315构成的。选择逻辑314构造用于(a*V2[])乘法的部分乘积，并且华莱士树电路315对这些部分乘积求和以确定(a*V2[])最终乘积。相似的是，“右半边”乘法器是由选择逻辑316和华莱士树电路317构成的。选择逻辑316构造用于(b*V3[])乘法的部分乘积，并且华莱士树电路317对这些部分乘积求和以确定(b*V3[])最终乘积。然后，由“底部”加法器318将(a*V2[])和(b*V3[])最终乘积与标量项c相加，以产生最终结果V1[]。

如上所述的熔合的乘法对应于在加法器318处的单次绕行。此处，至少为了浮点操作数，图3中所观察到的V2[],V3[],a,b,c输入值对应于尾数值。指数加法以实现该乘法是通过图3中未示出的加法电路来实现的。考虑到执行单元作为一个整体可对其进行操作的不同的输入值的动态范围，图3的尾数值在考虑到其各自的指数值的情况下可能需要被移动以实现正确的对准。在加法级(比如底部加法器318)中，这种移动可以产生取整误差。

与通过同一乘法累加电路而“循环两次”由此使两个单独的取整误差(例如，第一循环确定了(a*V2[])+c(所创建的第一取整误差)，以及第二循环确定了(b*V3[])并将其加到(a*V2[])+c(所创建的第二取整误差))级联起来的方法相比，如上所述的熔合的乘法可以使加法取整误差最小化至单次取整误差。指出下列这一点是恰当的：尽管使取整误差级联起来，但是通过同一乘法电路而循环两次的方法可能对于各种应用而言是足够的了，因此，可以被视为本发明的一实施例。在一实施例中，两个不同的操作码被底层的指令集使用，以指定熔合的乘法或“循环两次”是否要被使用。

在图3中，加数标量c被提供到底部加法器318，但是可以两者择一地被输入到华莱士树315、316之一中(这取决于华莱士树的大小)。也可想像的是，某些另外的或备选的方法可以选择将来自左边和右边部分乘积的部分乘积混合到同一华莱士树结构中，使得左边和右边的华莱士树315、317之间的区别变模糊了(例如，具有预先对准的尾数和额外的流水线级)。

如下文进一步描述的，VPLANE指令可被扩展为包括单精度版本和双精度版本。一般而言，双精度的数据路径是单精度的数据路径的两倍宽度。在一实施例中，华莱士树315、317两者各自包括一对各自具有单精度宽度的华莱士树。即，熔合乘法器313中存在四个单独的单精度宽度华莱士树加法器。

一对这样的华莱士树被用来按双精度模式对单个双精度值求和。在一实施例中，这四个单独的华莱士树也被用来支持单精度模式的双超级MADD指令(例如，V1[]＝((a*V2L[])+(b*V3L[])+c)+((a*V2R[])+(b*V3R[])+c)。在此，V2L[]对应于寄存器R2的左半部且V2R[]对应于寄存器R2的右半部。V3L[]和V3R[]被类似地格式化。在又一实施例中，使用对乘法器的适当输入，附加标量值(例如，d、e、f)可连同a、b、c一起打包到R4/M，使得使用同一单精度指令计算两个分开且独立的超级MADD。

在一实施例中，基于数据类型，有不同“风格”的VPLANE指令。例如，根据一个实施例，可应用的处理器的指令集架构被设计成支持用于向量操作的VPLANEPS(向量单精度)和VPLANESPD(向量双精度)。

在又一实施例中，执行单元资源被设计成不仅支持向量指令还支持标量指令PLANE。即，这些执行资源也执行函数(a*A)+(b*B)+c，其中，A和B是标量输入操作数。此处，向量寄存器的低阶位(图3中未示出)可与寄存器309,311,312中的每一个以及寄存器319相关联，并且按与图3中所观察到的相同方式被路由到熔合乘法器逻辑。在又一实施例中，对于标量指令而言，支持单精度(PLANESS)和双精度(PLANESD)两者。

将五个输入操作数打包到考虑到提供最多三个输入操作数而设计的指令格式中的问题是指定了“额外的”操作数的编码。具体地讲，该指令执行逻辑需要知道a、b以及c标量中的每一个的大小和/或它们的边界在从R4/M中提取出的数据结构内的何处。在一实施例中，如在图5中观察到的那样，该信息被呈现在立即操作数中(例如，x86或兼容指令格式中的imm8)。立即操作数是一变量，该变量是已知的预先运行时间，因此，可以在编译/代码构建过程中被直接地嵌入该指令中。这样，在VPLANE指令的编译期间，用于定义在从R4/M中取出的打包的数据结构中哪里可以单独找到a、b以及c标量的信息在立即操作数字段中被直接地嵌入到该指令中。

上述指令的各实施例可按“通用向量友好指令格式”来实现，如下详细描述的。在其他实施例中，不使用这样的格式而使用另一指令格式，然而，下文对写掩码寄存器、各种数据变换(混合、广播等等)、寻址等的描述一般适用于以上指令的各实施例的描述。另外，在下文中详述示例性系统、架构、以及流水线。上述指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的某些字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替换实施例只通过向量友好指令格式使用向量运算。

示例性通用向量友好指令格式——图6A-B

图6A-B是示出了根据本发明的实施例的通用向量友好指令格式及其指令模板的方框图。图6A是示出了根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图6B是示出了根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式600定义A类和B类指令模板，两者包括无存储器存取605的指令模板和存储器存取620的指令模板。在向量友好指令格式的上下文中的通用术语是指不绑定到任何专用指令集的指令格式。尽管描述了其中向量友好指令格式的指令操作源自寄存器(无存储器存取605指令模板)或寄存器/存储器(存储器存取620指令模板)的向量，但本发明的替换实施例可只支持这些之一。同样，尽管将描述其中存在向量指令格式的加载和存储指令的本发明实施例，但作为替换或补充，替换实施例具有将向量移入和移出寄存器(例如，从存储器到寄存器、从寄存器到存储器、在寄存器之间)的不同指令格式的指令。此外，尽管将描述支持两类指令模板的本发明实施例，但替换实施例可只支持这些之一或两类以上。

尽管将描述其中向量友好指令格式支持64字节向量操作数长度(或大小)与32位(4字节)或64位(8字节)数据元素宽度(或大小)(并且由此，64字节向量由16双字大小的元素或者替换地8四字大小的元素组成)、64字节向量操作数长度(或大小)与16位(2字节)或8位(1字节)数据元素宽度(或大小)、32字节向量操作数长度(或大小)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或大小)、以及16字节向量操作数长度(或大小)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或大小)的本发明的实施例，但是替换实施例可支持更大、更小、和/或不同的向量操作数大小(例如，656字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图6A中的A类指令模板包括：1)在无存储器存取605的指令模板内，示出了无存储器存取、全部取整控制型操作610的指令模板以及无存储器存取、数据变换型操作615的指令模板；以及2)在存储器存取620的指令模板内，示出存储器存取、时间625的指令模板和存储器存取、非时间630的指令模板。图6B中的B类指令模板包括：1)在无存储器存取605的指令模板内，示出了无存储器存取、写掩码控制、部分取整控制型操作612的指令模板以及无存储器存取、写掩码控制、vsize型操作617的指令模板；以及2)在存储器存取620的指令模板内，示出了存储器存取、写掩码控制627指令模板。

格式

通用向量友好指令格式600包括以下列出以在图6A-B中示出顺序的如下字段。结合以上涉及VPLANE指令的讨论，在一实施例中，参考以下在图6A-B和7中提供的格式细节，可利用非存储器存取指令类型605或存储器存取指令类型620。用于第一、第二和第三输入操作数R2R3R4/M和目的地R1的地址可以是在下述寄存器地址字段644中指定的。在又一实施例中，第一源操作数V1[]的大小是在Reg_Field744中被编码的；第二源操作数V2[]的大小是在VVVV字段720中被编码的，并且标量a,b,c的大小/位置是在imm8字段772中被编码的。在一实施例中，imm8的位[3]和[7:4]被用于按上文所述那样对a、b以及c标量进行编码，并且imm8的位[2:0]被用于符号控制。

格式字段640-该字段中的特定值(指令格式标识符值)唯一地标识了向量友好指令格式，并且由此标识了指令在指令流中以向量友好指令格式的出现。因此，格式字段640的内容将第一指令格式的指令与其他指令格式的指令进行区分，从而允许向量友好指令格式的指令进入具有其他指令格式的指令集。由此，该字段在无需只有通用向量友好指令格式的指令集的意义上是任选的。

基础操作字段642-其内容区分了不同的基础操作。如本文稍后描述的，基础操作字段642可包括操作码字段或者是操作码字段的一部分。

寄存器索引字段644-其内容直接或者通过地址生成指定了源或目的地操作数在寄存器中或者在存储器中的位置。这些包括足够数量的位以从PxQ(例如，32x1012)个寄存器文件中选择N个寄存器。尽管在一个实施例中N可多达三个源和一个目的地寄存器，但是替换实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。尽管在一实施例中P＝32，但替换实施例可以支持更多或更少寄存器(例如，16)。尽管在一实施例中Q＝1012位，但替换实施例可以支持更多或更少位(例如，128、1024)。

修饰符(modifier)字段646－其内容将以指定存储器存取的通用向量指令格式出现的指令与不指定存储器存取的通用向量指令格式出现的指令区分开；即在无存储器存取605的指令模板与存储器存取620的指令模板之间。存储器存取操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地址)，而非存储器存取操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替换实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段650－其内容区分了除基础操作以外要执行的各种不同操作中的哪一个操作。该字段是上下文专用的。在本发明的一个实施例中，该字段被分成类字段668、α字段652、以及β字段654。扩充操作字段允许在单一指令而非2、3或4个指令中执行多组共同的操作。以下是使用扩充字段650来减少所需指令的数量的指令(其命名法在本文中稍后更详细地描述)的一些示例。

其中[rax]是要用于地址生成的基址指针，并且其中{}指示由数据操纵字段(在本文以下更详细地描述)所指定的转换操作。

缩放字段660－其内容允许用于存储器地址生成(例如，用于使用2^倍缩放*索引+基数的地址生成)的索引字段的内容的缩放。

位移字段662A－其内容被用作存储器地址生成的一部分(例如，用于使用2^倍缩放*索引+基数+位移的地址生成)。

位移因数字段662B(注意，位移字段662A直接在位移因数字段662B上的并置指示了使用一个或另一个)－其内容被用作地址生成的一部分，它指定由存储器存取的大小(N)缩放的位移因数，其中N是存储器存取中的字节的数量(例如，用于使用2^倍缩放*索引+基数+缩放的位移的地址生成)。忽略冗余的低阶位，并且因此位移因数字段的内容乘以存储器操作数总大小以生成在计算有效地址时所使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段674(稍候在本文中描述)和数据操纵字段654C确定，如本文稍后描述的。位移字段662A和位移因数字段662B在它们不用于无存储器存取605的指令模板和/或不同的实施例可实现这两者中的仅一个或均未实现的意义上是任选的。

数据元素宽度字段664－其内容区分了将要使用大量数据元素宽度中的哪一个(在一些实施例中用于所有的指令，在其他实施例中只用于一些指令)。该字段在如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度则不需要的意义上是任选的。

写掩码字段670－其内容基于每一数据元素位置来控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并写掩码和调零写掩码两者。当合并的向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间保护目的地中的任何元素集免于更新时，在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当调零向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间使目的地中的任何元素集调零时，在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不必是连续的。由此，写掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。同样，这一掩码可被用于出错抑制(即，通过将目的地的数据元素位置进行掩码以阻止接收可/将造成出错的任何操作的结果——例如，假定存储器中的向量跨越页边界并且第一页而非第二页会造成页面出错，则在该向量的位于第一页上的所有数据元素被写掩码进行了掩码的情况下该页面出错可被忽略)。此外，写掩码允许包含特定类型的条件语句的“向量化循环”。尽管描述了其中写掩码字段670的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段670的内容间接地标识了要执行的掩蔽操作)的本发明的实施例，但是替换实施例相反或另外允许掩码写字段670的内容直接地指定要执行的掩蔽操作。此外，在以下情况下归零允许性能改进：1)寄存器重命名被用在其目的地操作数并非也是源的指令上(也称为非三重指令)，因为在寄存器重命名流水线阶段期间，目的地不再是隐式源(来自当前目的地寄存器的数据元素无需被复制到经重命名的目的地寄存器或以某种方式与该操作一起携带，因为不是操作结果的任何数据元素(任何经掩码的数据元素)将被归零)；以及2)在写回阶段期间，因为零被写入。

立即数字段672－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在的意义上是任选的。

指令模板类选择

类字段668－其内容在指令的不同的类之间进行区分。参考图2A-B，该字段的内容在A类和B类指令之间进行选择。在图6A-B中，圆角方形用于指示专用值存在于字段中(例如，在图6A-B中分别用于类字段668的A类668A和B类668B)。

A类无存储器存取指令模板

在A类非存储器存取605的指令模板的情况下，α字段652被解释为其内容区分了要执行不同扩充操作类型中的哪一种(例如，针对无存储器存取、取整型操作610和无存储器存取、数据变换型操作615的指令模板分别指定取整652A.1和数据变换652A.2)的RS字段652A，而β字段654区分了要执行指定类型的操作中的哪一种。在图6中，圆角块被用来指示存在特定值(例如，修饰符字段646中的无存储器存取646A；α字段652/rs字段652A的取整652A.1和数据变换652A.2)。在无存储器存取605指令模板中，缩放字段660、位移字段662A以及位移缩放字段662B都不存在。

无存储器存取指令模板－全部取整控制型操作

在无存储器存取全部取整控制型操作610的指令模板中，β字段654被解释为其内容提供了静态取整的取整控制字段654A。尽管在本发明的所述实施例中取整控制字段654A包括抑制所有浮点异常(SAE)字段656和取整操作控制字段658，但是替换实施例可支持、可将这些概念两者都编码成相同的字段或者只有这些概念/字段中的一个或另一个(例如，可只有取整操作控制字段658)。

SAE字段656－其内容区分是否停用异常事件报告；当SAE字段656的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不引发任何浮点异常处理程序。

取整操作控制字段658－其内容区分执行一组取整操作中的哪一个(例如，向上取整、向下取整、向零取整、以及就近取整)。由此，取整操作控制字段658允许在每一指令的基础上改变取整模式，并且因而在需要这一点时特别有用。在本发明的其中处理器包括用于指定取整模式的控制寄存器的一个实施例中，取整操作控制字段650的内容覆盖该寄存器值(能够选择取整模式而不必在这样的控制寄存器上执行保存-修改-恢复是有利的)。

无存储器存取指令模板－数据变换型操作

在无存储器存取数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654B，其内容区分要执行大量数据变换中的哪一个(例如，无数据变换、拌和、广播)。

A类存储器存取指令模板

在A类存储器存取620的指令模板的情况下，α字段652被解释为驱逐提示字段652B，其内容区分要使用驱逐提示中的哪一个(在图6A中，为存储器存取时间625指令模版和存储器存取非时间630的指令模版分别指定时间652B.1和非时间652B.2)，而β字段654被解释为数据操纵字段654C，其内容区分要执行大量数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器存取620的指令模版包括缩放字段660、以及任选的位移字段662A或位移缩放字段662B。

向量存储器指令使用转换支持来执行来自存储器的向量负载并将向量存储到存储器。如同有规律的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容阐述。在图6A中，圆角方框被用来指示字段中存在特定值(例如，修饰符字段646的存储器存取646B；α字段652/驱逐提示字段652B的时间652B.1和非时间652B.2)。

存储器存取指令模版－时间

时间数据是可能很快地重新使用足以从高速缓存受益的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器存取指令模版－非时间

非时间数据是不可能很快地重新使用足以从第一级高速缓存中的高速缓存受益且应当给予驱逐优先级的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段652被解释为写掩码控制(Z)字段652C，其内容区分由写掩码字段670控制的写掩码应当是合并还是调零。

B类无存储器存取指令模板

在B类非存储器存取605的指令模板的情况下，β字段654的一部分被解释为RL字段657A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器存取、写掩码控制、部分取整控制型操作612的指令模版和无存储器存取、写掩码控制、VSIZE型操作617的指令模板分别指定取整657A.1和向量长度(VSIZE)657A.2)，而β字段654的其余部分区分要执行指定类型的操作中的哪一种。在图6中，圆角块被用来指示存在特定值(例如，修饰符字段646中的无存储器存取646A；RL字段657A的取整657A.1和VSIZE657A.2)。在无存储器存取605指令模板中，缩放字段660、位移字段662A以及位移缩放字段662B都不存在。

无存储器存取指令模板－写掩码控制、部分取整控制型操作

在无存储器存取、写掩码控制、部分取整控制型操作610的指令模版中，β字段654的其余部分被解释为取整操作字段659A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不提起任何浮点异常处理器)。

取整操作控制字段659A－只作为取整操作控制字段658，其内容区分执行一组取整操作中的哪一个(例如，向上取整、向下取整、向零取整、以及就近取整)。由此，取整操作控制字段659A允许在每一指令的基础上改变取整模式，并且因而在需要这一点时特别有用。在本发明的其中处理器包括用于指定取整模式的控制寄存器的一个实施例中，取整操作控制字段650的内容覆盖该寄存器值(能够选择取整模式而不必在这样的控制寄存器上执行保存-修改-恢复是有利的)。

无存储器存取指令模板－写掩码控制、VSIZE型操作

在无存储器存取、写掩码控制、VSIZE型操作617的指令模版中，β字段654的其余部分被解释为向量长度字段659B，其内容区分了要执行大量数据向量长度中的哪一个(例如，128字节、856字节、或1012字节)。

B类存储器存取指令模板

在A类存储器存取620的指令模版的情况下，β字段654的一部分被解释为广播字段657B，其内容区分是否要执行广播型数据操纵操作，而β字段654的其余部分被解释为向量长度字段659B。存储器存取620的指令模版包括缩放字段660、以及任选的位移字段662A或位移缩放字段662B。

与各字段有关的附加讨论

针对通用向量友好指令格式600，示出完整操作码字段674，包括格式字段640、基础操作字段642以及数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是完整操作码字段674包括在不支持所有这些字段的实施例中的少于所有的这些字段。完整操作码字段674提供该操作码。

扩充操作字段650、数据元素宽度字段664以及写掩码字段670允许这些特征在每一指令的基础上以通用向量友好指令格式指定。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，其中这些指令允许基于不同的数据元素宽度应用该掩码。

该指令格式要求相对少量的位，因为它基于其他字段的内容来将不同的字段重用于不同目的。例如，一个观点是修饰符字段的内容在图6A-B上的无存储器存取605指令模板和图6A-B上的存储器存取6250指令模板之间选择；而类字段668的内容在图6A的指令模板610/615和图6B的612/617之间的这些无存储器存取605指令模板内选择；并且类字段668的内容在图6A的指令模板625/830和图6B的627之间的这些存储器存取620指令模板内选择。从另一观点看，类字段668的内容从图6A和B的A类和B类指令模板之间选择；而修饰符字段的内容在图6A的指令模板605和620之间的这些A类指令模板内选择；并且修饰符字段的内容在图6B的指令模板605和620之间的这些B类指令模板内选择。在类字段的内容指示A类指令模板的情况下，修饰符字段646的内容选择α字段652的解释(在rs字段652A和EH字段652B之间)。以相关的方式，修饰符字段646和类字段668的内容选择α字段是被解释为rs字段652A、EH字段652B还是写掩码控制(Z)字段652C。在类和修饰符字段指示A类无存储器存取操作的情况下，扩充字段的β字段的解释基于rs字段的内容而变化；而在类和修饰符字段指示B类无存储器存取操作的情况下，β字段的解释依赖于RL字段的内容。在类和修饰符字段指示A类存储器存取操作的情况下，扩充字段的β字段的解释基于基础操作字段的内容而变化；而在类和修饰符字段指示B类存储器存取操作的情况下，扩充字段的β字段的广播字段657B的解释基于基础操作字段的内容而变化。因而，基础操作字段、修饰符字段、以及扩充操作字段的组合允许指定更多种扩充操作。

在A类和B类内找到的各种指令模板在不同的情形下是有益的。在出于性能原因而需要归零-写掩码或较小向量长度时，A类是有用的。例如，归零允许在使用重命名时避免假依赖，因为不再需要人工归并目的地；作为另一示例，在用向量掩码模拟较短向量大小时，向量长度控制使存储-加载转发问题变得容易。B类在以下合乎需要的情况下是有用的：1)在使用取整模式控制的同时允许浮点异常(即，在SAE字段的内容指示否)；2)能够使用上转换、混合、交换、和/或下转换；3)操作图形数据类型。例如，上转换、混合、交换、下转换以及图形数据类型减少了在与不同格式的源一起工作时所需的指令的数量；作为另一示例，允许异常的能力提供了与有向取整模式的完全IEEE顺从。

示例性专用向量友好指令格式

图7是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图7示出在其指定位置、大小、解释和字段的次序、以及那些字段中的一些字段的值的意义上是专用的专用向量友好指令格式700。专用向量友好指令格式700可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图6的字段，来自图7的字段映射到来自图7的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中，本发明的实施例参考专用向量友好指令格式700进行了描述，但是本发明不限于专用向量友好指令格式700，声明的地方除外。例如，通用向量友好指令格式600构想各种字段的各种可能的大小，而专用向量友好指令格式700被示为具有特定大小的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他大小)。

格式-图7

通用向量友好指令格式600包括以下列出的按照图7中示出的顺序的如下字段。

EVEX前缀(字节0-3)

EVEX前缀702－以四字节形式进行编码。

格式字段640(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段640，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二-第四字节(EVEX字节1-3)包括提供专用能力的大量位字段。

REX字段705(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用(多个)1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此Rrrr、Xxxx以及Bbbb可通过增加EVEX.R、EVEX.X以及EVEX.B来形成。

REX’字段710－这是REX’字段710的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位颠倒的格式存储以(在公知x86的32位模式下)与其实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替换实施例不以颠倒的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段715(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的领先操作码字节(0F、0F38、或0F3)进行编码。

数据元素宽度字段664(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(大小)。

EVEX.vvvv720(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以颠倒((多个)1补码)的形式指定的第一源寄存器操作数进行编码且对具有两个或两个以上源操作数的指令有效；2)EVEX.vvvv针对特定向量位移对以(多个)1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段720对以颠倒((多个)1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符大小扩展到32个寄存器。

EVEX.U668类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0，如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段725(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有的压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，这些传统SIMD前缀被编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替换实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段652(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N，还被示为具有α)－如先前所述的，该字段是上下文专用的。本文稍后提供了附加描述。

β字段654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还被示为具有βββ)－如先前所述的，该字段是内容专用的。本文稍后提供了附加描述。

REX’字段710－这是REX’字段1210的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16寄存器进行编码的EVEX.R’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段670(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述的。在本发明的一个实施例中，专用值EVEX.kkk＝000具有隐含着没有写掩码用于特定指令(这可以各种方式(包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件)实现)的特别行为。

实操作码字段730(字节4)

这也被称为操作码字节。操作码的一部分在该字段中指定。

MOD R/M字段740(字节5)

修饰符字段646(MODR/M.MOD，位[7-6]-MOD字段742)——如上所述，MOD字段742的内容将存储器存取和无存储器存取操作区分开。这一字段将在本文稍后进一步描述。

MODR/M.reg字段744、位[5-3]——ModR/M.reg字段的角色可被概括为两种情况：ModR/M.reg对目的地寄存器操作数或源寄存器操作数进行编码；或者ModR/M.reg被视为操作码扩展且不用于对任何指令操作数进行编码。

MODR/M.r/m字段746、位[2-0]——ModR/M.r/m字段的角色可包括以下：ModR/M.r/m对参考存储器地址的指令操作数进行编码；或者ModR/M.r/m对目的地寄存器操作数或源寄存器操作数进行编码。

范围、索引、基础(SIB)字节(字节6)

范围字段660(SIB.SS,位[7-6]——如上所述，范围字段660的内容被用于存储器地址生成。这一字段将在本文稍后进一步描述。

SIB.xxx754(位[5-3])和SIB.bbb756(位[2-0])——先前已经针对寄存器索引Xxxx和Bbbb参考了这些字段的内容。

移位字节(字节7或字节7-10)

位移字段662A(字节7-10)－当MOD字段742包含10时，字节7-10是位移字段662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段662B(字节7)－当MOD字段742包含01时，字节7是位移因数字段662B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它可只在-128和127字节偏移量之间寻址，在64字节的高速缓存线的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662B是disp8的重新解释；当使用位移因数字段662B时，实际位移通过位移因数字段的内容乘以存储器操作数存取的大小(N)确定。该类型的位移被称为disp8*N。这减小了平均指令长度(用于位移但具有大得多的范围的单一字节)。这种压缩位移基于有效位移是存储器存取的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段662B替代传统x86指令集8位位移。由此，位移因数字段662B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要使位移缩放存储器操作数的大小以获得字节式地址偏移量)。

立即数

立即数字段672如先前所述地操作。

示例性寄存器体系架构—图8

图8是根据本发明的一个实施例的寄存器体系结构800的框图。寄存器体系结构的寄存器文件和寄存器列出如下：

向量寄存器文件810—在所示出的实施例中，有32个812位宽的向量寄存器；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶656个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式700对这些覆盖的寄存器文件操作，如在以下表格中所示的。

换句话说，向量长度字段659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且没有向量长度字段659B的指令模版对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式700的B类指令模版对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是在zmm/ymm/xmm寄存器中的最低阶数据元素位置上执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者调零。

写掩码寄存器815－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的大小是64位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常可指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码。

多媒体扩展控制状态寄存器(MXCSR)820-在所示的实施例中，这个32位寄存器提供在浮点操作中使用的状态和控制位。

通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式来寻址存储器操作数一起使用。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP，以及R8到R15来引用。

扩展标志(EFLAGS)寄存器—在所示实施例中，使用这个32位寄存器来记录很多指令的结果。

浮点控制字(FCW)寄存器835和浮点状态字(FSW)寄存器840—在所示实施例中，这些寄存器由x87指令集扩展使用来在FCW的情况下设置轮模式、异常掩模和标志，且在FSW的情况下保持对于例外的追踪。

标量浮点堆栈寄存器文件(x87堆栈)845，在其上面混叠MMX打包整数平坦寄存器文件850——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

段寄存器855-在所示实施例中，存在六个16位寄存器，用于存储用于分段的地址生成的数据。

RIP寄存器865-在所示实施例中，这个64为寄存器存储指令指针。

本发明的替换实施例可以使用较宽的或较窄的寄存器。另外，本发明的替换实施例可以使用多一些，少一些或不同的寄存器文件和寄存器。

示例性有序处理器体系结构—图9A-9B

图9A-B示出示例性有序处理器体系结构的框图。这些示例性实施例是围绕由宽向量处理器(VPU)扩充的有序CPU核的多个实例而设计的。核通过高带宽的互连网络与某些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信，这依赖于e13t应用。例如，这个实施例的作为独立GPU的实现将一般包括PCIe总线。

图9A是根据本发明的实施例的连接到管芯上互联网络902且具有二级(L2)高速缓存的本地子集904的单个CPU核的框图。指令解码器900支持带有包括特定向量指令格式700的扩展的x86指令集。尽管在本发明的一个实施例中(为了简化设计)，标量单元908和向量单元910使用分开的寄存器集合(分别为标量寄存器912和向量寄存器914)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存906读回，但是可选实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器文件之间传输而无需被写入和读回的通信路径)。

L1高速缓存906允许对标量和向量单元中的高速缓存存储器的低等待时间访问。与向量友好指令格式中的加载操作指令一起，这意味着L1缓存906可被某种程度上类似扩展的寄存器文件对待。这显著提高了许多算法的性能，尤其是使用驱逐提示字段652B。

L2高速缓存的本地子集904是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个CPU核一个本地子集。每个CPU具有到其自己的L2高速缓存904的本地子集的直接访问路径。被CPU核读出的数据被存储在其L2高速缓存子集904中，并且可以被快速访问，该访问与其他CPU核访问其自己的本地L2高速缓存子集并行。被CPU核写入的数据被存储在其子集的L2高速缓存子集904中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。

图9B是根据本发明的各实施例的图9A中的CPU核的一部分的展开图。图9B包括作为L1高速缓存904的L1数据高速缓存906A部分，以及关于向量单元910和向量寄存器914的更多细节。具体地说，向量单元910是16宽向量处理单元(VPU)(见16宽ALU928)，该单元执行整型、单精度浮点以及双精度浮点指令。该VPU通过混合单元920支持对寄存器输入的混合、通过数值转换单元922A-B支持数值转换，并通过复制单元924支持对存储器输入的复制。写掩码寄存器926允许断言所得的向量写入。

可以各种方式搅和寄存器数据，如，来支持矩阵乘法。可将来自存储器的数据跨VPU通道被复制。这是图形和非图形并行数据处理中的通用操作，这显著增加了高速缓存效率。

环形网络是双向的，以允许诸如CPU核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向812位宽。

示例性无序体系结构—图10

图10是示出根据本发明的实施例的示例性无序体系结构的框图并且可被看做诸如上文在图1中讨论的流水线等流水线的更具体描述。特定地，图10示出公知的示例性无序架构，已经被修改为结合了向量友好指令格式以及其实行。在图10中，箭头指示两个或更多个单元之间的耦合，且箭头的方向指示这些单元之间的数据流的方向。图10包括耦合到执行引擎单元1010和存储器单元1015的前端单元1005；执行引擎单元1010还耦合到存储器单元1015。

前端单元1005包括耦合到二级(L2)分支预测单元1022的一级(L1)分支预测单元1020。L1和L2分支预测单元1020和1022耦合到L1指令高速缓存单元1024。L1指令高速缓存单元1024耦合至指令翻译后备缓冲器(TLB)1026，高缓冲器1026进一步耦合至指令获取和预解码单元1028。指令获取和预解码单元1028耦合至指令队列单元1030，该单元1030进一步耦合至解码单元1032。解码单元1032包括复杂解码器单元1034和三个简单解码器单元1036、1038和1040。解码单元1032包括微代码ROM单元1042。在解码级段中，解码单元1032可如上所述地操作。L1指令高速缓存单元1024还耦合到存储器单元1015中的L2高速缓存单元1048。指令TLB单元1026还耦合到存储器单元1015中的二级TLB单元1046。解码单元1032、微代码ROM单元1042、和环流检测器(LSD)单元1044各自耦合到执行引擎单元1010中的重命名/分配器单元1056。

执行引擎单元1010包括耦合到退役单元1074和统一调度器单元1058的重命名/分配器单元1056。退役单元1074还耦合到执行单元1060且包括记录器缓冲器单元1078。统一调度器单元1058还耦合到物理寄存器文件单元1076，物理寄存器文件单元1276耦合到执行单元1060。物理寄存器文件单元1076包括向量寄存器单元1077A、写掩码寄存器单元1077B、和标量寄存器单元1077C；这些寄存器单元可提供向量寄存器810、向量掩码寄存器815、以及通用目的寄存器825；且物理寄存器文件单元1076可包括未示出的附加寄存器文件(如，混叠在MMX打包整数平面寄存器文件850上的标量浮点栈寄存器文件845)。执行单元1060包括三个混合标量和向量单元单元1062、1064和1072；负载单元1066；存储地址单元1068；存储数据单元1070。负载单元1066、存储地址单元1068和存储数据单元1070各自进一步耦合到存储器单元1015中的TLB单元1052。

存储器单元1015包括耦合到数据TLB单元1052的二级TLB单元1046。数据TLB单元1052耦合到L1数据高速缓存单元1054。L1数据高速缓存单元1054还耦合到L2高速缓存单元1048。在一些实施例中，L2高速缓存单元1048还耦合到存储器单元1015内部和/或外部的L3和更高级高速缓存单元1050。

以示例的方式，示例性无序体系结构可如下实现过程流水线：1)指令获取和预解码单元1028执行获取和长度解码级；2)解码单元1032执行解码级；3)重命名/分配器单元1056执行分配级和重命名级；4)统一调度器1058执行调度级；5)物理寄存器组单元1076、重排序缓冲器单元1078、和存储器单元1015执行寄存器读取/存储器读取；执行单元1060执行(perform)执行(execute)/数据转换级；6)存储器单元1015和重排序缓冲器单元1078执行写回/存储器写入级1960；7)引退单元1074执行ROB读取级；8)各单元可牵涉到异常处理级；以及9)引退单元1074和物理寄存器组单元1076执行提交级。

示例性单核和多核处理器——图15

图15是根据本发明的实施例的单核处理器和多核处理器1500的框图，具有集成的存储器控制器和图形器件。图15的实线框示出了处理器1500，处理器1500具有单个核1502A、系统代理1510、一组一个或多个总线控制器单元1516，而可选附加的虚线框示出了替换处理器1500，其具有多个核1502A-N、位于系统代理单元1510中的一组一个或多个集成存储器控制器单元1514以及集成图形逻辑1508。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1506的集合、以及耦合至集成存储器控制器单元1514的集合的外部存储器(未示出)。该共享高速缓存单元1506的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。虽然在一个实施例中基于环形的互连单元1512将集成图形逻辑1508、该组共享高速缓存单元1506和系统代理单元1510进行互连，但替代的实施例也使用任何数量的公知技术来互连这些单元。

在某些实施例中，核1502A-N中的一个或多个核能够多线程化。系统代理1510包括协调和操作核1502A-N的那些组件。系统代理单元1510可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括调整核1502A-N和集成图形逻辑1508的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1502A-N可以是在体系结构和/或指令集上同构的或异构的。例如，核1502A-N中的一些可以是有序的(例如，如在图9A和9B中示出的)，而其他是无序的(例如，如在图10中示出的)。作为另一示例，核1502A-N中的两个或多个核能够执行相同的指令集，而其他核只能够执行该指令集中的一个子集或执行不同的指令集。这些核中的至少一个能够执行本文描述的向量友好指令格式。

处理器可以是通用功能处理器，诸如酷睿(Core^TM)i3、i5、i7、2Duo和Quad、至强(Xeon^TM)、或安腾(Itanium^TM)处理器，这些均可以从加利福尼亚圣克拉拉市的英特尔公司获得。或者，处理器可以来自另一公司。处理器可以是专用处理器，诸如，例如，网络或通信处理器、压缩引擎、图形处理器、协处理器、嵌入式处理器、或类似物。该处理器可以被实现在一个或多个芯片上。处理器1500可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将其实现在一个或多个衬底上。

示例性计算机系统和处理器-图11-13

图11-13是适于包括处理器1500的示例性系统，图88是可包括一个或多个核1502的示例性芯片上系统(SoC)。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般来说，能够纳入本文中所公开的处理器和/或其它执行逻辑的大量系统和电子设备一般都是合适的。

现在参考图11，所示出的是根据本发明实施例的系统1100的框图。系统1100可包括耦合至图形存储器控制器中枢(GMCH)1110的一个或多个处理器1115、1120。附加处理器1115的任选性质用虚线表示在图11中。

每一处理器1110、1115可以是处理器1500的某种版本。然而，应该注意，集成图形逻辑和集成存储器控制单元未必存在于处理器1110、1115中。.

图11示出GMCH1120可耦合至存储器1140，该存储器1140可以是例如动态随机存取存储器(DRAM)。对于至少一个实施例，DRAM可以与非易失性缓存相关联。

GMCH1120可以是芯片组或芯片组的一部分。GMCH1120可以与处理器(多个)1110、1115进行通信，并控制处理器(多个)1110、1115与存储器1140之间的交互。GMCH1120还可用作处理器(多个)1110、1115和系统1100的其它元件之间的加速总线接口。对于至少一个实施例，GMCH1120经由诸如前端总线(FSB)1195之类的多站总线与处理器(多个)1110、1115进行通信。

此外，GMCH1120耦合至显示器1145(诸如平板显示器)。GMCH1120可包括集成图形加速器。GMCH1120还耦合至输入/输出(I/O)控制器中枢(ICH)1150，该输入/输出(I/O)控制器中枢(ICH)1150可用于将各种外围设备耦合至系统1100。在图11的实施例中作为示例示出了外部图形设备1160以及另一外围设备1170，该外部图形设备1160可以是耦合至ICH1150的分立图形设备。

可选地，系统1100中还可存在附加或不同的处理器。例如，附加处理器(多个)1115可包括与处理器1110相同的附加处理器(多个)、与处理器1110异类或不对称的附加处理器(多个)、加速器(诸如图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其它处理器。按照包括体系结构、微体系结构、热、功耗特征等等优点的度量谱，物理资源1110、1115之间存在各种差别。这些差别会有效显示为处理元件1110、1115之间的不对称性和异类性。对于至少一个实施例，各种处理元件1110、1115可驻留在同一管芯封装中。

现在参照图12，所示出的是根据本发明一实施例的第二系统1200的框图。如图12所示，多处理器系统1200是点对点互连系统，并包括经由点对点互连1250耦合的第一处理器1270和第二处理器1280。如图12所示，处理器1270和1280中的每个可以是处理器1500的某一版本。

可选地，处理器1270、1280中的一个或多个可以是除处理器之外的元件，诸如加速器或现场可编程门阵列。

虽然仅以两个处理器1270、1280来示出，但应理解本发明的范围不限于此。在其它实施例中，在给定处理器中可存在一个或多个附加处理元件。

处理器1270还可包括集成存储器控制器中枢(IMC)1272和点对点(P-P)接口1276和1278。类似地，第二处理器1280包括IMC1282和P-P接口1286和1288。处理器1270、1280可以经由使用点对点(PtP)接口电路1278、1288的点对点(PtP)接口1250来交换数据。如图12所示，IMC1272和1282将处理器耦合到相应的存储器，即存储器1242和存储器1244，这些存储器可以是本地附连到相应处理器的主存储器部分。

处理器1270、1280可各自经由使用点对点接口电路1276、1294、1286、1298的各个P-P接口1252、1254与芯片组1290交换数据。芯片组1290还可经由高性能图形接口1239与高性能图形电路1238交换数据。

共享高速缓存(未示出)可以被包括在任一处理器之内或被包括两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组1290可经由接口1296耦合至第一总线1216。在一个实施例中，第一总线1216可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图12所示，各种I/O设备1214可以连同总线桥1216耦合到第一总线1218，总线桥1216将第一总线1220耦合至第二总线1220。在一个实施例中，第二总线1220可以是低引脚数(LPC)总线。在一个实施例中，各设备可耦合到第二总线1220，包括例如键盘和/或鼠标1222、通信设备1226、以及可包括代码1228的诸如盘驱动器或其它海量存储设备的数据存储单元1230。进一步地，音频I/O1224可以耦合到第二总线1220。注意，其它架构是可能的。例如，取代图12的点对点架构，系统可以实现多站总线或其它这类架构。

现在参照图13，所示出的是根据本发明实施例的第三系统1300的框图。图12和图13中的相同部件用相同附图标记表示，并从图13中省去了图12中的某些方面，以避免使图13的其它方面变得难以理解。

图13示出处理元件1270、1280可分别包括集成存储器和I/O控制逻辑(揅L)_1272和1282。对于至少一个实施例，CL1272、1282可包括诸如以上结合图8、9和12所描述的存储器控制器中枢逻辑(IMC)。此外。CL1272、1282还可包括I/O控制逻辑。图13不仅示出耦合至CL1272、1282的存储器1242、1244，而且还示出同样耦合至控制逻辑1272、1282的I/O设备1314。传统I/O设备1315被耦合至芯片组1290。

现在参照图14，所示出的是根据本发明实施例的SoC1400的框图。在图15中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图14中，互连单元(多个)1402被耦合至：应用处理器1410，包括一个或多个核1502A-N的集合和共享高速缓存单元(多个)1506；系统代理单元1510；总线控制器单元(多个)1516；集成存储器控制器单元(多个)1514；一个或多个媒体处理器1420的集合，可包括集成图形逻辑1508、用于提供静态和/或视频照相机功能的图像处理器1424、用于提供硬件音频加速的音频处理器1426、以及用于提供视频编码/解码加速的视频处理器1428；静态随机存取存储器(SRAM)单元1430；直接存储器存取(DMA)单元1432；以及显示单元1440，用于耦合至一个或多个外部显示器。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码应用至输入数据以执行本文描述的功能并产生输出信息。输出信息可以按已知方式被应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。事实上，本文中描述的机制不仅限于任何特定编程语言的范围。在任一情形下，语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表征性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可包括但不限于通过机器或设备制造或形成的非易失性的粒子有形排列，包括存储介质，诸如：硬盘；包括软盘、光盘、压缩盘只读存储器(CD-ROM)、可重写压缩盘(CD-RW)以及磁光盘的任何其它类型的盘；诸如只读存储器(ROM)之类的半导体器件；诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)；可擦除可编程只读存储器(EPROM)；闪存；电可擦除可编程只读存储器(EEPROM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含向量友好指令格式的指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特性。这些实施例也被称为程序产品。

在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上部分在处理器外。

图16是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代该指令转换器可以用软件、固件、硬件或其各种组合来实现。图16示出可以使用x86编译器1604来编译高级语言1602的程序，以便生成可以由具有至少一个x86指令集核1616的处理器本地执行的x86二进制代码1606(假设指令中的一些是以向量友好指令格式编译)。具有至少一个x86指令集核1616的处理器表示任何处理器，该处理器能够通过兼容地执行或以其它方式处理(1)英特尔x86指令集核的指令集的大部分或(2)旨在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它软件的目标代码版本来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能，以实现与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1604表示用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码1616可通过或不通过附加的链接处理在具有至少一个x86指令集核1716的处理器上执行。类似地，图90示出用高级语言1602的程序可以使用替代的指令集编译器1608来编译，以生成可以由不具有至少一个x86指令集核1610的处理器(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集，和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1614。指令转换器1612被用来将x86二进制代码1606转换成可以由不具有x86指令集核1614的处理器原生执行的代码。该转换后的代码不大可能与替换性指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码1606的软件、固件、硬件或其组合。

本文公开的向量友好指令格式的指令的某些操作可由硬件组件执行，且可体现在机器可执行指令中，该指令用于导致或至少致使电路或其它硬件组件以执行该操作的指令编程。电路可包括通用或专用处理器、或逻辑电路，这里仅给出几个示例。这些操作还可任选地由硬件和软件的组合执行。执行逻辑和/或处理器可包括响应于从机器指令导出的机器指令或一个或多个控制信号以存储指令指定的结果操作数的专用或特定电路或其它逻辑。例如，本文公开的指令的实施例可在图11-16的一个或多个系统中执行，且向量友好指令格式的指令的实施例可存储在将在系统中执行的程序代码中。另外这些附图的处理元件可利用本文详细描述的详细描述的流水线和/或架构(例如有序和无序架构)之一。例如，有序架构的解码单元可解码指令、将经解码的指令传送到向量或标量单元等。

上述描述旨在说明本发明的优选实施例。根据上述讨论，还应当显而易见的是，在发展迅速且进一步的进展难以预见的此技术领域中，本领域技术人员可在安排和细节上对本发明进行修改，而不背离落在所附权利要求及其等价方案的范围内的本发明的原理。例如，方法的一个或多个操作可组合或进一步分开。

可选实施例

尽管已经描述了将本地执行向量友好指令格式的实施例，但本发明的可选实施例可通过运行在执行不同指令集的处理器(例如，执行美国加利福亚州桑尼维尔的MIPS技术公司的MIPS指令集的处理器、执行加利福亚州桑尼维尔的ARM控股公司的ARM指令集的处理器)上的仿真层来执行向量友好指令格式。同样，尽管附图中的流程图示出本发明的某些实施例的特定操作顺序，按应理解该顺序是示例性的(例如，可选实施例可按不同顺序执行操作、组合某些操作、使某些操作重叠等)。

在以上描述中，为解释起见，阐明了众多具体细节以提供对本发明的实施例的透彻理解。然而，将对本领域技术人员明显的是，没有这些具体细节中的一些也可实践一个或多个其他实施例。提供所描述的具体实施例不是为了限制本发明而是为了说明本发明的实施例。本发明的范围不是由所提供的具体示例确定，而是仅由所附权利要求确定。

权利要求书(按照条约第19条的修改)

1.一种处理核，包括：

a)第一寄存器，用于存储第一向量输入操作数V2[]；

b)第二寄存器，用于存储第二向量输入操作数V3[]；

c)第三寄存器，用于存储打包数据结构，所述打包数据结构包含标量输入操作数a、b、c

d)具有乘法器的执行逻辑电路，所述乘法器用于执行操作(a*V2[])+(b*V3[])+c

其中，执行所述操作的指令的指令格式包括标识要在所述第三寄存器中的何处找出输入操作数a、b以及c的字段。

2.如权利要求1所述的处理核，其特征在于，所述乘法器具有用于接收V2[]的第一输入、用于接收a的第二输入、用于接收V3[]的第三输入以及用于接收b的第四输入，使得(a*V2[])和(b*V3[])是基本上同时被计算的。

3.如权利要求1所述的处理核，其特征在于，所述执行单元包括用于循环通过所述乘法器两次的微代码，第一次循环计算(a*V2[])而第二次循环计算(b*V3[])。

4.如权利要求1所述的处理核，其特征在于，所述乘法器包括第四单独的加法器结构，用于按单精度模式计算((a*V2L[])+(b*V3L[])+c)+((d*V2R[])+(e*V3R[])+f)。

5.如权利要求4所述的处理核，其特征在于，d、e、f与a、b、c一起被打包在所述打包数据结构中。

6.如权利要求1所述的处理核，其特征在于，所述字段驻留在所述指令的立即操作数中。

7.一种方法，包括：

在流水线中执行单个指令，所述单个指令的执行包括：

加载第一向量操作数V2[]；

加载第二向量操作数V3[]；

加载打包数据结构，所述打包数据结构包含标量值a、b、c；以及

计算V1[]＝(a*V2[])+(b*V3[])+c

其中所述单个指令的指令格式包括标识要在所述打包数据结构中的何处找出输入操作数a、b以及c的字段。

8.如权利要求7所述的方法，其特征在于，还包括基本上同时计算(a*V2[])+(b*V3[])。

9.如权利要求7所述的方法，其特征在于，还包括在第一微代码循环中计算(a*V2[])，并在第二微代码循环中计算(b*V3[])。

10.如权利要求7所述的方法，其特征在于，还包括将写掩码应用于V1[]。

11.如权利要求7所述的方法，其特征在于，所述字段在立即值中提供并且足以从所述打包数据结构中单独地提取a、b以及c中的每一个。

12.如权利要求7所述的方法，其特征在于，所述指令是从也允许两个向量源操作数和一目的地的指令格式中构建的。

13.一种处理核，包括：

a)第一寄存器，用于存储第一向量输入操作数；

b)第二寄存器，用于存储第二向量输入操作数；

c)第三寄存器，用于存储打包数据结构，所述打包数据结构包含标量输入操作数a、b、c

d)具有乘法器的执行单元逻辑电路，所述乘法器用于执行操作：

(a*(第一向量输入操作数))+(b*(第二向量操作数))+c

其中执行所述操作的指令的指令格式包括标识要在所述第三寄存器中的何处找出输入操作数a、b以及c的字段。

14.如权利要求13所述的处理核，其特征在于，所述乘法器具有用于接收第一向量输入操作数的第一输入、用于接收a的第二输入、用于接收第二向量输入操作数的第三输入以及用于接收b的第四输入，使得基本上同时计算(a*(第一向量输入操作数))和(b*(第二向量输入操作数))。

15.如权利要求13所述的处理核，其特征在于，所述执行单元包括用于循环通过所述乘法器两次的微代码，第一次循环计算(a*(第一向量输入操作数))而第二次循环计算(b*(第二向量输入操作数))。

16.如权利要求13所述的处理核，其特征在于，所述乘法器包括四个单独的加法器结构，以用于按单精度模式执行两个单独的超级MADD计算。

17.如权利要求13所述的处理核，其特征在于，附加标量d、e、f与a、b、c一起按所述单精度模式被打包在所述打包数据结构中。

18.如权利要求1所述的处理核，其特征在于，所述字段被置于所述指令的立即操作数中。

Claims (18)

1.一种处理核，包括：

执行单元逻辑电路，具有：

a)第一寄存器，用于存储第一向量输入操作数V2[]；

b)第二寄存器，用于存储第二向量输入操作数V3[]；

c)第三寄存器，用于存储打包数据结构，所述打包数据结构包含标量输入操作数a、b、c

d)乘法器，用于执行操作(a*V2[])+(b*V3[])+c。

2.如权利要求1所述的处理核，其特征在于，所述乘法器具有用于接收V2[]的第一输入、用于接收a的第二输入、用于接收V3[]的第三输入以及用于接收b的第四输入，使得(a*V2[])和(b*V3[])是基本上同时被计算的。

3.如权利要求1所述的处理核，其特征在于，所述执行单元包括用于循环通过所述乘法器两次的微代码，第一次循环计算(a*V2[])而第二次循环计算(b*V3[])。

4.如权利要求1所述的处理核，其特征在于，所述乘法器包括第四单独的加法器结构，用于按单精度模式计算((a*V2L[])+(b*V3L[])+c)+((d*V2R[])+(e*V3R[])+f)。

5.如权利要求4所述的处理核，其特征在于，d、e、f与a、b、c一起被打包在所述打包数据结构中。

6.如权利要求1所述的处理核，其特征在于，a、b以及c在所述打包数据结构内的各自位置是能从用于所述操作的指令的立即操作数中所放置的信息中确定的。

7.一种方法，包括：

在流水线中执行单个指令，所述单个指令的执行包括：

加载第一向量操作数V2[]；

加载第二向量操作数V3[]；

加载打包数据结构，所述打包数据结构包含标量值a、b、c；以及

计算V1[]＝(a*V2[])+(b*V3[])+c。

8.如权利要求7所述的方法，其特征在于，还包括基本上同时计算(a*V2[])+(b*V3[])。

9.如权利要求7所述的方法，其特征在于，还包括在第一微代码循环中计算(a*V2[])，并在第二微代码循环中计算(b*V3[])。

10.如权利要求7所述的方法，其特征在于，还包括将写掩码应用于V1[]。

11.如权利要求7所述的方法，其特征在于，所述指令在立即值中提供足以从所述打包数据结构中单独地提取a、b以及c中的每一个的信息。

12.如权利要求7所述的方法，其特征在于，所述指令是从也允许两个向量源操作数和一目的地的指令格式中构建的。

13.一种处理核，包括：

执行单元逻辑电路，具有：

a)第一寄存器，用于存储第一向量输入操作数；

b)第二寄存器，用于存储第二向量输入操作数；

c)第三寄存器，用于存储打包数据结构，所述打包数据结构包含标量输入操作数a、b、c

d)乘法器，用于执行操作：

(a*(第一向量输入操作数))+(b*(第二向量操作数))+c

14.如权利要求13所述的处理核，其特征在于，所述乘法器具有用于接收第一向量输入操作数的第一输入、用于接收a的第二输入、用于接收第二向量输入操作数的第三输入以及用于接收b的第四输入，使得基本上同时计算(a*(第一向量输入操作数))和(b*(第二向量输入操作数))。

15.如权利要求13所述的处理核，其特征在于，所述执行单元包括用于循环通过所述乘法器两次的微代码，第一次循环计算(a*(第一向量输入操作数))而第二次循环计算(b*(第二向量输入操作数))。

16.如权利要求13所述的处理核，其特征在于，所述乘法器包括四个单独的加法器结构，以用于按单精度模式执行两个单独的超级MADD计算。

17.如权利要求13所述的处理核，其特征在于，附加标量d、e、f与a、b、c一起按所述单精度模式被打包在所述打包数据结构中。

18.如权利要求1所述的处理核，其特征在于，a、b以及c在所述打包数据结构内的各自位置是能从所述指令的立即操作数中所放置的信息中确定的。