CN103996671B - 多层衬底 - Google Patents

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Abstract

本发明是多层衬底。集成电路的衬底包括具有原载流子浓度的器件晶圆和设置在器件晶圆上方的外延层。外延层具有第一载流子浓度。第一载流子浓度高于原载流子浓度。

Description

多层衬底
技术领域
本发明总体上涉及一种集成电路，具体地，涉及一种多层衬底。
背景技术
与两个载流子，如横向绝缘栅双极晶体管(LIGBT)进行导电的一些集成电路器件具有相对长的截止时间。当两个载流子器件截止时，该器件具有少数载流子复合。较长的截止时间会限制这些器件的应用，并且长截止时间也会影响功率损耗。
发明内容
为解决上述问题，本发明提供了一种集成电路的衬底，包括：器件晶圆，具有原载流子浓度；以及第一外延层，设置在器件晶圆的上方，第一外延层具有第一载流子浓度，其中，第一载流子浓度高于原载流子浓度。
其中，第一载流子浓度是原载流子浓度的1.25倍到2.25倍。
该衬底进一步包括具有第二载流子浓度的第二外延层，其中，第二外延层设置在第一外延层的上方，并且第二载流子浓度低于第一载流子浓度。
其中，器件晶圆包括硅。
其中，第一外延层包括硅和掺杂物。
其中，掺杂物包括磷。
其中，掺杂物包括硼。
该衬底进一步包括设置在第一外延层上方的附加外延层，每个附加外延层都具有载流子浓度Cx，其中，C1是第一载流子浓度，CN是顶部外延层的载流子浓度，N是包括第一外延层和附加外延层的外延层的数量，X是在第一外延层上方的从附加外延层开始的每个外延层的序号，序号从2开始，为之上的每个附加外延层的序号加1，并且C1高于CN。
其中，附加外延层包括具有掺杂物的硅。
其中，每个附加外延层都具有相同的厚度。
此外，还提供了一种制造集成电路衬底的方法，包括：提供器件晶圆；以及在器件晶圆的上方形成第一外延层，其中，器件晶圆具有原载流子浓度，第一外延层具有第一载流子浓度，第一载流子浓度高于原载流子浓度。
其中，形成的第一外延层的第一载流子浓度是原载流子浓度的1.25倍到2.25倍。
该方法进一步包括在第一外延层的上方形成第二外延层，其中，第二外延层的第二载流子浓度低于第一载流子浓度。
其中，器件晶圆包括硅。
其中，第一外延层包括硅和掺杂物。
其中，掺杂物包括磷。
其中，掺杂物包括硼。
该方法进一步包括在第一外延层的上方形成附加外延层，每个附加外延层都具有载流子浓度Cx，其中，，C1是第一载流子浓度，CN是顶部外延层的载流子浓度，N是包括第一外延层和附加外延层的外延层的数量，X是在第一外延层上方的从附加外延层开始的每个外延层的序号，序号从2开始，为之上的每个附加外延层的序号加1，并且C1高于CN。
此外，还提供了一种具有衬底的集成电路，衬底包括：器件晶圆，具有原载流子浓度且包括硅；以及第一外延层，设置在器件晶圆的上方，第一外延层具有第一载流子浓度，其中，第一载流子浓度是原载流子浓度的1.25倍到2.25倍，第一外延层包括硅和掺杂物。
其中，衬底进一步包括具有第二载流子浓度的第二外延层，其中，第二外延层设置在第一外延层的上方，并且第二载流子浓度低于第一载流子浓度。
附图说明
下面将结合附图进行下列说明，其中：
图1和图2示出了根据一些实施例的集成电路的示例性多层衬底的中间制造步骤；以及
图3和图4示出了根据一些实施例的在外延层108和器件晶圆106的上方集成电路制造的示例性中间步骤。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
另外，本发明可以在多个实施例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在本发明中，一个部件形成在、连接至和/或偶接至另一个部件上可以包括两个部件直接接触的实施例，也可以包括其他部件可以形成在两个部件之间使得两个部件不直接接触的实施例。并且，在此可以使用诸如“下面的”、“上面的”、“水平的”、“垂直的”、“在....之上”、“在...上面”、“在...之下”、“在...下面”、“在...上方”、“在...下方”、“在...顶部”、“在...底部”等以及其衍生词(如“水平地”、“向下地”、“向上地”等)这样的空间关系术语，以容易地描述如本发明中所示的一个部件与另一个部件之间的关系。应当理解，除这些部件之外，空间关系术语讲包括装置的不同方位。
图1和图2示出了根据一些实施例的集成电路的示例性多层衬底的中间制造步骤。图1中，示出了操作晶圆102、绝缘体上硅(SOI)衬底的埋氧层(BOX)104和器件晶圆106。操作晶圆102为集成电路的制造提供了支持和机械强度。在一些实施例中，操作晶圆102包括硅或任何其他合适的材料且具有的厚度为600μm-700μm。虽然在图1中示出了SOI衬底，但是在一些实施例中可以使用没有SOI结构的衬底。
在一些实施例中，BOX层104是电绝缘层且包括厚度为1μm-4μm的二氧化硅(SiO2)。在一些应用中，BOX层104的厚度取决于将在器件晶圆106的上方用于制造的器件击穿电压。在一些实施例中，器件晶圆106包括硅或任何其他合适的材料且具有的厚度为8μm-25μm。在一些实施例中，器件晶圆106具有范围介于1E14cm-3到4E14cm-3的原(raw)载流子浓度。
在图2中，例如，通过化学气相沉积(CVD)在器件晶圆106的上方形成外延层108。外延层108可以包括一个外延层或具有不同载流子浓度的多个外延层。例如，图2中示出了三个外延层108a、108b、和108c。在一些实施例中，和单个外延层相比，具有多个外延层如108a、108b、和108c的器件的性能(例如，截止时间)可进一步被提高。
外延层108的载流子浓度高于器件晶圆106的原载流子浓度。在一些实施例中，外延层108的载流子浓度是原载流子浓度(Craw)的1.25到2.25倍。例如，外延层108a的载流子浓度可以是Craw的2.25倍，外延层108b的载流子浓度可以是Craw的1.75倍，以及外延层108c的载流子浓度可以是Craw的1.25倍。
外延层108的较高载流子浓度使得外延层108的电阻减小。这样就提高了复合效率，有助于重新分布电场，以及在无需降低器件的击穿电压的情况下减少器件的截止时间。但是，如果外延层108的载流子浓度太高，可以降低器件的击穿电压。
在一些实施例中，第二外延层108b的载流子浓度低于第一外延层108a的载流子浓度。在一些实施例中，外延层108包括硅和掺杂物。例如，对于N型外延层来说，掺杂物包括磷。例如，对于P型外延层来说，掺杂物包括硼。
在本技术领域中通过已知的任何方法或工艺可以形成外延层108。例如，在一些实施例中，外延层108可以通过化学气象沉积(CVD)的方法生长，即，在高于1000℃的温度下，在气相生成物中通过化学反应外延沉积在器件晶圆106的上方。在其他示例性实施例中，物理沉积工艺(即蒸发)在超真空(低于10-8托)状态下实施并且衬底温度不高于800℃。
在一些实施例中，器件晶圆106和外延层108的总厚度范围介于8μm-25μm之间。在一些实施例中，总厚度和不包含外延层108的器件晶圆厚度保持相似。在不同的实施例中，三个外延层108a、108b、和108c可以具有不同的厚度或相同的厚度。例如，对于总厚度为15.5μm来说，器件晶圆的厚度为8μm，外延层108a、108b、和108c中的每个的厚度为2.5μm。
在一些实施例中，多个外延层如108a、108b、和108c的载流子浓度表示为如下：
方程式(1)
其中，每个外延层的载流子浓度是Cx，C1是第一外延层(如108a)的载流子浓度，CN是顶部外延层(如108c)的载流子浓度，N是所有外延层的数量，对于上述每个外延层，X是每个外延层的序号加1，并且C1高于CN。在一些实施例中，根据应用，可对多个外延层(如108a、108b、和108c)的载流子浓度进行不同的设计。
图3和图4示出了根据一些实施例的在外延层108和器件晶圆106的上方制造集成电路的示例性中间步骤。可使用本领域的已知任何方法和工艺在外延层108和器件晶圆106的上方制造出任何要求的器件和组件。例如，在图3中，通过掺杂合适的材料，如用于N型掺杂物的磷和用于P型掺杂物的硼，以形成P阱110和114以及N阱112。
在图4中，通过本领域的已知方法，执行进一步的集成电路制造步骤以形成不同的部分，如场氧化层(FOX)116、N型轻掺杂漏极(NLDD)118、多晶硅122、间隔件120、P+区124和128，以及N+区126。虽然在图4中示出了一些示例性部分，但是应该注意，可在包括外延层108和器件晶圆106的衬底的上方进行任何集成电路制造工艺的步骤。
根据一些实施例，集成电路的衬底包括具有原载流子浓度的器件晶圆和设置在器件晶圆上方的外延层。外延层具有第一载流子浓度。第一载流子浓度高于原载流子浓度。
根据一些实施例，制造集成电路衬底的方法包括提供器件晶圆。在器件晶圆的上方形成外延层。器件晶圆具有原载流子浓度。外延层具有第一载流子浓度。第一载流子浓度高于原载流子浓度。
本领域技术人员应该理解本公开可具有许多实施例变化。尽管已经详细地描述了本发明及其部件，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结构的工艺、机器、制造、材料组分、装置、方法或步骤本发明可以被使用。
上述方法实施例示出了示例性的步骤，但是没有必要按照所示顺序执行这些步骤。根据本发明的实施例的主旨和范围，可以适当地对这些步骤进行添加、替换、改变顺序和/或删除。结合了不同权利要求和/或不同实施例的实施例都处在本发明的范围内并且在阅读完本发明之后，其对本领域的技术人员是显而易见的。

Claims (18)

1.一种集成电路的衬底，包括：
器件晶圆，具有原载流子浓度；以及
第一外延层，设置在所述器件晶圆的上方，所述第一外延层具有第一载流子浓度，
其中，所述第一载流子浓度高于所述原载流子浓度，所述第一载流子浓度是所述原载流子浓度的1.25倍到2.25倍。
2.根据权利要求1所述的衬底，进一步包括具有第二载流子浓度的第二外延层，其中，所述第二外延层设置在所述第一外延层的上方，并且所述第二载流子浓度低于所述第一载流子浓度。
3.根据权利要求1所述的衬底，其中，所述器件晶圆包括硅。
4.根据权利要求1所述的衬底，其中，所述第一外延层包括硅和掺杂物。
5.根据权利要求4所述的衬底，其中，所述掺杂物包括磷。
6.根据权利要求4所述的衬底，其中，所述掺杂物包括硼。
7.根据权利要求1所述的衬底，进一步包括设置在所述第一外延层上方的附加外延层，每个所述附加外延层都具有载流子浓度Cx，其中， C1是所述第一载流子浓度，CN是顶部外延层的载流子浓度，N是包括所述第一外延层和所述附加外延层的外延层的数量，X是在所述第一外延层上方的从所述附加外延层开始的每个外延层的序号，所述序号从2开始，为之上的每个所述附加外延层的序号加1，并且C1高于CN。
8.根据权利要求7所述的衬底，其中，所述附加外延层包括具有掺杂物的硅。
9.根据权利要求7所述的衬底，其中，每个所述附加外延层都具有相同的厚度。
10.一种制造集成电路衬底的方法，包括：
提供器件晶圆；以及
在所述器件晶圆的上方形成第一外延层，其中，所述器件晶圆具有原载流子浓度，所述第一外延层具有第一载流子浓度，所述第一载流子浓度高于所述原载流子浓度，形成的所述第一外延层的所述第一载流子浓度是所述原载流子浓度的1.25倍到2.25倍。
11.根据权利要求10所述的方法，进一步包括在所述第一外延层的上方形成第二外延层，其中，所述第二外延层的第二载流子浓度低于所述第一载流子浓度。
12.根据权利要求10所述的方法，其中，所述器件晶圆包括硅。
13.根据权利要求10所述的方法，其中，所述第一外延层包括硅和掺杂物。
14.根据权利要求13所述的方法，其中，所述掺杂物包括磷。
15.根据权利要求13所述的方法，其中，所述掺杂物包括硼。
16.根据权利要求10所述的方法，进一步包括在所述第一外延层的上方形成附加外延层，每个所述附加外延层都具有载流子浓度Cx，其中， C1是所述第一载流子浓度，CN是顶部外延层的载流子浓度，N是包括所述第一外延层和所述附加外延层的外延层的数量，X是在所述第一外延层上方的从所述附加外延层开始的每个外延层的序号，所述序号从2开始，为之上的每个所述附加外延层的序号加1，并且C1高于CN。
17.一种具有衬底的集成电路，所述衬底包括：
器件晶圆，具有原载流子浓度且包括硅；以及
第一外延层，设置在所述器件晶圆的上方，所述第一外延层具有第一载流子浓度，
其中，所述第一载流子浓度是所述原载流子浓度的1.25倍到2.25倍，所述第一外延层包括硅和掺杂物。
18.根据权利要求17所述的集成电路，其中，所述衬底进一步包括具有第二载流子浓度的第二外延层，其中，所述第二外延层设置在所述第一外延层的上方，并且所述第二载流子浓度低于所述第一载流子浓度。
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