CN103995408B - 阵列基板及其制造方法、显示装置 - Google Patents

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Abstract

本发明的阵列基板及其制造方法、显示装置。其中，阵列基板包括栅线、数据线以及形成在栅线和数据线限定的像素区域内的像素电极，还包括与像素电极连接的用于测试薄膜晶体管特性的测试端子。本发明的显示装置，包括本发明的阵列基板。本发明的阵列基板的制造方法包括：在基板上形成第一像素电极以及与第一像素电极连接的用于测试薄膜晶体管特性的测试端子的图形。本发明的技术方案，对阵列基板进行整体优化，设置与像素电极连接的用于测试薄膜晶体管特性的测试端子，这样通过给上述测试端子加电信号可以对像素区域的TFT Character进行确认，第一时间对不良做出反应，保证了开发的顺利完成，提升开发效率同时减少开发成本。

Description

阵列基板及其制造方法、显示装置
技术领域
本发明涉及显示装置技术领域，尤其涉及一种阵列基板及其制造方法、显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)具有体积小、功耗低、无辐射等优点，在当前的平板显示装置市场中占据了主导地位。对于TFT-LCD来说，阵列基板以及制造方法决定了其产品性能、成品率和价格。
TN、IPS、VA、ADS是液晶显示的几种模式，其中，ADS是ADSDS(ADvanced SuperDimension Switch)的简称，即高级超维场转换技术，通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。
高级超维场开关技术可以提高TFT产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点。
ADS产品在阵列基板制造阶段无法进行像素区域的薄膜晶体管特性(TFTCharacter)确认，从而不能准确判断像素区域的TFT Character是否异常，即使开发过程中很合理的考虑到了测试需求，设计了测试Teg(电学测试点)区域，但其TFT Character也和像素区域的TFT Character存在一定偏差，无法精确反应像素区域的TFT Character，给开发检讨工作带来极大的不便，影响开发效率；一旦出现问题也不能第一时间得以解决，无形当中增加了生产成本。
发明内容
本发明的目的是提供一种有助于像素区域的TFT Character确认、有助于开发效率同时减少开发成本的阵列基板及其制造方法、显示装置。
本发明的阵列基板，包括栅线、数据线以及形成在栅线和数据线限定的像素区域内的像素电极，还包括与所述像素电极连接的用于测试薄膜晶体管特性的测试端子。
本发明的阵列基板，其中，所述像素电极包括设置于栅绝缘层以及有源层上的第一像素电极以及与所述第一像素电极平行设置的第二像素电极，所述测试端子与所述第一像素电极连接。
本发明的阵列基板，其中，包括：
在基板上的栅电极；
栅电极上方的栅绝缘层以及有源层；
栅绝缘层以及有源层上的第一像素电极，所述测试端子与第一像素电极同层形成且位于所述基板上；
形成于有源层上的源电极以及形成于第一像素电极上的漏电极；
形成于源电极、漏电极上的保护层；
形成于保护层上的第二像素电极。
本发明的阵列基板，其中，所述测试端子位于所述像素区域与柔性电路板绑定区域之间。
本发明的阵列基板，其中，所述像素区域与柔性电路板绑定区域之间设置有静电环，所述测试端子位于所述静电环与柔性电路板绑定区域之间。
本发明的阵列基板，其中，所述静电环与柔性电路板绑定区域之间设置有公共电极引线，所述测试端子位于公共电极引线与柔性电路板绑定区域之间。
本发明的阵列基板，其中，所述公共电极引线与柔性电路板绑定区域之间设置有测试走线，所述测试端子位于测试走线与柔性电路板绑定区域之间。
本发明的显示装置，包括本发明的阵列基板。
本发明的阵列基板的制造方法，包括：
在基板上沉积栅金属薄膜，通过构图工艺形成栅线和栅电极的图形；
在所述基板上形成栅绝缘层以及有源层的图形；
在所述基板上同层形成第一像素电极以及与所述第一像素电极连接的用于测试薄膜晶体管特性的测试端子的图形；
在所述基板上形成源/漏电极的图形；
在所述基板上形成保护层的图形；
在所述基板上形成第二像素电极的图形。
本发明的阵列基板的制造方法，其中，在所述基板上同层形成第一像素电极以及与所述第一像素电极连接的用于测试薄膜晶体管特性的测试端子的图形包括：
在所述基板上沉积第一像素电极材料以及测试端子材料；
在第一像素电极材料以及测试端子材料上涂敷光刻胶，利用掩膜板对所述光刻胶进行曝光、显影处理，通过刻蚀工艺得到第一像素电极以及测试端子的图形。
本发明的技术方案，对阵列基板进行整体优化，设置与像素电极连接的用于测试薄膜晶体管特性的测试端子，这样可以通过给上述测试端子加电信号对像素区的TFTCharacter进行确认，第一时间对不良做出反应，保证了开发的顺利完成，提升开发效率同时减少开发成本。
附图说明
图1为本发明的阵列基板的微观结构示意图；
图2为本发明的阵列基板的结构示意图；
图3为图2的A局部放大图，示出了测试端子的位置；
图4为本发明实施例的阵列基板的制造方法的流程图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
如图1、图2、图3所示，本发明的阵列基板，包括栅线、数据线以及形成在栅线和数据线限定的像素区域10内的像素电极，还包括与像素电极连接的用于测试薄膜晶体管特性的测试端子20。
本发明的阵列基板，其中，像素电极包括设置于栅绝缘层3以及有源层4上的第一像素电极11以及与第一像素电极11平行设置的第二像素电极12，测试端子20与第一像素电极11连接。
本发明的阵列基板，其中，包括：
形成在基板1上的栅电极2；
形成于栅电极2上方的栅绝缘层3以及有源层4；
形成于栅绝缘层3以及有源层4上的第一像素电极11，测试端子20形成在基板1上；
形成于有源层4上的源电极5以及形成于第一像素电极11上的漏电极6；
形成于源电极5、漏电极6上的保护层7；
形成于保护层7上的第二像素电极12。
本发明的阵列基板上包括显示区域100以及显示区域100上方的上边缘区域200，测试端子20位于上边缘区域200的内部。
本发明的阵列基板，其中，测试端子20位于像素区域10与柔性电路板绑定区域30之间。
本发明的阵列基板，其中，像素区域10与柔性电路板绑定区域30之间设置有静电环40，测试端子20位于静电环40与柔性电路板绑定区域30之间。
本发明的阵列基板，其中，静电环40与柔性电路板绑定区域30之间设置有公共电极引线50，测试端子20位于公共电极引线50与柔性电路板绑定区域30之间。其中,静电环与公共电极引线可以采用现有的设计,在此不作赘述。
在本发明中，第一像素电极可以用作液晶显示面板的像素电极、第二像素电极可以用作液晶显示面板的公共电极，因此本发明实施例中的公共电极引线为第二像素电极的电极引线。
本发明的阵列基板，其中，公共电极引线50与柔性电路板绑定区域30之间设置有测试走线60，测试端子20位于测试走线60与柔性电路板绑定区域30之间。
测试走线60用于连接ET pad(电学测试端子)的走线，通常在常规测试中，在测试走线60上加载信号，以完成Array test(阵列基板测试)。
本发明的显示装置，包括本发明的阵列基板。所述显示装置可以为：液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
本发明的技术方案，对阵列基板进行整体优化，设置与像素电极连接的用于测试薄膜晶体管特性的测试端子，这样可以通过给上述测试端子加电信号对像素区域的TFTCharacter进行确认，第一时间对不良做出反应，保证了开发的顺利完成，提升开发效率同时减少开发成本。
本发明的阵列基板的制造方法的实施例，包括如下步骤：
步骤1、在基板上沉积栅金属薄膜，通过构图工艺形成栅线和栅电极的图形；
步骤2、在完成步骤1的基板上形成栅绝缘层以及有源层的图形；
步骤3、在完成步骤2的基板上形成第一像素电极以及与所述第一像素电极连接的用于测试薄膜晶体管特性的测试端子的图形；
步骤4、在完成步骤3的基板上形成源/漏电极的图形；
步骤5、在完成步骤4的基板上形成保护层的图形；
步骤6、在完成步骤5的基板上形成第二像素电极的图形。
本发明的阵列基板的制造方法的实施例，其中，所述步骤1包括：
步骤11、提供一基板；
步骤12、在基板上沉积栅金属薄膜；
步骤13、在栅金属薄膜上涂敷一层光刻胶；
步骤14、采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，所述光刻胶保留区域对应于栅线和栅电极的图形所在区域，所述光刻胶未保留区域对应于上述图形以外的区域；
步骤15、进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；
步骤16、通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的栅金属薄膜，形成栅线和栅电极的图形；
步骤17、剥离剩余的光刻胶。
本发明的阵列基板的制造方法的实施例，其中，所述步骤2包括：
步骤21、在完成步骤1的基板上设置栅绝缘层材料以及有源层材料；
步骤22、在有源层材料上涂敷光刻胶，利用掩膜板对光刻胶进行曝光、显影处理，通过刻蚀工艺得到栅绝缘层以及有源层的图形。
本发明的阵列基板的制造方法的实施例，其中，所述步骤3包括：
步骤31、在完成步骤2的基板上沉积第一像素电极材料以及测试端子材料；
步骤32、在第一像素电极材料以及测试端子材料上涂敷光刻胶，利用掩膜板对光刻胶进行曝光、显影处理，通过刻蚀工艺得到第一像素电极以及测试端子的图形。
本发明的阵列基板的制造方法的实施例，其中，所述步骤4包括：
步骤41、在完成步骤3的基板上沉积源漏极金属层；
步骤42、在源漏极金属层上涂敷光刻胶，利用掩膜板对光刻胶进行曝光、显影处理，通过刻蚀工艺得到源/漏电极的图形。
本发明的阵列基板的制造方法的实施例，其中，所述步骤5包括：
步骤51、在完成步骤4的基板上沉积保护层材料；
步骤52、在保护层材料上涂敷光刻胶，利用掩膜板对光刻胶进行曝光、显影处理，通过刻蚀工艺得到保护层的图形。
本发明的阵列基板的制造方法的实施例，其中，所述步骤6包括：
步骤61、在完成步骤6的基板上沉积第二像素电极材料；
步骤62、在第二像素电极材料上涂敷光刻胶，利用掩膜板对光刻胶进行曝光、显影处理，通过刻蚀工艺得到第二像素电极的图形。
本发明的技术方案针对以上技术问题对阵列基板进行整体优化，在上边缘区域200内设置于第一像素电极11导通的测试端子，这样通过给此测试端子加信号，就可以对像素区域的TFT Character进行确认，第一时间对不良做出反应，保证了开发的顺利完成。
本发明的阵列基板，其中，可以将数据线做在第一像素电极11下面。无论数据线在第一像素电极11下面还是上面，都可以在上边缘区域200内设置于第一像素电极11导通的测试端子。
本发明的阵列基板的制造方法中，在做第一像素电极的同时利用同一张掩膜板在上边缘区域200内、测试走线60的外侧做与第一像素电极能够导通的测试端子，这样可以避免在保护层上做过孔。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种阵列基板，包括栅线、数据线以及形成在栅线和数据线限定的像素区域内的像素电极，其特征在于，还包括与所述像素电极连接的用于测试薄膜晶体管特性的测试端子。
2.如权利要求1所述的阵列基板，其特征在于，所述像素电极包括设置于栅绝缘层以及有源层上的第一像素电极以及与所述第一像素电极平行设置的第二像素电极，所述测试端子与所述第一像素电极连接。
3.如权利要求2所述的阵列基板，其特征在于，包括：
在基板上的栅电极；
栅电极上方的栅绝缘层以及有源层；
栅绝缘层以及有源层上的第一像素电极，所述测试端子与第一像素电极同层形成且位于所述基板上；
形成于有源层上的源电极以及形成于第一像素电极上的漏电极；
形成于源电极、漏电极上的保护层；
形成于保护层上的第二像素电极。
4.如权利要求1所述的阵列基板，其特征在于，所述测试端子位于所述像素区域与柔性电路板绑定区域之间。
5.如权利要求4所述的阵列基板，其特征在于，所述像素区域与柔性电路板绑定区域之间设置有静电环，所述测试端子位于所述静电环与柔性电路板绑定区域之间。
6.如权利要求5所述的阵列基板，其特征在于，所述静电环与柔性电路板绑定区域之间设置有公共电极引线，所述测试端子位于公共电极引线与柔性电路板绑定区域之间。
7.如权利要求6所述的阵列基板，其特征在于，所述公共电极引线与柔性电路板绑定区域之间设置有测试走线，所述测试端子位于测试走线与柔性电路板绑定区域之间。
8.一种显示装置，其特征在于，包括如权利要求1-7任一项所述的阵列基板。
9.一种阵列基板的制造方法，其特征在于，包括：
在基板上沉积栅金属薄膜，通过构图工艺形成栅线和栅电极的图形；
在完成上述步骤的基板上形成栅绝缘层以及有源层的图形；
在完成上述步骤的基板上同层形成第一像素电极以及与所述第一像素电极连接的用于测试薄膜晶体管特性的测试端子的图形；
在完成上述步骤的基板上形成源/漏电极的图形；
在完成上述步骤的基板上形成保护层的图形；
在完成上述步骤的基板上形成第二像素电极的图形。
10.如权利要求9所述的阵列基板的制造方法，其特征在于，在完成上述步骤的基板上同层形成第一像素电极以及与所述第一像素电极连接的用于测试薄膜晶体管特性的测试端子的图形包括：
在完成上述步骤的基板上沉积第一像素电极材料以及测试端子材料；
在第一像素电极材料以及测试端子材料上涂敷光刻胶，利用掩膜板对所述光刻胶进行曝光、显影处理，通过刻蚀工艺得到第一像素电极以及测试端子的图形。
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