CN103884890B - 一种具有解码功能的示波器 - Google Patents

Abstract

一种具有解码功能的示波器，包括采集处理器、波形处理器、主控制器，所述采集处理器将模数转换器输出的数字采样信号存储到一个存储器中，并根据用户输入模块发送来的用户输入信号，将存储器中的数字采样信号与一个预置电平进行比较，并将比较后的二值数据发送给CPU处理器；所述CPU处理器用于依据一个解码协议，将二值数据解码为协议数据，并回传给主控制器；所述主控制器用于在接收到所述协议数据时，控制采集处理器经过波形处理器向主控制器发送数字采样信号，并依据数字采样信号的采样起始位置将协议数据与数字采样信号对齐，然后发送给显示模块显示。本发明的示波器在保证波形刷新率的情况下实现了解码功能。

Description

一种具有解码功能的示波器

技术领域

本发明涉及测量、测试技术领域，具体涉及一种数字示波器，特别是一种具有解码功能的示波器。

背景技术

示波器是一种用途广泛的电子测量仪器，它能够将人眼看不到的电信号转换为人眼可见的波形图像，便于人们研究各种电信号的变化过程。数字存储示波器（DigitalStorage oscilloscopes，DSO），简称数字示波器，是通过模数转换器把被测量信号转换为数字信息并进行存储，并利用存储的数据重建波形信号并在示波器的屏幕上进行显示。

随着示波器的发展，其功能不再局限于观察信号的形状，用户还可以针对捕获的波形数据进行协议解码，以获得解码数据。一般需要解码时，示波器首先将捕获的一段数据存储在存储器中，然后通过解码协议对数据进行解码分析，并可以将分析的结果进行显示。这样使得用户在对电信号测量时，通过示波器得到的不仅仅是一般的波形数据，还有其中含有的数字信息，从物理层的波形转换为了直观的数字。

比如在一个通讯电路中，通讯的双方在规定的协议下收发数据。当收发功能出现异常时，用户可以利用示波器测量通讯电路上的波形质量，如果通讯质量满足要求，为了进一步分析信号，需要检查通讯的数据是否有效，这时就需要用到示波器的解码功能。可以通过解码获得解码数据，将波形与解码数据进行对照，就可以获得通讯的异常点。

参考图1，公开号为CN101067630A的中国发明专利公开了一种常用的数字示波器100，所述示波器100包括信号输入端101、输入放大模块102、A/D转换模块103、波形处理模块104、CPU处理器105、可编程逻辑模块106、显示模块107、输入模块108、存储模块109和显存110。

所述信号输入端101是将外部输入信号引入到示波器100的部件，一般采用BNC连接头实现，所述BNC连接头通过外部示波器探头与被测电路连接，将信号引入到示波器100中。

所述输入放大模块102用来将经过所述信号输入端101引入的外部输入信号进行放大处理，由于采用模拟器件实现对模拟信号的处理，一般又称为模拟前端电路（或者是模拟前端电路的一部分），模拟前端电路可以实现对所述外部输入信号的衰减、缓冲、偏置、放大等处理。

所述A/D转换模块103又称为模数转换器，实现对所述输入放大模块102输出的模拟信号的数字采集，并传送给所述波形处理模块104.

所述波形处理模块104根据用户设定的各种波形条件来处理采集的数字波形信号，并将捕获到的有效波形信号传送给所述CPU处理器105。

所述CPU处理器105将所收到的有效波形信号保存到所述存储模块109，并将这些数据以及系统参数传送到所述可编程逻辑模块106。

所述可编程逻辑模块106控制所述显存110和显示模块107，实现波形显示。

所述示波器100在测量信号时，所述信号输入端101通过外部示波器探头与被测电路连接，将外部输入信号引入到所述示波器100，然后所述输入放大模块102对所述信号输入端101引入的所述外部输入信号进行放大处理，再由所述A/D转换模块103对所述输入放大模块102输出的信号进行数字化采样处理、得到数字采样信号，然后所述波形处理模块104对所述数字采样信号进行处理，并捕获到有效波形信号，所述CPU处理器105将所述有效波形信号和系统参数传送到所述可编程逻辑模块106，所述可编程逻辑模块106对所述有效波形信号进行计算、形成一帧一帧的图像点阵数据，并存储在显存110中，当进行显示时，所述可编程逻辑模块106从所述显存110中读取所述图像点阵数据，并控制所述显示模块107进行刷新显示。

通过上述说明可以看出，所述示波器100中，所述可编程逻辑模块106分担了所述CPU处理器105的图像点阵数据处理工作和控制所述显示模块107显示的工作，实现了流程的并行处理，提高了所述CPU处理器105控制与获得波形的效率，从而提高了整个系统的波形刷新率，使得所述示波器100的波形刷新率可以达到2000wfms/s。

所述示波器100的存储模块109与所述CPU处理器105连接，所述存储模块109内存储波形数据，而示波器100的解码功能要么是所述CPU处理器105实现，要么是所述可编程逻辑模块106实现。如果所述示波器100的解码功能由所述CPU处理器105实现，那么CPU处理器105既要完成波形存储、波形刷新处理等工作，还需要进行协议解码，这会进一步降低所述CPU处理器105的数据处理速度，影响波形刷新率；如果所述示波器100的解码功能由所述可编程逻辑模块106实现，那么首先就需要所述CPU处理器105从所述存储模块109中取出需要解码的数据传输给所述可编程逻辑模块106，同时还需要将所述存储模块109中的有效波形信号和系统参数等传输给所述可编程逻辑模块106，所述可编程逻辑模块106一方面对所述有效波形信号进行计算、形成一帧一帧的图像点阵数据，并存储在显存110中，当进行显示时，所述可编程逻辑模块106从所述显存110中读取所述图像点阵数据，并控制所述显示模块107进行刷新显示，另一方面还需要将接收到的需要解码的数据进行硬件解码，解码会占用所述可编程逻辑芯片106的大量资源，这也会很大程度的影响波形刷新率。

因此，现有的示波器100在需要保证高波形刷新率的情况下难以实现解码功能。

发明内容

为了解决上述问题，本发明提供了一种具有高波形刷新率和解码功能的示波器。

本发明所述的具有解码功能的示波器，包括模数转换器、数字处理模块、CPU处理器、用户输入模块、输出接口模块、显示模块，

所述模数转换器、数字处理模块、CPU处理器和用户输入模块依次连接，所述数字处理模块还连接所述显示模块，所述CPU处理器还连接所述输出接口模块，

所述数字处理模块包括采集处理器、波形处理器、主控制器，

所述采集处理器，用于将所述模数转换器输出的一个数字采样信号存储到一个设置了存储深度的存储器中，并根据所述用户输入模块经过所述CPU处理器和主控制器发送来的一个用户输入信号，将所述存储器中的所述数字采样信号与一个预置电平进行比较，并将比较后的二值数据发送给所述CPU处理器；

所述CPU处理器，用于依据一个解码协议，将所述二值数据解码为协议数据，并回传给所述主控制器；

所述主控制器，用于在接收到所述协议数据时，控制所述采集处理器经过所述波形处理器向所述主控制器发送所述数字采样信号，并依据所述数字采样信号的采样起始位置将所述协议数据与所述数字采样信号对齐，然后发送给所述显示模块显示。

本发明所述的示波器，将所述数字处理模块拆分为所述采集处理器、波形处理器、主控制器三部分。所述模拟前端电路对示波器的输入信号进行初步处理后，所述模数转换器对所述模拟的输入信号进行数字化采样，得到数字采样信号，所述采集处理器将所述数字采样信号存储到所述存储器中，并根据所述用户输入信号将所述存储器中的所述数字采样信号与所述预置电平进行比较、将得到的二值数据发送给所述CPU处理器；所述CPU处理器利用所述解码协议将所述二值数据解码为所述协议数据，并回传给所述主控制器；所述主控制器接收所述协议数据，并使得所述采集处理器经过所述波形处理器向所述主控制器发送所述数字采样信号，并将所述协议数据与所述数字采样信号在采样起始位置对齐，所述数字采样信号即为波形数据，所述协议数据即为解码得到的解码数据，所述主控制器将二者在所述显示模块中进行显示，实现一次解码流程。同时，由于将所述数字处理模块拆分为所述采集处理器、波形处理器、主控制器三部分，所述示波器的采样刷新均由所述采集处理器、波形处理器、主控制器完成，所述CPU处理器并不影响波形刷新率，而在解码时，所述采集处理器、波形处理器、主控制器仅用来传输数据和控制显示，而解码工作是由所述CPU处理器实现，因此所述解码功能并不会占用波形显示刷新功能，即实现了高波形刷新率，也实现了协议解码功能。

作为一种举例说明，在本发明所述的示波器中，所述采集处理器，在接收到所述用户输入模块经过所述CPU处理器和主控制器发送来的所述用户输入信号时，将所述存储器中所述存储深度内的所有所述数字采样信号均与所述预置电平进行比较，并将比较后的二值数据发送给所述CPU处理器。所述示波器将整个存储深度内的所有数字采样信号均进行解码处理，使得即使所述显示单元显示的波形长度不是完整的波形，所述CPU处理器也能正常将其完整的解码出来。

作为又一种举例说明，本发明所述的示波器中，所述采集处理器向所述CPU处理器发送二值数据，是：所述采集处理器首先将所述二值数据以串行的方式发送给所述主控制器，然后再由所述主控制器发送给所述CPU处理器。所述存储器内存储的数字采样信号的数据量会比较大，进行二值转换后以串行的方式通过所述主控制器发送给所述CPU处理器会降低数据量、加快数据传输速率，提高了解码效率。

作为又一种举例说明，本发明所述的示波器中，所述采集处理器由一个特可编程逻辑芯片构成，所述波形处理器由又一个可编程逻辑芯片构成，所述主控制器由又一个可编程逻辑芯片构成。

作为又一种举例说明，本发明所述的示波器中，所述CPU处理器，还用于依据一个预置的数据码型对所述解码数据进行判断，当所述解码数据符合所述预置的数据码型时，向所述主控制器发送一个协议触发信号；所述主控制器，还依据所述协议触发信号，控制所述采集处理器开始将所述存储器中的数字采样信号计算出一个轨迹强度信息后，发送给所述波形处理器；所述波形处理器，还将多个具有轨迹强度信息的数字采样信号计算成具有累加强度信息的显示波形数据，并将所述显示波形数据发送给所述主控器；所述主控制器，还将所述显示波形数据处理为波形显示信号，并发送给所述显示模块显示。

作为又一种举例说明，本发明所述的示波器中，所述采集处理器，还依据所述用户输入模块产生的一个外存储信号，将所述存储器中所述存储深度内的所有数字采样信号依序通过所述CPU处理器发送给一个外存储设备。

作为又一种举例说明，本发明所述的示波器中，所述每一个可编程逻辑芯片均采用FPGA型可编程逻辑芯片。

作为又一种举例说明，本发明所述的示波器中，所述CPU处理器采用DSP芯片构成。

本发明所述的示波器，将所述数字处理模块分拆为所述采集处理器、波形处理器、主控制器三部分，在解码时，三部分仅实现数据存储、传输、显示控制等工作，解码工作是由所述CPU处理器完成，因此在实现高波形刷新率的同时，也实现了解码功能。

附图说明

图1是本发明的背景技术中的示波器100的电路原理图；

图2是本发明的示波器200的电路原理图；

图3是本发明的示波器200的又一电路原理图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图2，示出了一种具有解码功能的示波器200，所述示波器200包括：信号输入端201、模拟前端电路202、模数转换器203、数字处理模块204、显示模块209、CPU处理器208、用户输入模块210、输出接口模块213，所述信号输入端201、模拟前端电路202、模数转换器203、数字处理模块204、CPU处理器208和用户输入模块210依次连接，所述数字处理模块204还连接有所述显示模块209，所述CPU处理器208还连接有所述输出接口模块213。

所述数字处理模块204包括采集处理器205、波形处理器206和主控制器207，所述采集处理器205连接有一个存储器214。所述采集处理器205，其将所述模数转换器203输出的一个数字采样信号a存储到所述存储器214中，并根据所述用户输入模块210经过所述CPU处理器208和所述主控制器207发送来的一个用户输入信号b，将所述存储器214中的所述数字采样信号a与一个预置电平进行比较，并将比较后的二值数据发送给所述CPU处理器208；所述CPU处理器208，其依据一个解码协议，将所述二值数据解码为协议数据d，并回传给所述主控制器207；所述主控制器207，其在接收到所述协议数据d时，控制所述采集处理器205经过所述波形处理器206向所述主控制器207发送所述数字采样信号a，并依据所述数字采样信号a的采样起始位置将所述协议数据d与所述数字采样信号a对齐，然后发送给所述显示模块209进行显示。

本实施例中，所述信号输入端201接收一个外部模拟输入信号e，所述模拟前端电路202对所述模拟输入信号e进行衰减、放大、偏置等处理，然后由所述模数转换器203进行数字采样处理得到所述数字采样信号a，所述采集处理器205将所述数字采样信号a存入到所述存储器214中，然后所述采集处理器205、波形处理器206、主控制器207就可以对所述数字采样信号a进行轨迹强度计算、累加计算等处理，得到一个波形显示信号c，所述主控制器207将所述波形显示信号c发送给所述显示模块209进行显示，实现示波器200的波形刷新，由于所述采集处理器205、所述波形处理器206、所述主控制器207三者并行处理实现波形的刷新，示波器200的波形刷新率由三者处理时间最长的一个决定，而三者内部处理速度十分快，因此极大的提高了示波器200的波形刷新率。当需要解码时，所述用户输入模块210发出所述用户输入信号b，所述采集处理器205根据所述用户输入信号b将所述存储器214的存储深度内的所述数字采样信号a与所述预置电平比较，并将比较后得到的所述二值数据发送给所述CPU处理器208进行解码，此时所述采集处理器205、波形处理器206、主控制器207正常采集数据、实现波形刷新；当所述CPU处理器208完成解码将所述协议数据d传输给所述主控制器207，所述主控制器207接收到所述协议数据d时，会控制所述采集处理器205、波形处理器206停止波形刷新，并使所述采集处理器205将所述存储器214内的数字采样信号a发送给所述波形处理器206，所述波形处理器206直接将所述数字采样信号a发送给所述主控制器207，所述主控制器207依据所述数字采样信号a的采样起始位置将所述协议数据d与所述数字采样信号a对齐，然后发送给所述显示模块209进行显示。当所述解码显示完成后，所述主控制器207控制所述采集处理器205、波形处理器206继续正常波形刷新显示处理，等待下次解码处理流程。因此，本发明所述的示波器200兼顾了高波形刷新率和解码功能。

在本实施例中，所述信号输入端201是将外部输入信号引入到示波器200的部件，一般采用BNC连接头实现，作为现有技术，不再赘述。

在本实施例中，所述模拟前端电路202的具体实现也具有公知的多种实现方式，因此也不再赘述。

在本实施例中，所述模数转换器203可以仅有一片模数转换芯片实现，也可以采用多片模数转换芯片实现交织采样，作为现有技术也不再赘述。

在本实施例中，所述存储器214可以是一片存储器，也可以是多片存储器，存储深度是由用户通过所述用户输入模块210进行设置，所述用户输入模块210将设置信息发送给所述CPU处理器208进行处理，所述CPU处理器208再配置给所述主控制器207，所述主控制器207通过所述采集处理器205来配置所述存储器，设置存储深度。

在本实施例中，所述用户输入模块一般包括键盘（可以包括按键、旋钮等），还可以包括鼠标、用来实现远程控制的接口等等。

在本实施例中，所述输出接口模块一般可以包括USB接口、RS232接口、LAN、GPIB等。

在本实施例中，所述显示模块209一般包括有显存211、显示屏212，所述主控制器207获得所述数字采样信号a、所述协议数据d后首先存入所述显存211，需要显示时，可以将所述数字采样信号a、所述协议数据d与菜单等其他显示数据进行合并，然后由所述主控制器207将所有显示信息发送给显示屏212进行显示。

在本实施例中，所述模数转换器203输出的所述数字采样信号a一般是8位或者更多位的数字信号，代表被采集信号的幅度，所述采集处理器205将所述数字采样信号a与所述预置电平进行比较，大就是1，小就是0，这样8位的数字信号就成了1位的二值数据，大大降低了数据量。所述预置电平可以设置，比如TTL解码时，所述预置电平默认设置为2.4V；CMOS解码时，所述预置电平默认设置为2.5V。电平比较的实现可以通过在所述采集处理器205内设置比较器实现。

所述CPU处理器208可以根据不同的解码协议实现各种解码功能，比如并行解码、RS232解码、SPI解码、CAN解码、FlexRay解码等等。所述CPU处理器208利用所述解码协议将所述二值数据转换为对应的协议数据，所述协议数据即为解码得到的需要显示的数据。

所述存储器214中存储的所述数字采样信号a中包含采样起始位置信息，也即触发点，所述主控制器207可以利用所述采样起始位置信息，将所述协议数据d与所述数字采样信号a进行对齐。

所述示波器200在进行数据测量时，可以通过所述用户输入模块210设置通道、时基、采样率、存储深度、触发条件、解码方式等各种参数，所述CPU处理器208可以将用户所设置的参数配置到所述主控制器207，由所述主控制器207配置到所述示波器200的各个部分，然后所述信号输入端201通过一个外部探头连接到被测电路，获取被测电路输出的一个模拟输入信号e，然后所述模拟前端电路202对所述模拟输入信号e进行衰减、放大、偏置等处理，使得处理后的信号能够被后边的数字电路识别和处理；然后所述模数转换器203对经过所述模拟前端电路202处理后的信号进行数字化采样，获得所述数字采样信号a；同时所述主控制器207或者所述采集处理器205获得一个触发信号，所述采集处理器205接收到所述触发信号后将所述数字采样信号a存入与所述采集处理器205连接的所述存储器214中，所述采集处理器205根据所述用户输入信号b将所述存储器214的存储深度内的所述数字采样信号a与所述预置电平比较，并将比较后得到的所述二值数据发送给所述CPU处理器208进行解码，此时所述采集处理器205、波形处理器206、主控制器207正常采集数据、实现波形刷新：所述采集处理器205将当前帧信号发送给所述波形处理器206，所述波形处理器206对接收到的信号进行压缩、余辉等处理器，并和之前已经获得帧数据进行累加，得到所述具有累加强度信息的显示波形数据，并将所述显示波形数据发送给所述主控制器207，所述主控制器207获得所述采集处理器205和所述波形处理器206完成了一次触发采集处理过程，然后继续根据用户设置判断是否进行下一次触发采集过程；同时所述主控制器207还将获得的所述显示波形数据处理为所述波形显示信号c并存入所述显存211中，需要显示时，将所述显存211中的所述波形显示信号c与菜单等其他显示信息合并后送入所述显示屏212进行显示，完成一次测量过程，在下一次触发后，继续上述过程，更新所述显示屏212的显示数据，实现波形刷新。当所述CPU处理器208解码完成后将所述协议数据d发送给所述主控制器207，所述主控制器207收到所述协议数据时，控制所述采集处理器205和波形处理器206停止波形刷新，并使得所述采集处理器205将所述存储器214内对应的所述数字采样信号a通过所述波形处理器206发送给所述主控制器207，并依据所述数字采样信号a的采样起始位置对所述数字采样信号a与所述协议数据d进行对齐，并发送给所述显存211存储，需要显示时，将所述数字采样信号a与所述协议数据d与菜单等其他显示数据进行合并，然后发送给所述显示屏212进行显示，并可以依据解码速度刷新解码界面。当解码完成后，所述主控制器207继续控制所述采集处理器205、所述波形处理器206进行正常波形刷新显示处理，等待下一次解码流程。

作为一个举例说明，本发明所述的示波器200中，所述采集处理器205在接收到所述用户输入模块210经过所述CPU处理器208和所述主控制器207发送来的所述用户输入信号b时，将所述存储器214中所述存储深度内的所有所述数字采样信号a均与所述预置电平进行比较，并将比较后的所述二值数据发送给所述CPU处理器208，进行解码。使得即使所述示波器200的存储深度大而时基小时，所述显示屏212显示的波形长度远小于所述存储深度，用户看到的波形长度内不包含一帧完整的数据，解码功能也可以完整的实现。

作为一种变形，所述采集处理器205接收到所述用户输入模块210经过所述CPU处理器208和所述主控制器207发送来的所述用户输入信号b时，将所述存储器214中当前一帧的所述数字采样信号a与所述预置电平进行比较，并将比较后的所述二值数据发送给所述CPU处理器208，进行解码。

作为又一种变形，所述采集处理器205接收到所述用户输入模块210经过所述CPU处理器208和所述主控制器207发送来的所述用户输入信号b时，将所述存储器214中用户设置的一段所述数字采样信号a与所述预置电平进行比较，并将比较后的所述二值数据发送给所述CPU处理器208，进行解码。

作为又一个举例说明，参考图3，所述采集处理器205向所述CPU处理器208发送所述二值数据的实现是：所述采集处理器205首先将所述二值数据以串行的方式发送给所述主控制器207，再由所述主控制器207发送给所述CPU处理器208。

作为一种变形，参考图2，所述采集处理器205也可以直接将所述二值数据发送给所述CPU处理器208。

作为又一个举例说明，所述采集处理器205由一个可编程逻辑芯片构成，所述波形处理器206由又一个可编程逻辑芯片构成，所述主控制器207由又一个可编程逻辑芯片构成。所述可编程逻辑芯片内部逻辑可以并行处理以实现很快的速率，使得波形刷新率大大提高。

作为一种变形，所述采集处理器205和所述主控制器207可以由一片可编程逻辑芯片构成，而所述波形处理器206由又一片可编程逻辑芯片构成，所述采集处理器205分担了所述主控制器207的工作，使得所述采集处理器205的数据处理速度受到一定影响，但波形刷新率依然较高，并可以实现解码功能。

作为又一种变形，所述采集处理器205由一片可编程逻辑芯片构成，所述主控制器由又一片可编程逻辑芯片构成，而所述主控制器207则由所述采集处理器205、波形处理器206和CPU处理器208共同实现。例如，所述CPU处理器208实现配置所述采集处理器205、波形处理器206的工作，所述采集处理器205实现存储等处理，所述波形处理器206则除了实现波形累加强度信息计算处理外还负责显示控制处理，也具有较高的波形刷新率，并可以正常实现解码功能。

作为又一个举例说明，所述示波器200还可以实现协议触发功能：所述CPU处理器208还依据一个预置的数据码型对所述解码数据d进行判断，当所述解码数据d符合所述预置的数据码型时，向所述主控制器207发送一个协议触发信号；所述主控制器207依据所述协议触发信号，控制所述采集处理器205开始将所述存储器214中的数字采样信号a计算出一个轨迹强度信息后，发送给所述波形处理器206；所述波形处理器206将多个具有轨迹强度信息的数字采样信号计算成具有累加强度信息的显示波形数据，并将所述显示波形数据发送给所述主控器；所述主控制器将所述显示波形数据处理为所述波形显示信号c，并发送给所述显示模块209显示，实现了协议触发。协议触发可以是SPI协议触发、RS232协议触发、CAN协议触发等等，在协议触发时，所述采集处理器205、波形处理器206首先并不进行波形显示刷新处理，而是所述采集处理器205首先将所述存储器214内存储的所述数字采样信号a发送给所述CPU处理器208进行解码，并依据所述预置的数据码型对所述解码数据d进行判断，当当所述解码数据d符合所述预置的数据码型时，向所述主控制器207发送所述协议触发信号，所述主控制器207才控制所述采集处理器205、波形处理器206进行正常的波形显示刷新处理。

作为又一个举例说明，所述示波器200还可以实现外存储功能：所述采集处理器205依据所述用户输入模块210产生的一个外存储信号，将所述存储器214中所述存储深度内的所有数字采样信号a依序通过所述CPU处理器208发送给一个外存储设备，此时可以直接将原始的数字采样信号a都通过所述CPU处理器208发送给一个外存储设备；所述外存储设备可以通过所述输出接口模块213与所述CPU处理器208连接。

作为又一个举例说明，所述每一个可编程逻辑芯片均采用FPGA型可编程逻辑芯片实现，FPGA型可编程逻辑芯片具有处理速度快、灵活性高、逻辑资源多等优点，可以进一步提高波形刷新率。

作为一种变形，所述每一个可编程逻辑芯片还可以采用CPLD型可编程逻辑芯片等其他实现方式。

作为又一个举例说明，所述CPU处理器208采用DSP芯片实现，具有数据处理速度快、高运行速度等优点。

作为一种变形，所述CPU处理器还可以采用单片微处理器实现，还可以采用可编程逻辑芯片构成，等等。

作为又一个举例说明，所述采集处理器205与所述波形处理器206之间采用并行方式传输数据，并行方式的数据传输速率虽然不如串行方式快，但是由于所述模数转换器203采样得到的数据一般都是并行数据，而所述采集处理器205和波形处理器206内部的数据处理一般也采用并行处理，所以避免了所述采集处理器205和波形处理器206内部的串并转换，而相对于所述采集处理器205、波形处理器206内部的数据处理速度，所述采集处理器205和波形处理器206之间的并行传输速度还是很高，因此所述采集处理器205和波形处理器206之间采用并行方式传输数据有利于波形刷新率的提高。

所述采集处理器205和波形处理器206之间的并行数据传输一般是由二者之间的并行传输线实现的，所述并行传输线的数量大于等于两条，一般有8位、16位等实现方式，这是由可编程逻辑芯片本身和设计需求决定，不再赘述。

作为又一个举例说明，所述波形处理器206还可以连接有两个存储器，比如采用SRAM，当所述波形处理器206完成所述压缩、余辉、累加等处理后，将得到的所述显示波形数据存入其中一个SRAM中，此时将另一个SRAM中已经存入的所述显示波形数据发送给所述主控制器207；当所述波形处理器206将其中一个SRAM中的所有显示波形数据已经都发送给所述主控制器207后，再将后续处理得到的新的所述显示波形数据存入该SRAM中，并将另一个SRAM中存储的所述显示波形数据发送给所述主控制器207，然后二者依次交替进行，构成存储的乒乓结构。这样的方案可以部分解决由于目前所述显示屏212的刷新速率较低，使得所述波形处理器206中的数据向所述主控制器207发送的速率较低的问题。

作为一种变形，所述波形处理器206可以连接有一个存储器，并设置一个所述波形处理器206内部的存储单元，来实现存储。

作为又一种变形，所述波形处理器206还可以只采用其内部的存储单元对所述显示波形数据进行存储。

通过以上说明可以看出，本发明所述的示波器200将所述数字处理模块204分拆为采集处理器205、波形处理器206和主控制器207三部分，在解码时，三部分仅实现数据存储、传输、显示控制等工作，实际的解码工作由所述CPU处理器208实现，而所述CPU处理器208由于仅用来实现用户输入处理、数据输出等工作，数据处理量相对小，可以方便、快速的实现解码功能；而所述采集处理器205、波形处理器206和主控制器207在正常波形显示刷新时几乎不受所述解码功能的影响，或者受影响较小，使得所述示波器200的波形刷新率很高，可以达到几万至几十万wmfs/s的数量级。

以上所述的仅为本发明的具体实施例，所应理解的是，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想，并不用于限定本发明的保护范围，凡在本发明的思想和原则之内所做的任何修改、等同替换等等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种具有解码功能的示波器，包括模数转换器、数字处理模块、CPU处理器、用户输入模块、输出接口模块、显示模块，

所述模数转换器、数字处理模块、CPU处理器和用户输入模块依次连接，所述数字处理模块还连接所述显示模块，所述CPU处理器还连接所述输出接口模块，

其特征在于：

所述数字处理模块包括采集处理器、波形处理器、主控制器，

所述采集处理器，用于将所述模数转换器输出的一个数字采样信号存储到一个设置了存储深度的存储器中，并根据所述用户输入模块经过所述CPU处理器和主控制器发送来的一个用户输入信号，将所述存储器中的所述数字采样信号与一个预置电平进行比较，并将比较后的二值数据发送给所述CPU处理器；

所述CPU处理器，用于依据一个解码协议，将所述二值数据解码为协议数据，并回传给所述主控制器；

所述主控制器，用于在接收到所述协议数据时，控制所述采集处理器经过所述波形处理器向所述主控制器发送所述数字采样信号，并依据所述数字采样信号的采样起始位置将所述协议数据与所述数字采样信号对齐，然后发送给所述显示模块显示。

2.根据权利要求1所述的具有解码功能的示波器，其特征在于：

所述采集处理器，在接收到所述用户输入模块经过所述CPU处理器和主控制器发送来的所述用户输入信号时，将所述存储器中所述存储深度内的所有所述数字采样信号均与所述预置电平进行比较，并将比较后的二值数据发送给所述CPU处理器。

3.根据权利要求2所述的具有解码功能的示波器，其特征在于：

所述采集处理器向所述CPU处理器发送二值数据，是：所述采集处理器首先将所述二值数据以串行的方式发送给所述主控制器，然后再由所述主控制器发送给所述CPU处理器。

4.根据权利要求1或2或3所述的具有解码功能的示波器，其特征在于：

所述采集处理器由一个可编程逻辑芯片构成，所述波形处理器由又一个可编程逻辑芯片构成，所述主控制器由又一个可编程逻辑芯片构成。

5.根据权利要求4所述的具有解码功能的示波器，其特征在于：

所述CPU处理器，还用于依据一个预置的数据码型对所述协议数据进行判断，当所述协议数据符合所述预置的数据码型时，向所述主控制器发送一个协议触发信号；

所述主控制器，还依据所述协议触发信号，控制所述采集处理器开始将所述存储器中的数字采样信号计算出一个轨迹强度信息后，发送给所述波形处理器；

所述波形处理器，还将多个具有轨迹强度信息的数字采样信号计算成具有累加强度信息的显示波形数据，并将所述显示波形数据发送给所述主控制器；

所述主控制器，还将所述显示波形数据处理为波形显示信号，并发送给所述显示模块显示。

6.根据权利要求4所述的具有解码功能的示波器，其特征在于：

所述采集处理器，还依据所述用户输入模块产生的一个外存储信号，将所述存储器中所述存储深度内的所有数字采样信号依序通过所述CPU处理器发送给一个外存储设备。

7.根据权利要求4所述的具有解码功能的示波器，其特征在于：

所述每一个可编程逻辑芯片均采用FPGA型可编程逻辑芯片。

8.根据权利要求1或2或3所述的具有解码功能的示波器，其特征在于：

所述CPU处理器采用DSP芯片构成。