CN103872135A - 击穿电压增加的金属氧化物半导体器件 - Google Patents

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Abstract

本发明涉及击穿电压增加的金属氧化物半导体器件。一种半导体器件包括：第一阱、第二阱和分离结构。第一阱和第二阱被嵌入在半导体衬底中。分离结构也被嵌入在半导体衬底中并且将第一阱和第二阱分离，使得第一阱和第二阱彼此不接触。

Description

击穿电压增加的金属氧化物半导体器件
技术领域
本公开总体上涉及一种金属氧化物半导体场效应晶体管（MOSFET）。更具体地，本公开涉及一种增加横向扩散的金属氧化物半导体（LDMOS）的击穿电压的制造方法及器件结构。
背景技术
硅半导体工艺已经演变成用于制造集成电路的复杂操作。随着制造工艺技术的不断进步，降低了集成电路的核心和输入/输出（I/O）操作电压。然而，辅助装置的操作电压仍基本保持不变。该辅助装置包括对接（连接，interface）至集成电路的装置。例如，辅助装置可以是打印机、扫描仪、磁盘驱动器、磁带驱动器、麦克风、扬声器或照相机。
集成电路可以包括通过一系列兼容的处理而与衬底集成或沉积在衬底上的互相连接的诸如晶体管、电阻器、电容器和电感器的有源和无源元件的阵列。辅助装置可以以高于包含在集成电路内的晶体管的击穿电压的电压来操作。随着施加到晶体管的操作电压的增加，晶体管最终将击穿，从而使得不可控的电流增加。击穿的不利影响的示例可包括提供了一些示例的穿通、雪崩击穿以及栅极氧化层击穿。此外，在高于击穿电压操作明显长的持续时间降低了晶体管的寿命。
发明内容
根据本发明的实施方式，提供了一种半导体器件，包括：第一阱，嵌入在半导体衬底中；第二阱，嵌入在所述半导体衬底中；以及分离结构，嵌入在所述半导体衬底中，将所述第一阱和所述第二阱分离，使得所述第一阱和所述第二阱彼此不接触。
进一步地，所述分离结构包括分离阱，所述分离阱包括将所述第一阱和所述第二阱分离的侧壁。
进一步地，所述第一阱包括源极区并且所述第二阱包括漏极区；并且其中，所述半导体器件还包括被设置在所述源极区和所述漏极区之间的栅极区。
进一步地，其中，所述第一阱被注入有第一导电类型的材料；以及其中，所述第二阱和所述分离阱被注入有第二导电类型的材料。
进一步地，所述第一导电类型为p型并且所述第二导电类型为n型。
进一步地，所述分离结构具有大于所述第一阱和所述第二阱的深度的深度。
进一步地，所述分离结构包括深N阱，所述深N阱的n型材料浓度低于所述第二阱的n型材料浓度。
进一步地，所述侧壁具有大于或等于0.2μm的厚度。
根据本发明的另一实施方式，提供了一种半导体器件，包括：第一阱，被嵌入到半导体衬底中并且包括源极区；第二阱，在所述半导体衬底的上方并且包括漏极区；栅极区，被设置在所述源极区和所述漏极区之间并且具有栅极长度；以及分离壁，将所述第一阱和所述第二阱分离，所述分离壁具有壁厚度，其中，所述第一阱和所述第二阱之间的距离大于或等于所述壁厚度并小于所述栅极长度。
进一步地，该半导体器件还包括深度大于所述第一阱和所述第二阱的深度的深N阱，所述深N阱包括所述分离壁。
进一步地，所述第二阱包括浅沟槽隔离（STI）区域并且所述第一阱和所述浅沟槽隔离区域之间的距离大于或等于0.4μm。
进一步地，所述深N阱的n型材料浓度低于所述第二阱的n型材料浓度。
进一步地，所述栅极长度大于或等于0.6μm。
进一步地，所述壁厚度大于或等于0.2μm。
进一步地，所述第一阱包括两个分离的浅沟槽隔离区域。
进一步地，所述浅沟槽隔离区域部分被设置在所述第二阱中并且部分被设置在所述深N阱中。
根据本发明的又一实施方式，提供了一种用于制造半导体器件的方法，包括：将第一阱嵌入到半导体衬底中；将第二阱嵌入到所述半导体衬底中；以及在所述半导体衬底中制造分离结构，所述分离结构将所述第一阱和所述第二阱分离，使得所述第一阱和所述第二阱彼此不接触。
进一步地，该方法还包括：分别在所述第一阱和所述第二阱中嵌入源极区和漏极区；嵌入设置在所述源极区和所述漏极区之间的栅极区；在所述源极区、所述漏极区和所述栅极区上嵌入硅化物区域。
进一步地，在所述半导体衬底中制造分离结构包括：嵌入n型材料浓度低于所述第二阱的n型材料浓度的深N阱。
进一步地，该方法还包括：制造部分在所述第二阱中并且部分在所述分离结构中的浅沟槽隔离区域。
附图说明
参照以下附图及描述可以更好地理解本公开的方法及器件。在附图中，在全文不同的视图中相同的参考标号指示相应的部分。
图1示出了根据第一示例性实施方式的半导体器件的截面图。
图2示出了根据第二示例性实施方式的半导体器件的截面图。
图3示出了根据第三示例性实施方式的半导体器件的截面图。
图4示出了根据第四示例性实施方式的半导体结构的截面图。
图5示出了根据第五示例性实施方式的半导体结构的截面图。
图6示出了根据第六示例性实施方式的半导体结构的截面图。
图7示出了根据第七示例性实施方式的半导体结构的截面图。
图8示出了根据第八示例性实施方式的半导体结构的截面图。
图9示出了用于制造半导体器件的示例性方法。
具体实施方式
图1示出了根据第一示例性实施方式的半导体器件100的截面图。例如，该半导体器件100可以是n型金属氧化物半导体（NMOS）结构。该半导体器件100包括：第一阱110、第二阱120和分离结构150。第一阱110被嵌入在半导体衬底102中。第二阱120也被嵌入在半导体衬底102中。分离结构150也被嵌入在半导体衬底102中并且将第一阱110和第二阱120分离，使得第一阱110和第二阱120彼此不接触。
在实施方式中，半导体衬底102是由p型材料制成的p型衬底。为了增加正载流子（空穴）的数量，可以通过将某种类型的原子添加至半导体的掺杂工艺来获得该p型材料。可替换地，半导体衬底102可以是n型衬底。可以通过嵌入具有第一导电类型的第一材料形成第一阱110。可以通过将具有第二导电类型的材料嵌入到衬底102中形成第二阱120。第一材料可以是p型材料，诸如硼或其它合适的材料。第二材料可以是n型材料，诸如磷、砷或其它合适的材料。
第一阱110包括源极区140。在实施方式中，NMOS结构的源极区140可包括N+区域141和N-LDD区域115。LDD指的是轻掺杂漏极（LDD），其具有的载流子浓度低于可以通过“+”指示的高掺杂漏极（HDD）。LDD区域可以通过在指示n型材料或p型材料的字母“N”或“P”之后的“-”来指示。因此，N-LDD区域115具有低于N+区域141的n型材料浓度。N-LDD区域可以具有在每立方厘米大约1×1017至5×1017个n型原子范围中的n型材料浓度。在此文献中，浓度可以被缩写为简化的“cm-3”。第一阱110可具有在5×1016cm-3至1×1018cm-3范围内的p型材料浓度，这同样意味着每立方厘米存在大约5×1016至1×1018个p型材料原子。
第一阱110还包括第一浅沟槽隔离（STI）区域112和第二STI区域114。在实施方式中，在第一STI区域112和第二STI区域114之间还存在P+区域113。STI区域112和114可包括电介质材料，诸如SiO2或其它合适的材料。STI区域112和114能够为NMOS结构提供隔离和保护。
第二阱120包括在第三STI区域122和第四STI区域124之间的高掺杂漏极（HDD）区域126。在NMOS结构中，HDD区域126可以是N-HDD区域。侧壁132和STI区域122之间存在距离L2。在实施方式中，L2为大于或等于0.2μm。第二阱120具有深度H2。半导体器件100中的漏极区155可包括第二阱120和HDD区域126。N-HDD区域126可以具有在1×1019cm-3至1×1021cm-3范围内的n型材料浓度。第二阱120可具有在5×1016cm-3至1×1018cm-3范围内的n型材料浓度。
半导体器件100还包括设置在源极区140和漏极区155之间并在它们的上方延伸的栅极区160。栅极区160位于两个隔离件162和164之间。尽管能够使用任何合适的材料，但隔离件通常是诸如SiO2的电介质材料。在实施方式中，栅极区160在栅极氧化物区域166的顶部上。栅极区160具有长度Lg。在实施方式中，栅极长度Lg大于或等于0.6μm。
在图1中，长度Lg大于壁厚L1和距离L2。在此示例中，壁厚L1与第一阱110和第二阱120之间的距离相同。第一阱110和第二阱120之间的距离D等于分离阱130的壁厚L1。
在图1中，分离结构150还包括一个分离阱130。分离阱130和第二阱120被注入有第二导电类型的相同材料。例如，分离阱130被嵌入的n型材料浓度低于第二阱120的n型材料浓度。分离阱130可以具有5×1015cm-3至1×1018cm-3范围内的n型材料浓度。在实施方式中，漏极区155可包括分离阱130的至少一部分。
该分离阱130可以是包括侧壁132的深N阱。在实施方式中，侧壁132被配置为将第一阱110和第二阱120分离，使得它们彼此不接触。侧壁132可以将第一阱110和第二阱120完全分离。包括侧壁132和阱130的分离结构150可以完全包围第二阱120，使得第二阱120与第一阱110和衬底102相隔离。侧壁132可以具有不同形状和宽范围的厚度L1。侧壁132可以具有沿着深度方向的均匀或非均匀的厚度。在实施方式中，壁厚L1大于或等于0.2μm。分隔阱130的深度H1大于第二阱120的深度H2。
半导体器件100可以包括硅化物层116、142、161和127。硅化物层116是在STI区域112和114之间的P+区域113的顶部上。硅化物层142是在N+区域141的顶部上。硅化物层127是在STI区域122和124之间的HDD区域126的顶部上。硅化物层161是在栅极区160的顶部上。
金属和硅的合金以及硅化物的用途之一是用于在集成电路内的其他器件之间形成低阻抗互连。P+区域113可具有在1×1019cm-3至1×1021cm-3范围内的p型材料浓度。N+区域141可以具有在1×1019cm-3to1×1021cm-3范围内的n型材料浓度。
图2示出了根据第二示例性实施方式的半导体器件200的截面图。第二示例性实施方式和第一示例性实施方式之间的区别之一是第一阱110和第二阱120之间的距离D大于分离阱130的壁厚L1。距离D小于栅极长度Lg。距离D和距离L2的和可以小于栅极区160的长度Lg。壁厚L1和距离D两者均可以大于或等于0.2μm。在第一阱110和STI区域122之间的距离可以大于或等于0.4μm。
图3示出了根据第三示例性实施方式的半导体器件300的截面图。第三示例性实施方式300和第二示例性实施方式200的区别之一是STI区域122是部分在第二阱120中并且部分在分离阱130的侧壁132中。第一阱110和第二阱120之间的距离D大于壁厚L1。
在图1至图3中，该结构包括具有通过相邻的n型和p型材料所创建的势垒的p-n结。在栅极区160上没有偏置电压的情况下，在源极140和漏极155之间存在串联的两个p-n结。一个这样的结点是在漏极155与衬底102之间，并且另一个结点是在衬底102与源极140之间。当施加源极至漏极的电压时，这些p-n结防止电流从源极140向漏极155传导。
当将源极140接地并且将正电压施加至栅极160时，在栅极160和源极140之间出现电压。在栅极160上的正电荷排斥来自栅极氧化物166下面的带正电荷的载流子空穴。推动载流子空穴远离栅极氧化物166的界面以进入衬底102从而形成了一个耗尽区或沟道。所形成的沟道是载流子耗尽区，该载流子耗尽区利用栅极160和衬底102之间所创建的电场由形成在栅极氧化物166和衬底102的界面下方的负电荷所形成。除了排斥载流子空穴，正栅极电压还吸引来自源极140和漏极155的载流子电子到所形成的沟道中。当在所形成的沟道中积聚了足够数量的载流子电子时，则创建连接源极140至漏极155的n型区域。因此，在源极140和漏极155之间施加电压会产生电流以流经沟道122。
随着施加至半导体器件100的漏极的操作电压的增加，漏极至栅极电压最终将导致栅极氧化物166的击穿，并且漏极至源极电压会导致器件的击穿。栅极氧化物166的击穿会导致诸如NMOS结构的半导体器件100的永久损坏。随着在第一阱110和第二阱120之间最新引入的分离结构150将两个阱分离，半导体器件100、200、300具有超过15V的更高的漏极至源极击穿电压。与标准的LDMOS相比，源极至栅极电压保持相同。
当制造半导体器件时，在单个过程中一起制造许多半导体器件可以是更优选的。图4至图6示出了如何能够并排制造具有更高的击穿电压这一好处的两个半导体结构的示例的截面图。
图4示出了根据第四示例性实施方式的半导体结构400的截面图。半导体结构400包括并排的两个NMOS结构206和207。NMOS结构206具有与图1中的半导体器件100基本相同的结构。该NMOS结构207沿着半导体结构400中间的直线205与NMOS结构206基本对称。
在图4中，半导体结构400包括嵌入在衬底202上的第一阱210、第二阱220和第三阱280。衬底可以是嵌入了p型材料的p衬底。第一阱210和第二阱220可以被嵌入有不同导电类型的材料。第一阱210和第三阱280可以被嵌入有相同导电类型的材料。例如，当第二阱220可以被嵌入n型材料时，第一阱210和第三阱280可以嵌入p型材料。
该分离结构250包括具有侧壁232和234的分离阱230。侧壁232和234被配置为将第二阱220与第一阱210和第三阱280隔离。侧壁232和234分别具有壁厚度L1和L3。侧壁厚度L1和L3可以是相同的或不同的。在实施方式中，侧壁厚度L1和L3大于或等于0.2μm。
第一阱210包括包含N+区域241和N-LDD区域215的源极区240。第一阱210还包括第一STI区域212和第二STI区域214。在实施方式中，在第一STI区域212和第二STI区域214之间还存在P+区域213。
第二阱220包括在第三STI区域222和第四STI区域224之间的HDD区域226。在NMOS结构中，HDD区域226可以是N-HDD区域。在侧壁232和STI区域222之间存在距离L2。在侧壁234和STI区域224之间存在距离L4。在实施方式中，L2和L4大于或等于0.2μm。漏极区255可以包括分离阱230的一部分、第二阱220和HDD区域226。
第三阱280包括包含N+区域291和N-LDD区域285的源极区290。第三阱280还包括第五STI区域282和第六STI区域284。在实施方式中，在STI区域282和284之间还存在P+区域283。
第一栅极区260被设置在源极区240和漏极区255之间。第一栅极区260位于两个隔离件262和264之间。隔离件264在STI区域222的顶部上。在实施方式中，栅极区260是在栅极氧化物区域266的顶部上。栅极区260具有长度Lg1。在实施方式中，栅极长度Lg1大于或等于0.6μm。
第二栅极区270被设置在源极区290和漏极区255之间。第二栅极区260位于两个隔离件272和274之间。隔离件272在STI区域224的顶部上。在实施方式中，第二栅极区270在栅极氧化物区域276的顶部上。第二栅极区270具有长度Lg2。在实施方式中，栅极长度Lg2大于或等于0.6μm。
半导体器件400可以包括硅化物层216、242、261、227、271、286和292。硅化物层216在STI区域212和214之间的P+区域213的顶部上。硅化物层242在N+区域241的顶部上。硅化物层227在STI区域222和224之间的HDD区域226的顶部上。硅化物层261在栅极区260的顶部上。硅化物层271在栅极区270的顶部上。硅化物层286在STI区域282和284之间的P+区域283的顶部上。硅化物层292在N+区域291的顶部上。
图5示出了根据第五示例性实施方式的半导体结构500的截面图。第五示例性实施方式500和第四示例性实施方式400之间的区别之一是第一阱210和第二阱220之间的距离D大于分离阱230的壁厚L1。同样地，第三阱280和第二阱220之间的距离D大于分离阱230的壁厚L3。栅极长度Lg1可以大于壁厚L1和距离L2的和。栅极长度Lg2可以大于壁厚L3和距离L4的和。栅极长度Lg1和Lg2基本上可以是相同的。分离壁232和234具有基本上均匀的厚度。
图6示出了根据第六示例性实施方式的半导体结构600的截面图。在此实施方式中，STI区域222和224不完全在第二阱220中。STI区域222和224是部分在第二阱220中并且部分在分离阱230中。分离壁232和234具有非均匀的厚度。接近栅极区260和270的壁厚度比接近衬底202的壁厚度薄。
图7示出了根据第七示例性实施方式的半导体结构700的截面图。在此实施方式中，分离结构350还将第一阱310和第三阱380与衬底302相隔离。阱310、阱320和阱380不接触衬底302或者彼此不接触。在实施方式中，第一阱310和第三阱380是嵌入了p型材料的P阱。第二阱320和分离结构330被嵌入有n型材料。分离结构350可以为深N阱，该深N阱具有在5×1015cm-3至1×1018cm-3范围内的n型材料浓度。分离结构350包括围绕着阱310、阱320和阱380的分离壁331、332、333和334。
STI区域314部分在第一阱310并且部分在分离阱330中。STI区域314从分离阱330向外延伸并部分在区域312和313的顶部上。该区域312可以具有与第一阱310中的导电材料相同的导电材料。该区域313可以具有与在第二阱320中的导电材料相同的导电性材料。
STI区域382部分在第三阱380并且部分在分离阱330中。STI区域382从分离阱330向外延伸并部分在区域383和384的顶部上。该区域383可以具有与在第二阱320中的导电材料相同的导电材料。该区域384可以具有与在第三阱380中的导电材料相同的导电材料。
图8示出根据第八示例性实施方式的半导体结构800的截面图。半导体结构800包括并排并且沿着直线405基本对称的两个PMOS结构406和407。在此实施方式中，半导体结构400包括第一阱410、第二阱420和第三阱480。第一阱410和第三阱480是嵌入有n型材料的N阱。第二阱420是嵌入有p型材料的P阱。阱410、阱420和阱480通过分离结构450被彼此分离。
第一阱410包括包含P+区域441和P-LDD区域415的源极区440。第一阱410还包括第一STI区域412和第二STI区域414。在实施方式中，第一STI区域412和第二STI区域414之间还存在N+区域413。
第二阱420包括第三STI区域422和第四STI区域424之间的HDD区域426。例如，HDD区域426可以是P-HDD区域。在侧壁432和STI区域422之间存在距离L2。在侧壁434和STI区域424之间存在距离L4。在实施方式中，L2和L4大于或等于0.2μm。漏极区455可以包括第二阱420、HDD区域426。在源极区440和漏极区455的顶部存在硅化物层。
第三阱480包括源极区490，该源极区490包括P+区域491和P-LDD区域485。第三阱480还包括第五STI区域482和第六STI区域484。在实施方式中，在STI区域482和484之间还存在N+区域483。
分离结构450包括嵌入有n型材料的分离阱430。分离阱430可具有在5×1015cm-3至1×1018cm-3范围内的n型材料浓度。分离阱包括分离壁432和434。分离壁432将第一阱410和第二阱420分离。分离壁434将第二阱420和第三阱480分离。壁厚L1和L3大于或等于0.2μm。距离L2和L4大于或等于0.2μm。栅极长度Lg1和Lg2大于或等于0.6μm。漏极区455可包括分离阱430的一部分。
在实施方式中，半导体结构400包括硅化物层416、442、427、461、471、486和492。硅化物层416在STI区域412和414之间的N+区域413的顶部上。硅化物层442在P+区域441的顶部上。硅化物层427在STI区域422和424之间的HDD区域426的顶部上。硅化物层461在栅极区460的顶部上。硅化物层471在栅极区470的顶部上。硅化物层486在STI区域482和484之间的N+区域483的顶部上。硅化物层492在P+区域491的顶部上。
图9示出了用于制造击穿电压增加的半导体器件的示例性制造处理900。该方法900仅用于说明，并且以下所描述的过程不必以所描述的顺序来执行。此外，可以引入包括但不限于初始处理和后处理步骤的其它制造步骤。
在制造过程900中，通过在阱中沉积半导体区域来制造STI区域（910）。这可以包括使用诸如SiO2（尽管可以使用任何合适的材料）的电介质材料沉积蚀刻的半导体衬底来形成浅沟槽隔离区域。与第一阱中的源极相邻的STI区域和与第二阱中的漏极相邻的另一STI区域可以为晶体管提供隔离和保护。在栅极和漏极之间沉积另外的STI区域可以增加晶体管的击穿电压。所制造的STI区域可以部分在第二阱中并且部分地在分离结构中。
通过在半导体衬底中制造半导体衬底来形成分离结构（920）。这可以包括注入具有适当杂质的半导体衬底来形成深N阱。该N阱具有低于第二阱的n型材料浓度。该N阱可以包括将第一阱和第二阱完全分离的分离壁。该分离壁可以具有均匀的厚度。
通过将第一阱嵌入半导体衬底中来制造第一阱（930）。这可以包括注入具有适当杂质的半导体衬底来形成P阱或N阱。例如，注入具有p型材料的硼的衬底来形成P阱，同时注入具有均为n型材料的磷或砷的衬底来形成N阱。
通过将半导体衬底嵌入半导体衬底中来制造第二阱（940）。这可以包括注入具有适当杂质的半导体衬底来形成P阱或N阱。第一阱和第二阱具有不同的导电类型。例如，当第一阱是P阱时，第二阱可以是N阱。当第一阱是N阱时，第二阱可以是P阱。通过分离结构将所形成的第一阱和第二阱分离，使得第一阱和第二阱彼此不接触。
通过在半导体结构的顶面上生长栅极氧化物并且沉积多晶硅来限定栅极（950）。这还可以包括在整个半导体结构的顶部上沉积多晶硅并蚀刻该多晶硅以限定栅极区，该栅极区部分在第一阱上并且部分在第二阱上。这还可以包括在半导体结构的顶部上沉积诸如SiO2（尽管能够使用任何合适的材料）的电介质材料以在栅极的每个边缘上形成隔离件。例如，一个隔离件可以与源极区相邻并且与栅极相接触，而另一隔离件可以与漏极区相邻并且与栅极相接触。
通过在第一阱和第二阱中分别嵌入源极半导体区域和漏极半导体区域来制造源极区和漏极区（960）。这可以包括在第一阱中嵌入HDD区域和LDD区域以制造源极区。这还可以包括在第二阱中嵌入HDD区域以制造漏极区。例如，将两者均为n型材料的磷或者砷大量诸如衬底以创建N+区域，从而形成用于NMOS器件的源极和漏极。同样地，将是p型材料的硼大量注入衬底以创建P+区域，从而形成用于PMOS器件的源极和漏极。
通过嵌入设置在源极区和漏极区的之间并在顶部上的半导体衬底来制造栅极结构（970）。这可以包括在栅极氧化物的顶部上嵌入具有多晶硅（尽管能够使用的任何合适的材料）的半导体衬底以形成栅极结构。栅极可以被重掺杂以避免多晶硅耗尽，这可以降低栅极电容。栅极可以被轻掺杂以改善栅极氧化物击穿电压，这可以降低驱动强度。因此，栅极需要根据应用目的被掺杂有适当的杂质。例如，栅极可以被嵌入大约1018cm-3至1020cm-3的数量级。少量注入具有适当杂质的多晶硅增加了晶体管的栅氧化物击穿电压。将n型材料少量地注入多晶硅以形成N区域，该N区域创建了NMOS器件的栅极，同时少量地注入p型材料多晶硅以形成P区域创建了PMOS器件的栅极。通常，栅极被大量注入大约1020cm-3的数量级，以增加晶体管性能。
通过在源极区、漏极区和栅极区上嵌入硅化物区域来制造多个硅化物区域（980）。这可以包括在多晶硅的顶部上沉积金属，然后沉积合金以在晶体管的栅极、源极和漏极的顶部上创建硅化物，以在所制造的晶体管和金属化层之间形成连接。该金属化层在所制造的晶体管和其他器件之间形成互连。在实施方式中，在栅极和漏极之间的半导体衬底的区域缺少硅化物。换言之，在栅极和漏极之间的硅化物层中存在间隙，从而需要去除在此区域中的所有硅化物。
上述方法、器件和逻辑可以以许多不同的硬件组合的许多不同的方式来实施。例如，器件的全部或部分可以被包括在电话、便携式电脑、电路、控制器、微处理器或专用集成电路（ASIC）中，或者可以使用离散逻辑或组件，或者模拟或数字电路的其他类型的组合来实施，结合在单个的集成电路或分布在多个集成电路之间。
实施方式仅出于说明性目的被公开，并不限于此。在系统和方法的范围之内可以有许多其他的实施方式和实施。因此，除了根据所附权利要求及其等同物之外，该器件和方法不受限制。

Claims (10)

1.一种半导体器件，包括：
第一阱，嵌入在半导体衬底中；
第二阱，嵌入在所述半导体衬底中；以及
分离结构，嵌入在所述半导体衬底中，将所述第一阱和所述第二阱分离，使得所述第一阱和所述第二阱彼此不接触。
2.根据权利要求1所述的半导体器件，其中，所述分离结构包括分离阱，所述分离阱包括将所述第一阱和所述第二阱分离的侧壁。
3.根据权利要求1所述的半导体器件，其中，所述第一阱包括源极区并且所述第二阱包括漏极区；并且其中，所述半导体器件还包括被设置在所述源极区和所述漏极区之间的栅极区。
4.根据权利要求2所述的半导体器件，
其中，所述第一阱被注入有第一导电类型的材料；以及
其中，所述第二阱和所述分离阱被注入有第二导电类型的材料，所述第一导电类型为p型并且所述第二导电类型为n型，并且其中，所述分离结构具有大于所述第一阱和所述第二阱的深度的深度。
5.根据权利要求4所述的半导体器件，其中，所述分离结构包括深N阱，所述深N阱的n型材料浓度低于所述第二阱的n型材料浓度，其中，所述侧壁具有大于或等于0.2μm的厚度。
6.一种半导体器件，包括：
第一阱，被嵌入到半导体衬底中并且包括源极区；
第二阱，在所述半导体衬底的上方并且包括漏极区；
栅极区，被设置在所述源极区和所述漏极区之间并且具有栅极长度；以及
分离壁，将所述第一阱和所述第二阱分离，所述分离壁具有壁厚度，
其中，所述第一阱和所述第二阱之间的距离大于或等于所述壁厚度并小于所述栅极长度。
7.根据权利要求6所述的半导体器件，还包括深度大于所述第一阱和所述第二阱的深度的深N阱，所述深N阱包括所述分离壁。
8.一种用于制造半导体器件的方法，包括：
将第一阱嵌入到半导体衬底中；
将第二阱嵌入到所述半导体衬底中；以及
在所述半导体衬底中制造分离结构，所述分离结构将所述第一阱和所述第二阱分离，使得所述第一阱和所述第二阱彼此不接触。
9.根据权利要求8所述的方法，还包括：
分别在所述第一阱和所述第二阱中嵌入源极区和漏极区；
嵌入设置在所述源极区和所述漏极区之间的栅极区；
在所述源极区、所述漏极区和所述栅极区上嵌入硅化物区域。
10.根据权利要求8所述的方法，其中，在所述半导体衬底中制造分离结构包括：
嵌入n型材料浓度低于所述第二阱的n型材料浓度的深N阱。
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