CN103795522B - 秒脉冲守时补偿电路及方法 - Google Patents

Abstract

本发明涉及时间同步技术领域，公开了一种秒脉冲守时补偿电路及方法，包括：授时接收机、晶体振荡器、分频处理单元、第一计数器、第二计数器和比较器，其中，授时接收机提供标准秒信号；晶体振荡器提供系统晶振信号；分频处理单元对系统晶振信号进行处理提供整形秒信号；第一计数器在整形秒信号的使能下对系统晶振信号进行计数，随后在标准秒信号的控制下停止并锁存计数；第二计数器在整形秒信号的使能下对系统晶振信号进行计数；比较器在两计数器计数值相等时输出守时补偿后的秒脉冲信号，该秒脉冲信号同时对分频处理单元和第二计数器进行复位。本发明提供了一种守时信号的偏差补偿方式，有效地纠正了晶振误差，保证了高精度的守时。

Description

秒脉冲守时补偿电路及方法

技术领域

本发明涉及时间同步技术领域，特别涉及一种秒脉冲守时补偿电路及方法。

背景技术

时间同步装置是通过授时的方式实现时间同步，授时方式主要有卫星授时、短波授时、长波授时、互联网和电话授时等。时间同步装置的应用领域广，比如，在金融证券领域，细微的误差将会导致巨大的经济损失；在电力行业，也会因为时间同步装置精度差而威胁到人身安全和公共财产；在国防中，高精度时间同步装置够提高武器的特性，提高我国国防实力；这些领域对时间的精确度有严格的要求，因而需要精度极高的时间同步装置控制守时。

目前，常用的守时方式是通过每秒与接收机秒信号对齐来实现，这种守时方式的精度主要取决于授时接收机接收到秒信号的精度，其缺点是当接收机中途故障后精度就无法保证，导致时间同步装置失去守时特性。在时间同步装置中还可使用晶体振荡器分频计数守时，但众所周知，晶振本身存在温度漂移或老化率等不可避免会影响晶振精度的问题，这些都会直接影响到秒脉冲的精度，同样会导致时间同步装置失去守时特性。

发明内容

本发明所要解决的技术问题是如何对时间同步装置中常见的偏差进行修改。为解决该问题，一方面，本发明提供了一种秒脉冲守时补偿电路，所述电路包括：授时接收机、晶体振荡器、分频处理单元、第一计数器、第二计数器和比较器；其中，

所述授时接收机接收授时源发来的时间信息并向所述第一计数器提供标准秒信号；

所述晶体振荡器为所述分频处理单元、所述第一计数器和所述第二计数器提供系统晶振信号；

所述分频处理单元对所述系统晶振信号进行处理，为所述第一计数器和所述第二计数器提供整形秒信号；

所述第一计数器在所述整形秒信号的使能下对所述系统晶振信号进行计数，随后在所述标准秒信号的控制下停止并锁存计数；

所述第二计数器在所述整形秒信号的使能下对所述系统晶振信号进行计数；

所述比较器实时对所述第一计数器和所述第二计数器中的计数值进行比较，当两计数值相等时输出守时补偿后的秒脉冲信号，该秒脉冲信号同时对所述分频处理单元和所述第二计数器进行复位。

优选地，所述电路还包括：MCU和FPGA，其中，

所述MCU从所述授时接收机获取时间信息，根据所述时间信息向所述FPGA提供初始时间控制本机的同步；

所述FPGA根据本机的同步标志判断是否进行补偿，并在确定补偿时同步所述标准秒信号和所述整形秒信号。

另一方面，本发明还同时提供一种秒脉冲守时补偿方法，所述方法包括步骤：

接收授时源发来的时间信息并进行同步；

生成整形秒信号，利用整形秒信号对第一计数器和第二计数器使能；

接收授时源发来的标准秒信号，利用标准秒信号停止所述第一计数器；

实时比较所述第一计数器与所述第二计数器的计数值，当两计数值相等时输出守时补偿后的秒脉冲信号，并利用该秒脉冲信号对所述第二计数器进行复位并重新生成所述整形秒信号。

优选地，所述同步包括步骤：

授时接收机根据接收的时间信息同步于授时源并自动校准自身时间；

MCU接收到所述授时接收机的同步标志后再次向所述授时接收机获取时间信息，校准FPGA的初始时间并发送本机的同步标志；

FPGA根据所述本机的同步标志判断是否进行补偿，并在确定补偿时同步所述标准秒信号和所述整形秒信号。

优选地，所述整形秒信号通过适当减少本机秒信号的分频计数值的方式得到。

优选地，所述第一计数器和所述第二计数器的初始计数值设置为不同数值。

优选地，所述对所述第二计数器进行复位表示清零计数值并等待下次整形秒信号的使能以重新开始计数。

优选地，经过所述适当减少后的所述整形秒信号周期小于所述标准秒信号周期。

本发明的技术方案提供了一种守时信号的偏差补偿方式，可有效地纠正晶振守时产生的误差，保证了高精度的守时。

附图说明

图1为本发明的一个实施例中秒脉冲守时补偿电路的结构图；

图2为本发明的一个实施例中秒脉冲守时补偿方法的流程图；

图3为本发明的一个实施例中系统中使用到的各信号的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例为实施本发明的较佳实施方式，所述描述是以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围应当以权利要求所界定者为准，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

常用的守时方式基本都是通过每秒与接收机秒信号对齐来实现，具体地，通过接收机（比如GPS接收机等）获取授时源（比如GPS卫星等）的标准秒脉冲（PPS，pulse persecond）信号来确认时间和同步状态，随后根据这些时间信息来校准本机时间。在未接收到标准秒信号时，本地主要采用晶体振荡器来产生本机秒信号进行计时。对于采用晶体振荡器的时间同步装置，由于温漂和老化率产生的误差具有方向性，通常会导致最终产生的本机秒信号比标准秒信号周期大，影响计时的精度。本发明的首要目的就是希望对本机秒信号进行调整，使其尽可能地接近标准秒信号，以保证采用晶振时的守时特性。

由于本机秒信号周期大于标准秒信号会给对时操作带来很多不便，在本发明中首先会对本机秒信号进行整形，整形的目的是为了使整形后秒信号周期总是小于标准秒信号周期，以便利用计算出的差值进行高精度时间补偿。具体地，参见图1中的优选实施例，本发明的秒脉冲守时补偿电路包括：授时接收机、晶体振荡器、分频处理单元、第一计数器、第二计数器和比较器，其中，授时接收机接收授时源发来的时间信息并向第一计数器提供标准秒信号；晶体振荡器为分频处理单元、第一计数器和第二计数器提供系统晶振信号；分频处理单元对系统晶振信号进行处理，为第一计数器和第二计数器提供整形秒信号；第一计数器在整形秒信号的使能下对系统晶振信号进行计数，随后在标准秒信号的控制下停止并锁存计数；第二计数器在整形秒信号的使能下对系统晶振信号进行计数；比较器实时对第一计数器和第二计数器中的计数值进行比较，当两计数值相等时输出守时补偿后的秒脉冲信号，该秒脉冲信号同时对分频处理单元和第二计数器进行复位。

其中，对分频处理单元进行复位表示重新对系统晶振信号进行处理以再次得到整形秒信号，对计数器进行复位表示计数器清零计数值并等待使能信号以开始下次计数。

图2的优选实施例中描述了本发明的秒脉冲守时补偿方法的处理流程，该方法包括步骤：

接收授时源发来的时间信息并进行同步；

生成整形秒信号，利用整形秒信号对第一计数器和第二计数器使能；

接收授时源发来的标准秒信号，利用标准秒信号停止第一计数器；

实时比较第一计数器与第二计数器的计数值，当两计数值相等时输出守时补偿后的秒脉冲信号，并利用该秒脉冲信号对第二计数器进行复位并重新生成整形秒信号。

其中，同步的过程由MCU（Micro Control Unit，微控制器）和FPGA（FieldProgrammable Gate Array，现场可编程门阵列）完成，MCU从接收机获取时间信息，根据接收机的时间信息向FPGA提供初始时间。其中，接收机根据接收的时间信息同步于授时系统后将自动校准自身的时间，MCU接收到接收机同步标志后再次向接收机获取时间信息，校准FPGA的初始时间并发送同步标志。FPGA根据接收到的同步标志来选择是采用本机秒来守时还是采用补偿输出秒来守时（即根据同步标志判断本机秒守时是否有误差，若无误差则无需补偿继续采用本机秒守时即可，若存在误差则需对守时信号进行调整补偿）。若采用补偿输出秒守时，FPGA通过系统晶振分频产生本机秒和整形秒，在同步后从接收机获取标准秒。此外，FPGA根据该同步标志信号在标准秒的上升沿对整形秒信号和本机秒信号进行同步。

整形秒信号的生成方式与本机秒信号相似，均是通过分频处理单元对系统晶振信号进行分频计数，只是为了保证使整形秒信号周期小于标准秒信号，采用适当减少本机秒信号的分频计数值的方式得到整形秒信号。比如，本机秒的分频为1000（即毫秒级），每当计数到1000时就产生一个脉冲信号作为本机秒信号；而整形时将本机秒的分频减少一定比例，如减少5%或10%，则当计数到950或900时就产生一个脉冲信号作为整形秒信号。通过这种方式，只要减少的比例适当，就可以得到周期小于标准秒信号的整形秒信号。

第一计数器的目的是为了获取整机秒信号与标准秒信号的差值，第二计数器则是用来触发守时补偿后的秒脉冲信号。具体地，进一步参见图3，其描述的信号时序图说明了本发明的优选实施例中信号触发的具体过程。首先，完成同步时，标准秒的上升沿与整形秒信号、本机秒信号的上升沿对齐。同步时的各信号不产生其他作用，同步后首先发生的是周期为t的整形秒信号的脉冲，该整形秒信号同时对第一计数器和第二计数器使能，两计数器分别开始对系统晶振信号进行计数（为避免初次计数的数值始终相同而误输出补偿信号，可以设置两计数器的初始计数值为不同数值，比如第一计数器初始值为1、第二计数器初始值为0）。随后发生的是周期为T的标准秒信号，该标准秒信号停止第一计数器并锁存此时的计数值Δt，此时，产生Δt次系统晶振信号的时间就是整形秒信号与标准秒信号周期的差值。

紧接着第二计数器的计数值也达到Δt，比较器发现两个计数器的计数值相等，立刻触发出守时补偿后的秒脉冲信号。该秒脉冲信号同时对分频处理单元和第二计数器进行复位，则分频处理单元重新计数以在时间t后再次产生整形秒信号，而第二计数器则在清零后等待该再次产生的整形秒信号重新开始计数，当第二计数器的计数值再次到达Δt时就会再次触发比较器生成守时补偿后的秒脉冲信号（第一计数器计数值被锁存，始终保持为Δt）。

通过这种方式，本发明的电路在后续的周期中可以自动在t+Δt时（即周期T时）输出守时补偿后的秒脉冲信号，该信号的周期与标准秒信号周期基本一致（由于两计数器初始值设置不同，实际有一个系统晶振信号周期的差异，但由于系统晶振信号周期通常极短，该差异可基本忽略），有效保证了高精度的守时。

本发明的技术方案提供了一种守时信号的偏差补偿方式，可有效地纠正晶振守时产生的误差，保证了高精度的守时。此外，本发明的技术方案仅利用少量的标准秒信号即可实现守时补偿，补偿后的秒脉冲信号与标准秒信号周期基本一致，且后续补偿信号可自动生成无需再借助标准秒信号，使得守时系统对接收机的依赖大大降低，避免接收机故障给系统带来的不利影响。

虽然以上结合优选实施例对本发明进行了描述，但本领域的技术人员应该理解，本发明所述的方法和系统并不限于具体实施方式中所述的实施例，在不背离由所附权利要求书限定的本发明精神和范围的情况下，可对本发明作出各种修改、增加、以及替换。

Claims (7)

1.一种秒脉冲守时补偿电路，其特征在于，所述电路包括：授时接收机、晶体振荡器、分频处理单元、第一计数器、第二计数器和比较器；其中，

所述授时接收机接收授时源发来的时间信息并向所述第一计数器提供标准秒信号；

所述晶体振荡器为所述分频处理单元、所述第一计数器和所述第二计数器提供系统晶振信号；

所述分频处理单元对所述系统晶振信号进行处理，为所述第一计数器和所述第二计数器提供整形秒信号，所述整形秒信号采用适当减少本机秒信号的分频计数值的方式得到；

所述第一计数器在所述整形秒信号的使能下对所述系统晶振信号进行计数，随后在所述标准秒信号的控制下停止并锁存计数；

所述第二计数器在所述整形秒信号的使能下对所述系统晶振信号进行计数；

所述比较器实时对所述第一计数器和所述第二计数器中的计数值进行比较，当两计数值相等时输出守时补偿后的秒脉冲信号，该秒脉冲信号同时对所述分频处理单元和所述第二计数器进行复位。

2.根据权利要求1所述的电路，其特征在于，所述电路还包括：MCU和FPGA，其中，

所述MCU从所述授时接收机获取时间信息，根据所述时间信息向所述FPGA提供初始时间控制本机的同步；

所述FPGA根据本机的同步标志判断是否进行补偿，并在确定补偿时同步所述标准秒信号和所述整形秒信号。

3.一种秒脉冲守时补偿方法，其特征在于，所述方法包括步骤：

接收授时源发来的时间信息并进行同步；

生成整形秒信号，利用整形秒信号对第一计数器和第二计数器使能，所述整形秒信号采用适当减少本机秒信号的分频计数值的方式得到；

接收授时源发来的标准秒信号，利用标准秒信号停止所述第一计数器并锁存此时的计数值；

实时比较所述第一计数器与所述第二计数器的计数值，当两计数值相等时输出守时补偿后的秒脉冲信号，并利用该秒脉冲信号对所述第二计数器进行复位并重新生成所述整形秒信号。

4.根据权利要求3所述的方法，其特征在于，所述同步包括步骤：

授时接收机根据接收的时间信息同步于授时源并自动校准自身时间；

MCU接收到所述授时接收机的同步标志后再次向所述授时接收机获取时间信息，校准FPGA的初始时间并发送本机的同步标志；

FPGA根据所述本机的同步标志判断是否进行补偿，并在确定补偿时同步所述标准秒信号和所述整形秒信号。

5.根据权利要求3所述的方法，其特征在于，所述第一计数器和所述第二计数器的初始计数值设置为不同数值。

6.根据权利要求3所述的方法，其特征在于，所述对所述第二计数器进行复位表示清零计数值并等待下次整形秒信号的使能以重新开始计数。

7.根据权利要求3所述的方法，其特征在于，经过所述适当减少后的所述整形秒信号周期小于所述标准秒信号周期。