CN103795517A

CN103795517A - 可缩放多功能串行链路接口

Info

Publication number: CN103795517A
Application number: CN201310521952.3A
Authority: CN
Inventors: 伊夫·米歇尔·马里耶·马塞; 埃里克·路易斯·皮埃尔·巴迪; 克里斯托夫·丹尼斯·贝尔纳·阿瓦尼
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2012-10-29
Filing date: 2013-10-29
Publication date: 2014-05-14
Also published as: US20140119463A1

Abstract

一种集成电路包含两个或两个以上通信控制器及多个点对点串行通信通道以供在所述集成电路外部通信。可编程交叉点电路允许不同组的串行通信通道在不同时间耦合到所述通信控制器以便优化不同应用的性能。

Description

可缩放多功能串行链路接口

依据35U.S.C.119(a)的优先权主张

本申请案主张标题为“可缩放多功能串行链路接口(Scalable Multifunction SerialLink Interface)”的2012年10月29日提出申请的第EP12290373.5号欧洲专利申请案的优先权且以引用方式并入所述专利申请案。

技术领域

本发明一般来说涉及使用多个串行链路的通信接口，且明确地说涉及M-PHY的通信使用。

背景技术

移动装置面临对其功能中的每一者的增加的带宽需求以及集成到系统中的功能的数目的增加。此需要宽带宽、低引脚计数及提供充分灵活性以对多种应用具有吸引力但还可借助一种物理层技术覆盖的具有高功率效率的接口。

移动行业处理器接口(MIPI)联盟已创建对若干种移动装置接口的标准。任何移动装置的一个关键组件均为物理层(PHY)。MIPI联盟在2009年发布的第一个PHY规范为D-PHY。D-PHY当前以高达1Gbps的速率操作且支持相机串行接口(CSI-2)及显示器串行接口(DSI)两者，所述两种接口正越来越多地用于两个特征及智能电话中。M-PHY为D-PHY的继承者，其需要较少引脚且以改进的功率效率每一对引脚提供较多带宽。M-PHY技术支持以约1000兆位／秒开始的高速数据速率。除较高速度之外，M-PHY还将使用较少信号线，这是因为经由行业标准8b10b编码的使用将时钟信号与数据内嵌在一起。通常由于8b10b编码而将能够以1000兆位／秒传输用户数据的M-PHY链路规定为在1250兆位／秒模式中。

由MIPI联盟定义的统一协议(UniPro)定义用于互连移动装置系统内的装置及组件的分层协议。其适用于宽广范围的组件类型(包含应用处理器、协处理器及调制解调器)以及不同类型的数据业务(包含控制消息、批量数据传送及打包流化)。实施UniPro规范通过简化外围装置的互连而减小上市时间及设计成本。另外，规范的可扩展本质简化新的特征实施方案。UniPro的版本1.4及以后的版本支持D-PHY以及M-PHY技术两者。UniPro的目标应用包含无线手机、平板计算机／上网本、数码相机及多媒体装置。UniPro针对移动应用优化且可从单个链路缩放到全网络。

由MIPI联盟定义的低延时接口(LLI)为允许单独芯片上的两个装置如同附接到远程芯片的装置驻留于本地芯片上一样通信的点对点互连件。装置之间的连接在其使用存储器映射的事务的相应互连级处，例如OCP(芯片上总线)、

(高级微控制器总线架构)协议。LLI链路为允许任一装置起始事务的双向接口。LLI主要以低延时高速缓冲存储器再填充事务为目标。低延时使用情形由专用低延时业务类别(LL TC)支持。LLI规范被表达为分层事务级协议，其中两个链接芯片上的目标装置与起始器在不具有软件介入的情况下交换事务。软件仅用以配置LLI链路以用于错误处置及潜在地初始化LLI堆叠。此配置减小延时且允许软件兼容性而无论两个链接芯片上的硬件分割如何。

发明内容

附图说明

现在将仅通过举例方式且参考所附图式描述根据本发明的特定实施例：

图1及2图解说明M-PHY链路的现有技术配置；

图3及4为图解说明可配置M-PHY接口的框图；

图5到7图解说明具有与可配置M-PHY链路耦合的两个集成电路的实例性系统；

图8是图解说明可配置M-PHY接口的操作的流程图；且

图9是图解说明具有点对点串行互连件的系统的框图。

将从所附图式及从以下详细说明显而易见本发明实施例的其它特征。

具体实施方式

现在将参考附图详细描述本发明的特定实施例。为了一致性，各图中的相同元件可由相同元件符号表示。在本发明的实施例的以下详细说明中，陈述众多特定细节以便提供对本发明的更透彻理解。然而，所属领域的技术人员将显而易见，可在无这些特定细节的情况下实践本发明。在其它例子中，为避免不必要地使本说明复杂化，未详细地描述众所周知的特征。

移动装置(例如智能电话或其它类型的数字助理)可包含互连的数个不同集成电路。D-PHY或M-PHY串行链路可用于许多应用中以提供各种集成电路之间的高速、低引脚计数互连。由于电或光驱动器电路的需要，控制器逻辑随硅几何体按比例缩小而变小；然而，D-PHY及M-PHY物理接口在硅中扩张且不容易随较小硅几何体收缩。通常，一个或数个D-PHY或者M-PHY通道连接到每一控制器，例如LLI、Unipro或CSI3。其共同提供由控制器及连接到每一控制器的固定数目个通道提供的固定功能性及固定性能。

本发明的实施例允许芯片制造商提供控制器接口的数目及那些接口的性能中的灵活性。本发明的实施例允许芯片制造商提供使用具有最小数目个引脚的最小硅面积的实施方案。如下文将更详细地描述，本发明的实施例提供可在配置时间将提供所需功能性的一组控制器连接到选定数目个M-PHY接口通道的灵活接口以便提供所需性能水平。可在每当将系统通电时执行配置。在一些实施例中，可在操作过程期间执行重新配置以支持新或不同应用，例如新的软件负载、不同协议的使用等。以此方式，可制造单个版本的IC且如此可视不同系统实施例的需要配置串行通信通道。

以下说明将集中于M-PHY通道的使用；然而，另一实施例可提供类似灵活接口，所述类似灵活接口可提供使用一组D-PHY通道或其它类型的点对点串行通道的类似益处。

图1图解说明典型M-PHY链路100。M-PHY链路提供两个节点(例如节点150、152)之间的点对点互连。每一M-PHY链路100包含用于每一方向的通信的单独子链路110、112。每一子链路包含一个或一个以上通道，例如子链路110中的通道120、121及子链路112中的通道122。每一通道120到122为单向的且因此数据流在每一通道上沿仅一个方向。每一通道包含如在132处指示的发射器(M-TX)及如在138处指示的接收器M-RX。每一发射器M-TX包含并行-串行数据转换器及物理线驱动器。每一接收器M-RX包含物理线接收器及串行-并行数据转换器。每一发射器M-TX及接收器M-RX通过如在130处指示的传输线连接。传输线130可为载运差动电信号的一对线或其可为光纤链路。在光纤链路的情形中，可存在额外光组件来向光纤中发射及从光链路接收。

在每一链路100的端处的为端口。端口140包含由通道管理逻辑102管理且借此耦合到控制器150的两个M-TX及一个M-RX。类似地，端口144包含由通道管理逻辑104管理且借此耦合到控制器152的一个M-TX及两个M-RX。通道管理逻辑102、104将子链路110、112上的单向数据流转换成用于控制器150、152的双向数据流。通道管理逻辑102、104还将来自控制器150的数据流解析成(举例来说)接着经由通道120及121发射到通道管理逻辑104的两个单独数据序列，通道管理逻辑104将经解析数据流重组且将其提供到控制器152。

每一端口包含连接到含有所述端口的集成电路的外部引脚的物理驱动器及接收器。举例来说，引脚133、134提供差动线130与发射器M-TX132之间的连接点。同样，引脚135、136提供差动线130与接收器M-RX138之间的连接点。

链路100的特定电特性及时序由可从移动行业处理器接口(MIPI)联盟获得的M-PHY标准定义。每一M-PHY链路的操作在协议定义(例如可由管理通道的控制器使用的LLI、DSI(数字串行接口)、CSI(相机串行接口)、UniPro或DigRF(数字RF))的上下文中完全定义，如相应MIPI联盟标准中所定义。

图2是图解说明单个集成电路200中的多个M-PHY控制器的典型现有技术配置的框图。在现有技术中，在设计集成电路时确定控制器及M-PHY通道的配置且接着借助预定固定配置实施所述集成电路。在此实例中，控制器210为低延时接口(LLI)控制器且控制器211为统一协议(UniPro)控制器。可存在如在212、213处指示的额外LLI及UniPro控制器。每一控制器210到213连接到一相应经定义组的M-PHY通道。举例来说，LLI控制器210连接到包含n个发射通道及m个接收通道的一组M-PHY通道230。类似地，UniPro控制器211连接到包含p个发射通道及q个接收通道的一经定义组的M-PHY通道231，LLI控制器212连接到包含r个发射通道及s个接收通道的一经定义组的M-PHY通道232，且UniPro控制器213连接到包含经定义组的发射通道及接收通道的一组M-PHY通道233。所有控制器均耦合到集成电路200内的其它处理逻辑202。举例来说，处理逻辑202可包含一个或一个以上中央处理单元。

每一控制器210到213包含相应物理适配器220到223。每一物理适配器(例如连接到LLI控制器210的物理适配器220)在以下时间实施：集成电路经设计以将来自控制器210的经发射业务解析到发射通道MPHY-1TX到MPHY-n TX中的每一者上且合并经由接收通道MPHY-1RX到MPHY-m RX接收的所有业务以将单个所接收流提供到控制器210。在此实例中，根据用于每一控制器类型的相关MIPI标准执行物理适配器的解析与合并操作。

图3是图解说明在其中M-PHY接口为可配置的单个集成电路(IC)300中包含多个M-PHY控制器的本发明的实施例的框图。在此实例中，图解说明耦合到处理逻辑302的五个M-PHY控制器310到314；然而，在其它实施例中，可包含较多或较少控制器。举例来说，处理逻辑302可包含一个或一个以上中央处理单元(CPU)以及存储器、高速缓冲存储器及各种外围装置电路。

每一物理适配器320到324经实施以支持将称为用于特定控制器的最大数目个通道的若干个M-PHY通道。举例来说，物理适配器320可支持用于LLI控制器310的最大数目十二个M-PHY通道，而适配器322可仅支持用于UniPro控制器312最大数目四个M-PHY通道。图3的物理适配器提供类似于图2的通道管理器(例如通道管理器102或104)的功能。

实施M-PHY发射通道端口池330及M-PHY接收通道端口池332。池330中的发射通道端口及池332中的接收通道端口中的每一者耦合到集成电路300的引脚334以提供到其它集成电路的接口。在图3中，在M-PHY发射通道端口池330及M-PHY接收通道端口池332内包含驱动器及接收器逻辑，例如关于图2的M-端口140、142所论述。

多路复用器340及多路分用器350提供控制器310到314中的每一者的物理适配器320到324与IC300的接口引脚334之间的灵活互连。多路复用器340的输入耦合到来自所有物理适配器320到324的所有发射通道端子。来自多路复用器340的输出耦合到M-PHY发射通道池330中的所有发射通道端口。类似地，多路分用器350的输入耦合到M-PHY接收通道池332中的所有接收通道端口。来自多路分用器350的输出耦合到用于所有物理适配器320到324的所有接收通道端子。

多路复用器340及多路分用器350可经配置以将池330中的各种数目个发射通道及池350中的各种数目个接收通道耦合到控制器310到314中的每一者。耦合到控制器的发射通道与接收通道的数目可为不同的。可在每当将IC300通电时通过在处理逻辑302中的CPU上执行的软件执行多路复用器340及多路分用器350的配置。另外，在一些实施例中，可在(举例来说)由处理逻辑302起始新的应用程序时通过在处理逻辑302中的CPU上执行的软件执行多路复用器340及多路分用器350的配置。

在一些实施例中，多路复用器340及多路分用器350可用作完整交叉点开关且允许任一发射通道端口耦合到任一物理适配器发射通道端子并允许接收通道端口耦合到任一物理适配器接收通道端子。在其它实施例中，时序限制可将交叉点互连能力限于所有可能连接的一子组。

在一些实施例中，可通过在处理逻辑302中的CPU上执行的软件执行多路复用器340及多路分用器350的配置以(举例来说处)优化由理逻辑302执行的一个或一个以上应用程序的性能。举例来说，如果执行大量使用LLI控制器310但仅很少使用或根本不使用LLI控制器311的应用，那么可将额外通道分配给LLI控制器310且从LLI控制器311抽出额外通道。当可能较多使用LLI控制器311的第二应用开始执行时，可再次重新安排通道以优化所述第二应用的性能。

以此方式，替代如在现有技术中进行的针对所有控制器310到314实施最大数目个M-PHY通道端口，可在发射通道池330及接收通道池332中实施且取决于IC300正执行何种应用的需要而配置一经减小组的M-PHY通道。当设计IC300时，可基于(举例来说)芯片上可用的面积量选择M-PHY发射通道池330及M-PHY接收通道池332的大小。

图3图解说明为实例性配置的配置1。在配置1中，通过软件配置多路复用器340以将数目n个发射通道端口341耦合到LLI控制器310、将数目p个发射通道端口341耦合到UniPro控制器312且将数目r个发射通道端口343耦合到LLI控制器311。n小于或等于物理适配器320可支持的发射通道的最大数目。p小于或等于物理适配器322可支持的发射通道的最大数目。r小于或等于物理适配器321可支持的发射通道的最大数目。

通过软件配置多路分用器350以将数目m个接收通道端口351耦合到LLI控制器310、将数目q个接收通道端口352耦合到UniPro控制器312且将数目s个接收通道端口353耦合到LLI控制器311。m小于或等于物理适配器320可支持的接收通道的最大数目。q小于或等于物理适配器322可支持的接收通道的最大数目。s小于或等于物理适配器321可支持的接收通道的最大数目。

图4图解说明为来自图3的IC300的另一实例性配置的配置2。在此实例中，假设，M-PHY发射通道池330及M-PHY接收通道池332的大小为(举例来说)各自40个通道；然而，如上文所提及，当设计IC300时，可基于(举例来说)芯片上可用的面积量调整M-PHY发射通道池330及M-PHY接收通道池332的大小。还假设，LLI控制器可支持多达最大十二个通道且UniPro控制器可支持多达最大四个通道，然而，在其它实施例中，这些假设可为不同的。尽管在图3到4中图解说明两种配置，但不存在对可通过将多路复用器340及多路分用器350编程而形成的配置的数目的限制。

在实例性配置2中，举例来说，通过软件配置多路复用器340以将两个发射通道441耦合到LLI控制器310、将两个发射通道441耦合到UniPro控制器312、将十个发射通道443耦合到LLI控制器311且将一个发射通道444耦合到LLI控制器313。

举例来说，通过软件配置多路分用器350以将十个接收通道451耦合到LLI控制器310、将两个接收通道452耦合到UniPro控制器312、将一个接收通道453耦合到LLI控制器311且将十个接收通道454耦合到LLI控制器313。

注意，在一些配置中，可使用所述控制器中的一些控制器或所述M-PHY通道中的一些M-PHY通道。

在此实例中，多路复用器340可实施为四十个个别多路复用器，其中所述四十个多路复用器中的每一者连接到发射池330中的M-PHY TX通道端口中的一者。所述四十个多路复用器中的每一者可经配置以从物理适配器320到324中的任一者选择任一M-PHY发射通道，如上文所描述。类似地，多路分用器350可实施为四十个个别多路分用器，其中所述四十个多路分用器中的每一者连接到接收池332中的M-PHY RX通道端口中的一者。所述四十个多路分用器中的每一者可经配置以从物理适配器320到324中的任一者选择任一M-PHY接收通道，如上文所描述。其它实施例可使用现在已知或稍后开发的多路复用器／多路分用器或交叉杆技术实施多路复用器340及多路分用器350。

图5图解说明具有与可配置M-PHY链路521、522耦合的两个集成电路501、510的实例性系统500。IC501包含耦合到可配置M-PHY互连件504的LLI控制器502及UniPro控制器503。类似地，IC510包含耦合到可配置M-PHY互连件514的LLI控制器512及UniPro控制器513。在此实例中，可配置M-PHY互连件504由在CPU506上执行的软件控制，而可配置M-PHY互连件514由在CPU516上执行的软件控制。

一固定组通道522耦合于IC501与IC510上的输入／输出引脚之间，所述输入／输出引脚耦合到M-PHY互连件504及514。从此固定组的通道，可将可选择数目个通道分配给M-PHY链路521及522。如上文所描述，分配给每一M-PHY链路521、522的通道的数目可在开启电源时及稍后在系统500的操作期间动态地配置以优化IC501、510的性能。在此实例中，LLI控制器502及512以及M-PHY链路522允许IC510上的CPU516接入耦合到IC501的DDR(双数据速率)存储器530，就如同DDR存储器530直接耦合到IC510一样。UniPro控制器503及513以及M-PHY链路521可用于IC501与IC510之间的其它类型的通信。

在系统500的实例中，IC501为主系统，且IC510为从系统。附接到LLI链路522的主芯片及从芯片上的装置为存储器映射的以用于容易装置寻址。主芯片控制从芯片且管理总体系统存储器映射。因此，主芯片看到从芯片上的装置如同所述装置附接到所述主芯片自身的互连件一样。LLI资源表现为主芯片互连件及从芯片互连件两者上的装置。对本地及远程LLI资源的控制类似于对连接到本地互连件的资源的控制，从而简化系统设计。配置、启动接口及物理层的管理(例如，M-PHY_sM GEAR改变、M-PHY功率模式等)为系统软件(驱动程序)的一部分且可在与MIPI标准一致的情况下实施。

主芯片501上的系统由于服务事务而可控制位于从芯片510上的LLI资源的功率管理。所述系统还控制本地LLI资源的功率管理。服务事务还可用以在两个芯片之间传送信号值。

图6图解说明用于LLI控制器的堆叠协议。将简要描述所述协议以便图解说明可如何由控制器容易地使用可配置M-PHY链路。LLI为分层事务级协议，其中目标装置与起始器使用事务片段600通信。堆叠中的每一层具有特定责任及用以与LLI链路的另一端处的对等层通信的协议数据单元(PDU)。举例来说，在堆叠的顶部处，LLI链路的一端上的互连适配层610使用称作事务片段的PDU与另一端上的互连适配层620通信。较低级层使用包601、帧602、PHIT(PHY适配器层PDU)603及最后在最低级(PHY层)处使用PHY符号604通信。LLI模型中的层为概念性的；其不打算表示实际实施方案。

LLI堆叠从本地互连件接收事务片段且将其转换为适当PHIT以供由物理层(PHY)传输到远程芯片。PHY层将PHIT转换为PHY符号且将所述符号发送到远程芯片。LLI堆叠经由本地PHY层从远程芯片接收一个或一个以上PHIT且将其转换成接着由本地互连件上的目标装置执行的原始事务片段。事务片段使用服务接入点(SAP)传递到本地互连件或从本地互连件传递。SAP提供用以将事务片段传送到LLI堆叠或从LLI堆叠传送事务片段的服务原语。由于借助远程装置的事务可花费比借助本地装置的事务长的时间来执行，因此SAP还提供用以传达事务状态的服务原语。LLI堆叠还可使用信号与装置通信。信号为由互连适配层转换为事务片段的个别信号线，所述事务片段接着以如同经由SAP接收所述事务片段一样的相同方式传递到远程LLI堆叠。在远程LLI堆叠处，事务片段被转换回信号。

互连适配层负责使LLI事务层适应管理芯片内部的通信的基于事务的互连件。互连事务通常由一个或一个以上读取或写入请求传送循环、任选写入数据传送循环及零个或多个响应传送循环组成。从互连适配层视角，LLI事务由LLI请求单位及LLI响应单元单位，所述单元中的每一者由一个或一个以上LLI片段组成。在LLI链路充当互连的目标装置(LLI目标装置SAP)的情况下，互连适配层根据互连协议将互连请求及写入数据传送循环映射为形成一个或一个以上LLI请求单位的LLI片段，且还将形成LLI响应单位的相关联所返回LLI片段映射为适当响应传送循环。一般来说，单个LLI事务(即，单一对LLI事务请求及响应单位)为给定互连事务所需的全部，但在一些情形中，数个此类对可能为必需的。举例来说，如果互连事务具有比最大LLI事务长度大的长度，那么必须由互连适配层将互连事物分裂成数个LLI请求单位及相关联响应单位，所述单位中的每一者由其LLI片段组成。接着，处理并合并LLI响应单位以形成单个互连事物的适当互连响应传送循环为互连适配层的责任。在经由本地LLI堆叠运送之后，构成请求单位的LLI事务片段到达LLI起始器SAP上的远程LLI堆叠，其中远程互连适配层将其转换为互连请求及写入数据传送循环。注意，本地互连协议可能不同于远程互连协议，使得互连传送循环通常在LLI链路的本地侧与远程侧之间不同。在LLI起始器SAP处，互连适配层还将互连响应传送循环映射为构成对应于相关联LLI请求单位的LLI响应单位的LLI事务片段。这些LLI事务片段经由LLI堆叠往回运送到发起LLI事务的目标装置SAP；其中互连适配层将其转换成适当互连响应传送循环。

图7图解说明LLI协议堆叠的PHY适配器层613及PHY层614。PHY适配器层用作M-PHY的一个或一个以上通道之间的中间层。借助于PHY适配器服务接入点(PA_SAP)732提供对数据链路层612的服务。PHY适配器层613又依赖于由M-PHY服务接入点(M-PHY SAP)733提供的服务。通过接入为LLI配置属性空间的一子组的PA配置寄存器643进行PHY适配器层控制及配置。PHY适配器层确保通过依据数据链路层概括PHY层的内部实施方案细节而依据PHY技术将LLI堆叠的上部层解耦。

在可从MIPI联盟获得的“低延时接口(LLI)的MIPI联盟规范”中提供LLI控制器需要的详细说明。

如上文所更详细地描述，本发明的实施例允许基于正在系统中执行何种应用而动态地配置按照特定LLI协议分配的M-PHY通道的数目。举例来说，可针对低性能需要分配单个通道735，而可将额外通道734分配给LLI控制器以提供较高水平的通信性能。通过LLI协议堆叠辨识的通道的数目由PA配置寄存器643控制。

以类似方式，可动态地配置UniPro协议堆叠或其它经定义通信协议以响应于针对所述协议分配给控制器的经动态配置的数目个M-PHY通道。

图8是图解说明包含两个或两个以上集成电路的系统中的可配置M-PHY接口的操作的流程图，所述两个或两个以上集成电路具有耦合于所述集成电路之间的一组点对点串行通信通道。如上文所更详细地描述，IC可包含耦合于一组通信控制器与驱动并接收来自IC上的外部引脚的数据的一组串行通信通道之间的交叉点开关。

接通系统且初始化集成电路中的每一者802。通常，可通过由一集成电路内的CPU执行存储于非易失性存储器中的启动程序而初始化所述集成电路。可通过电力接通复位信号将交叉点开关初始化为默认配置。在完成启动程序之后或作为启动程序的一部分，可执行可进一步配置IC内的交叉点开关电路的程序804。举例来说，由IC中的一者中的CPU执行的配置程序可经由串行链路发送命令以重新配置系统中的其它IC上的交叉点开关。

如上文所更详细地描述，交叉点开关耦合于一组通信控制器与驱动并接收来自IC上的外部引脚的数据的一组串行通信通道端口之间。配置交叉点开关以分配所述组的点对点串行通信通道端口的第一部分以供由IC中的通信控制器中的一者使用且分配所述组的点对点串行通信通道端口的第二部分以供由IC中的第二通信控制器使用804。如果在IC中存在两个以上通信控制器，那么还可将所述组的点对点串行通信通道的部分分配给所述通信控制器。

一旦配置了交叉点开关，在系统中执行的应用程序便可经由使用第一部分的串行通信通道的第一通信控制器且经由使用第二部分的串行通信通道的第二通信控制器发射及接收数据806。

在某一时间点处，可执行不同应用程序808。可重新配置交叉点开关以将不同数目个发射通道及／或接收通道耦合到通信控制器中的一些或所有通信控制器810。一旦重新配置了交叉点开关，在系统中执行的不同应用程序便可经由使用新分配的串行通信通道的第一通信控制器且经由使用新分配的串行通信通道的第二通信控制器发射及接收数据806。

不同应用程序还可配置特定通信控制器以在不同时间使用不同协议。举例来说，控制器可在一时间周期内使用LLI协议通信，且接着在另一时间周期内使用单端口(UniPort)或其它类型的协议通信。可基于正在所述时间使用何种协议而调整分配给控制器的串行通道的数目。

举例来说，串行通信通道可为一组M-PHY通道或可为一组D-PHY通道。在另一实施例中，可使用其它类型的串行点对点通信通道，例如(举例来说，PCI快速通道)。

图9是图解说明具有包含D-PHY及M-PHY互连件的点对点串行互连件的实例性系统900的框图。在此实例中，系统900为智能电话，其包含全部经由点对点串行链路920到923耦合到应用处理器IC902的相机912、大容量存储装置911、短程无线接口910及显示器913。在此实例中，串行链路920为D-PHY链路，而串行链路921到923为M-PHY链路。智能电话的一般操作为众所周知的，本文中将不进一步描述。

IC902耦合到执行音频信号转换及射频信号转换的调制解调器IC904。IC902经由LLI链路924及UniPro链路925耦合到调制解调器IC904。IC902经由LLI链路927及UniPro链路926耦合到桥接器IC903。调制解调器IC903经由DigRF链路928耦合到射频收发器IC905。

所有M-PHY链路921到928含有若干个串行发射及接收通道，如上文所更详细地描述。应用处理器IC902包含允许在将智能电话通电时配置分配给每一链路921到927的串行通道的数目的如上文所更详细地描述的交叉点开关。此允许IC902用于具有分配给链路921到927的选定数目个通道的系统900中，但允许同一版本的IC902用于其中可需要不同链路分配的不同系统中。以此方式，可制造单个版本的IC902且如此可视不同系统实施方案的需要配置串行通信通道。

其它实施例

尽管已参考说明性实施例对本发明进行了描述，但本说明并不打算解释为具限制意义。所属领域的技术人员在参考本说明后将显而易见本发明的各种其它实施例。举例来说，本发明的实施例可包含智能电话、膝上型计算机、平板计算机及各种各样的便携式计算系统，其中可在不同产品中使用同一版本的集成电路且在接通产品时配置所述集成电路以在所述集成电路上分配给不同产品中的每一者上的通信链路的不同组合提供串行通信通道的引脚。同样，本发明的实施例可包含个人计算机、大型计算机及各种各样的固定计算系统，其中可在不同系统中或在同一系统的不同部分中使用同一版本的集成电路且在接通系统时配置所述集成电路以在所述集成电路上分配给不同系统中的每一者上的通信链路的不同组合提供串行通信通道的引脚。

尽管已参考LLI、UniPro、CSI等、SerDes(串行化器-解串行化器)接口描述了本发明的实施例，但其它实施例可包含现在已知或稍后开发的其它类型的SerDes接口。

尽管已参考M-PHY物理通道描述了本发明的实施例，但其它实施例可使用D-PHY通道、PCIe通道或者现在已知或稍后开发的其它物理类型的串行通信信道。

在一些实施例中，多路复用器及多路分用器可用作完整交叉点开关且允许任一发射通道耦合到任一物理适配器发射通道端子并允许接收通道耦合到任一物理适配器接收通道端子。在其它实施例中，时序限制可将交叉点互连能力限于所有可能连接的一子组。

本发明中所描述的技术可以硬件、软件、固件或其任何组合实施。如果以软件实施，那么可在一个或一个以上处理器(例如微处理器、专用集成电路(ASIC)、场可编程门阵列(FPGA)或数字信号处理器(DSP))中执行所述软件。执行所述技术的软件可最初存储于计算机可读媒体(例如光盘(CD)、软磁盘、磁带、文件、存储器或任何其它计算机可读存储装置)中且在处理器中加载并执行。在一些情形中，还可在包含计算机可读媒体及用于计算机可读媒体的封装材料的计算机程序产品中销售软件。在一些情形中，软件指令可经由可装卸式计算机可读媒体(例如，磁盘、光学磁盘、快闪存储器、USB密钥)，经由来自另一数字系统上的计算机可读媒体的传输路径等散布。

遍及本说明及权利要求书使用特定术语来指代特定系统组件。如所属领域的技术人员将了解，在不背离所描述功能性的情况下，数字系统中的组件可称为不同名称及／或可以本文中未展示的方式组合。本文档并不打算区别在名称上不同但在功能上相同的组件。在以下论述中及在权利要求书中，术语“包含(including)”及“包括(comprising)”以开放性方式使用，且因此应理解为意指“包含但不限于…”。此外，术语“耦合”及其派生词打算意指间接、直接、光学及／或无线电连接。因此，如果第一装置耦合到第二装置，所述连接可经由直接电连接、经由间接电连接、经由其它装置及连接、经由光学电连接及／或经由无线电连接。

虽然本文中可以顺序方式呈现及描述方法步骤，但可省略、重复、同时执行及／或以不同于图中所展示及／或本文中所描述的次序的次序执行所展示及描述的步骤中的一者或一者以上。因此，本发明的实施例不应视为限于图中所展示及／或本文中所描述的步骤的特定排序。

因此，预期所附权利要求书将涵盖如归属于本发明的真实范围及精神内的对实施例的任何此类修改。

Claims

1.一种包括集成电路的数字系统，其中所述集成电路包括：

多个串行发射通道驱动器，其耦合到所述集成电路IC的引脚；

多个串行接收通道接收器，其耦合到所述IC的引脚；

多个通信控制器，每一通信控制器具有物理适配器，其中每一物理适配器具有多个串行通道端子，其中所述串行通道端子的一部分用于发射且所述串行通道端子的一部分用于接收；

可编程多路复用器，其耦合于所述多个发射通道驱动器与所述多个通信控制器上的所述多个发射通道端子之间；

可编程多路分用器，其耦合于所述多个接收通道接收器与所述多个通信控制器上的所述多个接收通道端子之间；及

控制模块，其耦合到所述多路复用器及所述多路分用器，其中所述控制模块可操作以将所述多路复用器编程为将每一发射通道端子耦合到所述多个发射通道驱动器中的选定一者，且将所述多路分用器编程为将每一接收通道端子耦合到所述多个接收通道接收器中的选定一者。

2.根据权利要求1所述的数字系统，其中所述多个发射通道及所述多个接收通道为M-PHY通道。

3.根据权利要求1所述的数字系统，其中所述多个通信控制器中的一者可操作以将其发射链路端子的一部分用于第一应用且将其发射链路端子的一不同部分用于第二应用。

4.根据权利要求1所述的数字系统，其中所述控制模块可操作以将所述多路复用器及所述多路分用器编程为在第一时间周期内将第一组串行发射通道驱动器及串行接收通道接收器耦合到所述多个通信控制器中的第一通信控制器的所述通道端子且在第二时间周期内将一不同组的串行发射通道驱动器及串行接收通道接收器耦合到所述第一通信控制器的所述通道端子。

5.根据权利要求1所述的数字系统，其中所述控制模块可操作以将所述多路复用器编程为将若干个串行发射通道驱动器耦合到所述多个通信控制器中的第一通信控制器的所述通道端子且将所述多路分用器编程为将不同数目个串行接收通道接收器耦合到所述第一通信控制器的所述通道端子。

6.根据权利要求1所述的数字系统，其为智能电话，其中所述数字系统包括经由耦合到所述IC的所述引脚的多个传输线耦合到所述IC的第二集成电路，所述引脚耦合到所述接收通道接收器及所述发射通道驱动器。

7.一种用于操作具有集成电路的系统的方法，所述集成电路耦合到多个点对点串行通信通道以供与其它集成电路通信，其中所述方法包括：

在将所述集成电路通电时，初始化所述集成电路；

配置交叉点互连电路以分配所述多个点对点串行通信通道的第一部分以供由所述集成电路中的第一通信控制器使用且分配所述多个点对点串行通信通道的第二部分以供由所述集成电路中的第二通信控制器使用；及

经由使用串行通信通道的所述第一部分的所述第一通信控制器且经由使用串行通信通道的所述第二部分的所述第二通信控制器发射及接收数据。

8.根据权利要求7所述的方法，其中所述多个点对点串行通信通道包括发射通道及接收通道，且其中所述交叉点互连电路经配置以将所述第一部分分配为具有若干个发射通道及不同数目个接收通道。

9.根据权利要求7所述的方法，其中配置所述交叉点互连电路是通过由所述集成电路内的中央处理单元CPU执行的软件指令执行的。

10.根据权利要求7所述的方法，其中所述多个通信通道为M-PHY通道。

11.根据权利要求7所述的方法，其进一步包括重新配置所述交叉点电路以分配所述多个点对点串行通信通道的第三部分以供由所述第一通信控制器使用且分配所述多个点对点串行通信通道的第四部分以供由所述第二通信控制器使用；及

经由使用串行通信通道的所述第三部分的所述第一通信控制器且经由使用串行通信通道的所述第四部分的所述第二通信控制器发射及接收数据。

12.根据权利要求11所述的方法，其中在第一时间周期内执行经由使用串行通信通道的所述第一部分的所述第一通信控制器且经由使用串行通信通道的所述第二部分的所述第二通信控制器发射及接收数据，且

其中在第二时间周期内执行经由使用串行通信通道的所述第三部分的所述第一通信控制器且经由使用串行通信通道的所述第四部分的所述第二通信控制器发射及接收数据。

13.一种包括集成电路的数字系统，其中所述集成电路包括：

多个串行接收通道接收器，其耦合到所述IC的引脚；

用于在电力复位之后初始化所述集成电路的构件；及

用于分配所述多个串行发射通道驱动器及串行接收通道接收器的第一部分以供由所述多个通信控制器中的第一者使用且分配所述多个串行发射通道驱动器及串行接收通道接收器的第二部分以供由所述多个通信控制器中的第二者使用的构件。

14.根据权利要求13所述的数字系统，其进一步包括：

用于在不同时间重新分配所述多个串行发射通道驱动器及串行接收通道接收器的第三部分以供由所述第一通信控制器使用且重新分配所述多个点对点串行发射通道驱动器及串行接收通道接收器的第四部分以供由所述第二通信控制器使用的构件。

15.根据权利要求13所述的数字系统，其中所述用于分配的构件可操作以将若干个串行发射通道驱动器分配给所述多个通信控制器中的第一通信控制器的所述通道端子且将不同数目个串行接收通道接收器分配给所述第一通信控制器的所述通道端子。