CN1037247A - 频率时钟的同步化 - Google Patents

Abstract

一种在信息通路时钟频率与局部时钟频率之间 进行频率时钟同步化用的设备，其中频率比较是由一 个频率比较器在局部时钟频率源处进行，并产生出校 正信号。校正信号经由公用的控制总线从频率比较 器传送到局部时钟频率源。

Description

本发明涉及时钟的同步化，特别是，但不是唯独地，涉及远程数字交换站与中央数字交换站之间的同步化。

一般通信网络可能包含许多通常是同频率（即2.048兆赫）的时钟源。这些时钟源为它们各自的局部系统或通信功能提供时钟脉冲和同步脉冲。在理想的情况下，为确保数据的准确恢复和使数据失真减少到最小程度，这些时钟源理应完全同步化。

但实际的时钟源受到诸如振荡器晶体的温度周期性变化、振荡器的老化和压控振荡器源电压漂移之类的物理条件的影响。此外一般说来，频率短时出现的不稳定性还增加了时钟在同步化方面的问题。时钟频率突然出现的变化可采用频率调整器或弹性缓冲器进行补偿。但时钟频率长时间所产生的偏差会充满该缓冲器，导致数据帧的滑移（slipping）或失真，而且可能产生损失。

一般调节时钟使其进入同步状态的方法如图1所示。远程设备1中的压控振荡器（V.C.O）产生一个局部时钟信号F_R，同时通过从中央交换站的数字信息通路（trunk）进行的时钟恢复而产生系统信息通路时钟信号F_T。局部时钟F和信息通路时钟F_R都经过分频，以便在相位比较器3中适当加以比较。从相位比较器3出来的合成信号系用于反馈回路5中供控制或调节VCO1之用。这样就可以使远程交换站时钟与中央交换站时钟同步。应该理解的是，在建立时钟同步化的过程中是存在一定时延的。因此通常采用调整缓冲器和反馈回路排序装置来补偿建立同步化过程中所产生的时延（此时延的作用与频率短时间的变化相同）。

上述一般方法在从输入的时钟信号消除不稳定性的过程中，在改变信号源时提供变化平稳的时钟信号的过程中，以及在使两个不同信号源一起同步以使系统可以锁定到该两信号源的平均频率的过程中，都会有问题。

本发明的一个目的是提供一种基本上解决上述问题的时钟同步化。

根据本发明，我们提供了一种信号频率同步装置，在该装置中，对至少两个其间有一个控制链路的信号频率源进行同步化，将第一信号称为主信号，其它一些信号称为通用信号，此外还设有频率比较装置供比较主信号与各通用信号之用，并供为各信号源提供校正信号之用，该校正信号系经由控制链路传送到该信号源的。

现在仅参考附图以举例的方式说明本发明的一个实施例。附图中：

图2是本发明一个实施例的原理示意图;

图3则是图2所示实施例的一个控制回路的示意方框图。

图2中示意画出了公务电路（Services    Circuit）插件板21和数字信息通路插件板23，这些插件板（21，23）由一个控制总线25与一些数据总线连接起来。控制总线可以是一个高级别（high    level）数据链路控制装置。

调整缓冲器29提供存储空间供容纳信息通路时钟频率所控制的输入数据率与为恢复数据和形成校正时间而产生的局部时钟频率之间的短期差值之用。调整器29的大小一般足以存储若干数据帧。但应该理解的是，信息通路时钟频率和局部时钟频率长时间处于不一致状态时最终是会使缓冲器饱和而不能工作。在调整器不能工作的情况下会使正常的数据帧经常失真因而需要将数据加以重复。为避免这种帧失真/重复，就要对信息通路时钟频率和局部时钟频率进行同步化。进行这种时钟频率同步化所需要的速率视乎所采用的调整缓冲器29的大小而定。

在本发明中，来自远程系统在信息通路插件板23上出现的数据率，与公务插件板21上振荡器33所产生的局部产生时钟频率信号之间的频率比较，是由信息通路插件板23上的频率比较器31来进行摹Ｈ魏问敝悠德什疃际亲魑煽刂谱芟?5发送到公务插件板21的校正信号或时钟调节信息而构成的。校正信号调节着振荡器33的输出时钟频率。可以理解，校正信号可与其它控制数据信号交插。因此，这样的配置方式无需另设固定的配线就可以适应许多不同的时钟频率源。通常局部时钟频率源要调节到输入数据率，而该输入数据率则又由系统的主时钟频率确定。一般时钟频率信号速率为2.048兆赫。

图3是控制公务插件板21的振荡器33用的装置的方框图。振荡器33所产生的局部时钟频率是在频率比较器31中与信息通路时钟频率进行比较的。各时钟频率之间的偏差经过测定，并产生适当的校正信号39。一般说来，校正信号会呈数字代码的形式，因而可以很方便地交插到控制总线上。公务插件板21上的一个累加器模件41提供通常呈数字字形式的调节信号43。这在公务插件板上呈软件编码的形式。可能从一个以上的信息通路同时影响该累加器。一般说来，振荡器33是个压控振荡器（V.C.O.）。这样，调节信号43在加到振荡器之前系由数-模转换器（D.A.C.）45转换成模拟信号的。

前面已经谈过，时钟同步化所需的时间根据调整缓冲器29的存储容量而定。

影响时钟频率同步化速度的因素包括：

1.频率比较器31的取样速率，一般约为500赫的量级;和

2.校正信号通过控制装置到达振荡器33的延迟时间（轮询速率）。为本发明设想的实际延迟时间（轮询速率）约为40毫秒，即相当于25赫的有效取样速度。可以理解，时钟频率漂移起因于慢作用，即温度、老化等，因此如此较长的延迟时间是不难适应的。

至于调整缓冲器29的大小，若假设某一数据帧的长度为256位，则1秒钟之后，当时钟频率差为百万分之100时，缓冲器将会获得或失去204.8位数据。一般说来，调整缓冲器29为1或2帧长，因此在如此时钟频率差的情况下，缓冲时间大于2毫秒。

应该理解的是，当待同步化的局部时钟频率源多于两个时，有可能利用各主方式（master    modes）的正确转换层次（Correct    Switching    hierachy）对这些局部时钟频率源以串级的方式彼此进行同步化。此外，还可以将自动的再同步化和再校准程序编入该装置的程序中。应该理解的是，可以将局部时钟频率源作为具网络形式的系统的主源。

尽管本发明是就时钟频率信号进行说明的，但应该理解的是，任何需要进行同步化且在它们的各频率信号源之间具有控制总线的频率信号都有可能应用本发明。

Claims (6)

1、一种信号频率同步化装置，其特征在于，进行同步化的是至少两个其间有一个控制链路的信号频率源，第一个信号规定为主信号，其他信号规定为通用信号，其中，设有频率比较装置供比较主信号与各通用信号之用并供为各信号源提供校正信号之用，该校正信号系经由该控制链路传送到该信号频率源。

2、如权利要求1所述的装置，其特征在于，控制链路是个高级别数据链路。

3、如权利要求1或2所述的装置，其特征在于，主信号的频率为2.048兆赫。

4、如以上任一权利要求所述的装置，其特征在于，主信号是一个信息通路系统的时钟信号，通用信号则为在系统的局部装置产生的时钟信号。

5、如以上任一权利要求所述的装置，其特征在于，通用信号由压控振荡器产生。

6、一种实质上如上述参照各附图加以说明的信号频率同步化装置。

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