CN103715164B - 柔性电路板及芯片封装结构 - Google Patents

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Abstract

本发明涉及一种可用于芯片封装的柔性电路板及芯片封装结构，提供一种柔性电路板，其包括第一导电层、第二导电层及第一绝缘层，所述第一绝缘层位于所述第一导电层与第二导电层之间。所述第一导电层包括多个焊垫，所述多个焊垫用于通过引线与芯片电性连接，所述多个焊垫所包围的区域形成芯片粘结区域，所述芯片粘结区域用于粘结芯片。其中，定义所述焊垫的厚度为T1，定义所述第一绝缘层的厚度为T2，则，63微米≤（T1+T2）≤87微米，且0.44≤（T1/T2）≤0.64。

Description

柔性电路板及芯片封装结构
技术领域
本发明涉及芯片封装领域，尤其涉及一种可用于芯片封装的柔性电路板及芯片封装结构。
背景技术
一般的，半导体芯片的封装方式为：在电路板上设置多个焊垫，所述多个焊垫为半导体芯片的外接电性连接点；提供一个半导体芯片，所述半导体芯片上设有若干个电性接触垫；通过若干条键合线分别焊接该半导体芯片上的电性接触垫与电路板上的焊垫，使所述半导体芯片与电路板相电连接，即通过引线焊接(wire bonding)将半导体芯片设置于电路板上。其中，电路板的性能对进行引线焊接的品质影响较大，如，较差的焊垫的刚性强度即会引起引线焊接的失效。
实验发现，焊垫的厚度与和焊垫相邻的绝缘层的厚度的匹配度是影响焊垫的刚性强度的重要因素。
发明内容
因此，有必要提供一种焊垫的厚度与和焊垫相邻的绝缘层的厚度的匹配较好的柔性电路板及芯片封装结构，以提高柔性电路板及芯片封装结构的焊垫的刚性强度，以防止引线焊接失效。
一种柔性电路板，包括：第一导电层、第二导电层及第一绝缘层，所述第一绝缘层位于所述第一导电层与第二导电层之间，所述第一导电层包括多个焊垫，所述多个焊垫用于通过键合线与芯片电性连接，所述多个焊垫所包围的区域形成芯片粘结区域，所述芯片粘结区域用于粘结芯片；其中，定义所述焊垫的厚度为T1，定义所述第一绝缘层的厚度为T2，则，63微米≤(T1+T2)≤87微米，且0.44≤(T1/T2)≤0.64。
一种芯片封装结构包括上述的柔性电路板、一半导体芯片及多条键合线。所述半导体芯片粘结于所述柔性电路板的芯片粘结区域。所述半导体芯片背向所述柔性电路板的表面设有多个与所述焊垫一一对应的电性接触垫。所述键合线的数量与所述电性接触垫的数量相同，每条键合线电连接一个电性接触垫及一个焊垫。
本技术方案的柔性电路板及芯片封装结构中，柔性电路板上的焊垫的厚度与第一绝缘层的厚度较为匹配，故相应的焊垫的刚性强度较好，从而使所述柔性电路板用于引线焊接时不容易发生失效的异常，也使通过引线焊接得到的芯片封装结构的可靠性较好。
附图说明
图1为本技术方案第一实施例提供的柔性电路板的俯视示意图。
图2为本技术方案第一实施例提供的柔性电路板的剖面示意图。
图3为图2的柔性电路板上形成第一、第二防焊层及导电接触层后的剖面示意图。
图4为本技术方案第二实施例提供的柔性电路板的剖面示意图。
图5为本技术方案第三实施例提供的芯片封装结构的剖面示意图。
图6为本技术方案第四实施例提供的芯片封装结构的剖面示意图。
主要元件符号说明
柔性电路板 10，20
第一导电层 110，210
第一绝缘层 130，230
第二导电层 120，220
第二绝缘层 150，250
第三导电层 140，240
焊垫 112，212
芯片粘结区域 116，216
基础导电层 113，213
镀层导电层 114，214
第一绝缘膜层 131，231
第一胶粘层 132，232
第一防焊层 160
第二防焊层 170
导电接触层 180
第二绝缘膜层 233
第二胶粘层 234
芯片封装结构 30，40
半导体芯片 31，41
键合线 32，42
电性接触垫 311，411
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及四个实施例，对本技术方案提供的柔性电路板及芯片封装结构作进一步的详细说明。
请参阅图1及图2，本技术方案第一实施例提供一种柔性电路板10，所述柔性电路板10包括第一导电层110、第一绝缘层130、第二导电层120、第二绝缘层150及第三导电层140。
所述第一导电层110包括至少一个导电线路图形(图未示)及多个焊垫112。所述多个焊垫112用于通过引线与半导体芯片电性连接。所述多个焊垫112所包围的区域形成一芯片粘结区域116，所述芯片粘结区域116用于粘结芯片。在本实施例中，所述芯片粘结区域116为于所述第一导电层110中裸露出来的第一绝缘层130的一部分。所述芯片粘结区域116为方形，所述多个焊垫112形成有四列，四列所述焊垫112分别位于所述芯片粘结区域116的四条边的外侧。
所述第一导电层110的材质可以为铜、银、锡等，优选为铜。本实施例中所述第一导电层110的材质即为铜。所述第一导电层110可以为由铜箔经影像转移工艺及蚀刻工艺制作形成，也可以为由在铜箔上镀铜后经影像转移工艺及蚀刻工艺制作形成。本实施例中，所述第一导电层110的至少一个导电线路图形及多个焊垫112为由在铜箔上镀铜后经影像转移工艺及蚀刻工艺制作形成，即每个所述焊垫112包括基础导电层113(即铜箔层)及镀层导电层114。
所述第二导电层120的材质可以为铜、银、锡等，优选为铜。所述第二导电层120可以为由铜箔经影像转移工艺及蚀刻工艺制作形成，也可以为由在铜箔上镀铜后经影像转移工艺及蚀刻工艺制作形成。
所述第一绝缘层130位于所述第一导电层110与第二导电层120之间。所述第一绝缘层130包括一个第一绝缘膜层131及一个第一胶粘层132。所述第一绝缘膜层131与所述第一导电层110直接相贴合，所述第一胶粘层132与所述第二导电层120直接相贴合，所述第一绝缘膜层131背向所述第一导电层110的表面与所述第一胶粘层132背向所述第二导电层120的表面直接相贴合。所述第一绝缘膜层131为柔性绝缘材料，例如聚酰亚胺(Polyimide,PI)、聚乙烯对苯二甲酸乙二醇酯(Polyethylene Terephthalate,PET)或聚萘二甲酸乙二醇酯(Polyethylene naphthalate，PEN)等，优选为聚酰亚胺。所述第一胶粘层132为柔性绝缘树脂类材料，例如环氧树脂、亚克力树脂或环氧树脂与亚克力树脂的混合树脂等，所述第一胶粘层132由具有半固化性质的胶片固化形成。
所述第三导电层140位于所述第二导电层120远离所述第一导电层110的一侧。
所述第二绝缘层150位于所述第二导电层120与第三导电层140之间，并所述第二绝缘层150与所述第二导电层120与第三导电层140直接相贴。本实施例中，所述第二绝缘层150为一层，所述第二绝缘层150的材质与所述第一绝缘膜层131相同，即可以为聚酰亚胺(Polyimide,PI)、聚乙烯对苯二甲酸乙二醇酯(Polyethylene Terephthalate,PET)或聚萘二甲酸乙二醇酯(Polyethylene naphthalate，PEN)等，优选为聚酰亚胺。当然，所述第二绝缘层150也可以为三层，包括一绝缘膜层及位于绝缘膜层两侧的胶粘层，此时，位于绝缘膜层两侧的胶粘层分别与所述第二导电层120及第三导电层140相贴合。
定义所述第一绝缘层130的厚度为T2，定义所述第一导电层110的各个所述焊垫112的厚度为T1，则，63微米≤(T1+T2)≤87微米，且0.44≤(T1/T2)≤0.64。其中，所述焊垫112可以通过选择较厚的铜箔来达到需要的厚度，也可以通过电镀来增厚。本实施例中，所述焊垫112包括基础导电层113及镀层导电层114，故所述焊垫112的厚度为所述基础导电层113及镀层导电层114的厚度之和。本实施例中，所述第一绝缘层130包括第一绝缘膜层131及第一胶粘层132，故所述第一绝缘层130的厚度为所述第一绝缘膜层131及第一胶粘层132的厚度之和。其中，定义所述第一绝缘膜层131的厚度为T3，所述第一绝缘膜层131的厚度范围为：9微米≤T3≤25微米，优选为9微米、12.5微米及25微米；定义所述第一胶粘层132的厚度为T4，所述第一胶粘层132的厚度范围为10微米≤T4≤50微米，优选为10微米、12.5微米、15微米及18微米。
另外，所述至少一个导电线路图形的厚度与所述多个焊垫112的厚度可以相同，也可以不同。
可以理解，所述柔性电路板10还可以为两层或三层以上的柔性电路板。
请参阅图3，所述柔性电路板10上还可以分别形成第一防焊层160及第二防焊层170。每个所述焊垫112上还可以通过镀金、镀银、镀锡等工艺形成导电接触层180。
其中，所述第一防焊层160覆盖于所述至少一个导电线路图形上及从所述第一导电层110暴露出的部分第一绝缘层130上，使所述多个焊垫112从所述第一防焊层160露出。所述第二防焊层170覆盖于所述第二导电层120上及从所述第二导电层120暴露出的部分第二绝缘层150上。当然，所述第一防焊层160及第二防焊层170还可以为其他常用绝缘保护材料，如柔性PI覆盖膜等。
每个所述导电接触层180与对应的所述焊垫112紧密接触并相电连接，所述导电接触层180用于与半导体芯片的电性连接。所述导电接触层180可以为镍金垫、镍钯金垫、银垫或锡垫等。优选为镍金垫及镍钯金垫。更优选为镍钯金垫。其中，优选镍金垫通过化镍浸金工艺(ENIG，electroless nickelimmersion gold)形成；优选镍钯金垫通过化镍钯浸金工艺(ENEPIG，electroless nickel electroless palladium immersion gold)或化镍浸钯金工艺(ENIPIG，electroless nickel immersion palladium immersion gold)形成，镍钯金垫各层的厚度范围分别为：镍的厚度范围为3微米至6微米，钯的厚度范围为0.1微米至0.5微米，金的厚度范围为0.02微米至0.1微米。
请参阅图4，本技术方案第二实施例提供一种柔性电路板20，所述柔性电路板20包括第一导电层210、第一绝缘层230、第二导电层220、第二绝缘层250及第三导电层240。所述第一导电层210包括至少一个导电线路图形(图未示)及多个焊垫212。所述多个焊垫212所包围的区域形成一芯片粘结区域216。本实施例中，所述焊垫212也包括基础导电层213及镀层导电层214。
本实施例的柔性电路板20的结构及各层材质与第一实施例的柔性电路板10的结构及各层材质基本相同，差别在于，本实施例中的所述第一绝缘层230包括依次相贴的第一绝缘膜层231、第一胶粘层232、第二绝缘膜层233及第二胶粘层234。所述第一绝缘膜层231与所述第一导电层110直接相贴合，所述第二胶粘层234与所述第二导电层120直接相贴合。即，本实施例中的所述第一绝缘层230较第一实施例的第一绝缘层230多了一第二绝缘膜层及一第二胶粘层234。所述第二绝缘膜层233的材质与所述第一绝缘膜层231相同，所述第二胶粘层234的材质与所述第一胶粘层232的材质相同。
与第一实施例相同，本实施例中，定义所述第一绝缘层230的厚度为T2，定义所述第一导电层210的各个所述焊垫212的厚度为T1，则，63微米≤(T1+T2)≤87微米，且0.44≤(T1/T2)≤0.64。所述焊垫212可以通过选择较厚的铜箔来达到需要的厚度，也可以通过电镀来增厚。本实施例中，所述焊垫212的厚度为所述基础导电层213及镀层导电层214的厚度之和。本实施例中，所述第一绝缘层230包括第一绝缘膜层231、第一胶粘层232、第二绝缘膜层233及第二胶粘层234，故所述第一绝缘层230的厚度为所述第一绝缘膜层231、第一胶粘层232、第二绝缘膜层233及第二胶粘层234的厚度之和。其中，定义所述第一绝缘膜层231的厚度为L1，所述第一绝缘膜层231的厚度范围为：9微米≤L1≤25微米；定义所述第一胶粘层232的厚度为L2，所述第一胶粘层232的厚度范围为10微米≤L2≤18微米；定义所述第二绝缘膜层233的厚度为L3，定义所述第二胶粘层234的厚度为L4，则所述第二绝缘膜层233与所述第二胶粘层234的厚度之和的范围为17.5微米≤L3+L4≤27.5微米。
可以理解，所述柔性电路板20还可以为两层或三层以上的柔性电路板；所述柔性电路板20的最外两侧也可以分别覆盖有第一防焊层及第二防焊层(图4未示，参见第一实施例的图3)。每个所述焊垫212上也可以形成有与第一实施例相同的导电接触层(图4未示，参见第一实施例的图3)。
请参阅图5，本技术方案第三实施例提供一种芯片封装结构30，所述芯片封装结构30包括一第一实施例中的柔性电路板10、一半导体芯片31及多条键合线32。
所述半导体芯片31粘结于所述柔性电路板10的芯片粘结区域116。所述半导体芯片31背向所述柔性电路板10的表面设有多个与所述焊垫112一一对应的电性接触垫311。所述键合线32的数量与所述电性接触垫311的数量相同。每条键合线32电连接一个电性接触垫311及一个与所述电性接触垫311相对应的焊垫112。本实施例中，每个所述键合线32的两端分别通过焊接电连接于电性接触垫311及焊垫112上。
另外，所述芯片封装结构30还可以包括一封装胶体，所述封装胶体包覆所述焊垫112、所述半导体芯片31及所述多条键合线32。
当然，如果所述柔性电路板10上形成有导电接触层，则，每条键合线32电连接一个电性接触垫311及一个与所述电性接触垫311相对应的导电接触层，即每个所述键合线32的两端分别通过焊接电连接于电性接触垫311及导电接触层上。
请参阅图6，本技术方案第四实施例提供一种芯片封装结构40，所述芯片封装结构30包括一第二实施例中的柔性电路板20、一半导体芯片41及多条键合线42。
所述半导体芯片41粘结于所述柔性电路板20的芯片粘结区域216。所述半导体芯片41背向所述柔性电路板20的表面设有多个与所述焊垫212一一对应的电性接触垫411。所述键合线42的数量与所述电性接触垫411的数量相同。每条键合线42电连接一个电性接触垫411及一个与所述电性接触垫411相对应的焊垫212。本实施例中，每个所述键合线42的两端分别通过焊接电连接于电性接触垫411及焊垫212上。
另外，所述芯片封装结构40也可以包括一封装胶体，所述封装胶体包覆所述焊垫212、所述半导体芯片41及所述多条键合线42。
当然，如果所述柔性电路板20上形成有导电接触层，则，每条键合线42电连接一个电性接触垫411及一个与所述电性接触垫411相对应的导电接触层，即每个所述键合线42的两端分别通过焊接电连接于电性接触垫411及导电接触层上。
本技术方案第一实施例至第四实施例的柔性电路板10，20及芯片封装结构30，40中，柔性电路板10，20上的焊垫112，212的厚度与第一绝缘层130，230的厚度较为匹配，故相应的焊垫112，212的刚性强度较好，从而使所述柔性电路板10，20用于引线焊接时不容易发生失效的异常，也使通过引线焊接得到的芯片封装结构30，40的可靠性较好。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (11)

1.一种柔性电路板，包括：
第一导电层、第二导电层及第一绝缘层，所述第一绝缘层位于所述第一导电层与第二导电层之间，所述第一导电层包括多个焊垫，所述多个焊垫用于通过键合线与芯片电性连接，所述多个焊垫所包围的区域形成芯片粘结区域，所述芯片粘结区域用于粘结芯片；
其中，定义所述焊垫的厚度为T1，定义所述第一绝缘层的厚度为T2，则， 63微米≤（T1+T2）≤87微米，且0.44≤（T1/T2）≤0.64。
2.如权利要求1所述的柔性电路板，其特征在于，所述焊垫包括基础导电层及镀层导电层。
3.如权利要求1所述的柔性电路板，其特征在于，每个所述焊垫上形成有导电接触层，每个所述导电接触层与对应的所述焊垫紧密接触并相互电连接。
4.如权利要求3所述的柔性电路板，其特征在于，所述导电接触层为镍钯金垫，所述导电接触层通过化镍钯浸金工艺或化镍浸钯金工艺形成。
5.如权利要求1所述的柔性电路板，其特征在于，所述第一绝缘层包括第一绝缘膜层及第一胶粘层，所述第一绝缘膜层与所述第一导电层直接相贴合，所述第一胶粘层与所述第二导电层直接相贴合，所述第一绝缘膜层背向所述第一导电层的表面与所述第一胶粘层背向所述第二导电层的表面直接相贴合。
6.如权利要求5所述的柔性电路板，其特征在于，所述第一绝缘膜层的厚度范围为9微米至25微米，所述第一胶粘层的厚度范围为10微米至50微米。
7.如权利要求5所述的柔性电路板，其特征在于，所述第一绝缘膜层的材质为聚酰亚胺、聚乙烯对苯二甲酸乙二醇酯或聚萘二甲酸乙二醇酯。
8.如权利要求1所述的柔性电路板，其特征在于，所述第一绝缘层包括第一绝缘膜层、第一胶粘层、第二绝缘膜层及第二胶粘层，所述第一绝缘膜层、第一胶粘层、第二绝缘膜层及第二胶粘层依次相贴，且所述第一绝缘膜层与所述第一导电层直接相贴合，所述第二胶粘层与所述第二导电层直接相贴合。
9.如权利要求8所述的柔性电路板，其特征在于，所述第一绝缘膜层的厚度范围为9微米至25微米，所述第一胶粘层的厚度范围为10微米至18微米所述第二绝缘膜层及第二胶粘层的厚度之和的范围为17.5微米至27.5微米。
10.如权利要求8所述的柔性电路板，其特征在于，所述第二绝缘膜层的材质为聚酰亚胺、聚乙烯对苯二甲酸乙二醇酯或聚萘二甲酸乙二醇酯。
11.一种芯片封装结构，其特征在于，所述芯片封装结构包括一如权利要求1-10任一项所述的柔性电路板、一半导体芯片及多条键合线；所述半导体芯片粘结于所述柔性电路板的芯片粘结区域；所述半导体芯片背向所述柔性电路板的表面设有多个与所述焊垫一一对应的电性接触垫；所述键合线的数量与所述电性接触垫的数量相同，每条键合线电连接一个电性接触垫及一个焊垫。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106993373B (zh) * 2017-05-12 2019-07-30 番禺得意精密电子工业有限公司 电路板组件
CN112839425B (zh) * 2019-11-25 2024-07-12 浙江荷清柔性电子技术有限公司 柔性电路板、柔性芯片封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1163958A (zh) * 1997-01-30 1997-11-05 南京大学 造纸制浆纤维与废液分离工艺及设备
TWM417745U (en) * 2011-07-15 2011-12-01 Asia Electronic Material Co Polyimide composite film used for printed circuit board

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0342860A (ja) * 1989-07-10 1991-02-25 Fujikura Ltd フレキシブルプリント配線板
JPH0368147A (ja) * 1989-08-05 1991-03-25 Nippon Mektron Ltd 可撓性回路基板の接続パッド構造
US6268070B1 (en) * 1999-03-12 2001-07-31 Gould Electronics Inc. Laminate for multi-layer printed circuit
JP5110441B2 (ja) * 2008-01-15 2012-12-26 大日本印刷株式会社 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1163958A (zh) * 1997-01-30 1997-11-05 南京大学 造纸制浆纤维与废液分离工艺及设备
TWM417745U (en) * 2011-07-15 2011-12-01 Asia Electronic Material Co Polyimide composite film used for printed circuit board

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