CN103681679A

CN103681679A - 三维偏置印录存储器

Info

Publication number: CN103681679A
Application number: CN201210315596.5A
Authority: CN
Inventors: 张国飙
Original assignee: Chengdu Haicun IP Technology LLC
Current assignee: Chengdu Haicun IP Technology LLC
Priority date: 2012-08-30
Filing date: 2012-08-30
Publication date: 2014-03-26

Abstract

本发明提出一种三维偏置印录存储器（3D-oP）。与常规的三维掩膜编程只读存储器（3D-MPROM）相比，其所需的数据掩膜版的数量较少，故其掩膜版成本较低。对应于不同存储层/数码位的掩膜图形被合并到一多区域数据掩膜版上。在不同的印录步骤中，晶圆相对于该多区域数据掩膜版的偏置量不同。因此，来自同一数据掩膜版的数据图形被印录到不同存储层/数码位的数据录入膜中。

Description

三维偏置印录存储器

技术领域

本发明涉及集成电路存储器领域，更确切地说，涉及掩膜编程只读存储器（mask-ROM）。

背景技术

三维掩膜编程只读存储器（3D-MPROM）是实现海量出版的理想媒介。美国专利5,835,396披露了一种3D-MPROM。如图1所示，3D-MPROM是一种单片集成电路，它含有一半导体衬底0及一堆叠在衬底上的三维堆10。该三维堆10含有M（M≥2）个相互堆叠的存储层（如10A、10B）。每个存储层（如10A）含有多条顶地址线（如2a）、底地址线（如1a）和存储元（如5aa）。每个存储元存储n（n≥1）位数据。存储层（如16A、16B）通过接触通道孔（如1av、1’av）与衬底0耦合。在衬底0中的衬底电路0X含有三维堆10的周边电路。在本申请中，xMxn 3D-MPROM是指一个含有M（M≥2）个存储层，且每个存储元存储n（n≥1）位的3D-MPROM。

3D-MPROM是一种基于二极管的交叉点存储器。每个存储元（如5aa）一般含有一个二极管3d。二极管可以广义定义为任何具有如下特性的两端口器件：当其所受电压的大小小于读电压，或者其所受电压的方向与读电压不同时，其电阻大于在读电压下的电阻。每个存储层（如10A）还至少含有一层数据录入膜（如6A）。数据录入膜中的图形为数据图形，它代表其所存储的数据。在图1中，数据录入膜6A是一层隔离介质3b，它阻挡顶地址线和底地址线之间的电流流动，并通过数据开口（如6ca）的存在与否来区别存储元（如5ca）的不同状态。

数据录入膜中的图形是通过图形转换得来的。图形转换，又称为印录（print），将图形从一块掩膜版转换到一层集成电路的薄膜中。在以往技术中，不同存储层中的数据图形是由不同数据掩膜版印录来的。图2A-图2B表示两款以往技术使用的数据掩膜版4A、4B。每块数据掩膜版（如4A）含有一个掩膜元阵列“aa”-“bd”。每个掩膜元处图形的明或暗决定对应的存储元处数据开口的存在与否。例如说，数据掩膜版4A上的掩膜开口4ca导致存储层10A中存储元5ca的数据开口6ca；数据掩膜版4B上的掩膜开口4’aa、4’da导致存储层10B中存储元5’aa、5’da的数据开口6’aa、6’da。

为了进一步提高存储密度，3D-MPROM可以采用n（n>1）位元，即每个存储元存储n位数据。美国专利申请序列号12/785,621披露了一种采用多位元的3D-MPROM。如图3所示，其存储元（如5aa）是一个2位元，即它存储两个数码位：第1和第2数码位。其中，第1数码位通过一次额外掺杂实现，而第2数码位通过一层电阻膜实现。在本申请中，第j个数码位表示一个n位元（存储n个数码位的存储元，n≥j）中存储的第j位。

在以往技术中，不同数码位的数据图形是由不同数据掩膜版印录来的。图4A-图4B表示两款以往技术使用的数据掩膜版4C、4D。每块数据掩膜版（如4C）含有一个掩膜元阵列“aa”-“bd”。每个掩膜元处图形的明或暗决定对应的存储元处额外掺杂膜或电阻膜的存在与否。例如说，数据掩膜版4C上的掩膜开口4xa*导致形成存储元5ca、5da中的额外掺杂膜3i；数据掩膜版4D上的掩膜开口4’ba*、4’da*导致清除存储元5ba、5da中的电阻膜3r。

在以往技术中，由于每个存储层和每个数码位均需要一块数据掩膜版，xMxn 3D-MPROM一般需要M×n块数据掩膜版。在22nm节点，一块数据掩膜版的成本为25万美元，一套x8x2 3D-MPROM所需数据掩膜版（包括16块数据掩膜版）的成本高达4百万美元。如此高昂的数据掩膜版成本将极大地限制3D-MPROM的广泛应用。

发明内容

本发明的主要目的是提供一种具有较低数据录入成本的3D-MPROM。

本发明的另一目的是提供一种减少3D-MPROM所需数据掩膜版数目的方法。

根据这些以及别的目的，本发明提出一种三维偏置印录存储器（three-dimensional offset-printed memory，简称为3D-oP）。3D-oP是一种改进的3D-MPROM，它通过偏置印录来录入数据。为了实现偏置印录，对应于不同存储层/数码位的掩膜图形被合并到一多区域数据掩膜版上。在不同的印录步骤中，晶圆相对于该多区域数据掩膜版的偏置量不同。因此，来自同一数据掩膜版的掩膜图形被印录到不同存储层/数码位的数据录入膜中。偏置印录可以减少存储器所需数据掩膜版的数量，从而降低数据录入成本。本发明中，掩膜版可以泛指任何印录工艺采用的图形承载装置，包括模版。

在同一3D-oP批次中，所有3D-oP芯片均由同一套数据掩膜版来印录。虽然芯片之间可能有不同的数码阵列序列，但是所有芯片均具有同样的数码阵列集合。这里，数码阵列是由一个数据图形在对应于每个存储元的位置所代表的数码值构成的阵列；数码阵列序列是指一个3D-oP芯片中所有数码阵列（包括所有存储层和所有数码位的数码阵列）按照一点顺序（如按照离衬底的远近）而形成的序列；数码阵列集合是指该3D-oP芯片中所有数码阵列的集合。顾名思义，集合只与其所含元素有关，与顺序无关。

为了不让用户感知数码阵列序列的差异，3D-oP最好含有一个可设置输入/输出（configurable input/output）。对于同一3D-oP批次中不同芯片，该可设置输入/输出根据其数码阵列序列来设置该芯片的输入/输出。相对于一个参照的3D-oP芯片，如果此3D-oP芯片中有两个存储层的数码阵列顺序是相互交换的，则可设置输入/输出需要改变该3D-oP芯片的至少部分输入地址；如果此3D-oP芯片中有两个数码位的数码阵列顺序是相互交换的，则可设置输入/输出需改变该3D-oP芯片输出中至少部分输出位的顺序。

附图说明

图1是一种x2x1 3D-MPROM沿图2A-图2B中切割线AA’的截面图。

图2A-图2B表示以往的x2x1 3D-MPROM技术中使用的两块数据掩膜版。

图3是一种x1x2 3D-MPROM沿图4A-图4B中切割线BB’的截面图。

图4A-图4B表示以往的x1x2 3D-MPROM技术中使用的两块数据掩膜版。

图5A-图5B表示一种偏置印录法中使用的两个印录步骤。

图6是一个多区域数据掩膜版的简单例子。

图7A-图7B表示多区域数据掩膜版中两个数据掩膜区域分别代表的数码阵列m(1)、m(2)。

图8A-图8B是同一x2x1 3D-oP批次中两个3D-oP芯片18a、18b的截面图。

图9A-图9B表示3D-oP芯片18a中两个存储层16A、16B存储的数码阵列p_18a[1]、p_18a[2]。

图10A-图10B是同一x1x2 3D-oP批次中两个3D-oP芯片18c、18d的截面图。

图11A-图11B表示3D-oP芯片18c中第1和第2数码位存储的数码阵列p_18c[1,1]、p_18c[1,2]。

图12表示一种3D-oP的电路框图。

图13A表示一种x2x1 3D-oP的电路框图；图13B表示一种x1x2 3D-oP的电路框图。

图14是一种x2x2 3D-oP的截面图。

图15表示一种x2x2 3D-oP所采用的多区域数据掩膜版，以及一个曝光场区内的所有芯片。

图16列出在x2x2 3D-oP的每个印录步骤后，每个芯片上每个数据录入膜中的数码阵列。

图17表示一种x2x2 3D-oP的电路框图。

图18是一种x3x3x1 3D²-oP封装的截面图。

图19表示一种3D²-oP封装的电路框图。

图20表示一种3D²-oP封装所采用的多区域数据掩膜版，以及一个曝光场区内的所有芯片。

图21列出在3D²-oP封装的每个印录步骤后，每个芯片上每个数据录入膜中的数码阵列。

图22列出一个3D²-oP批次中的三种3D²-oP封装。

注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。

具体实施方式

为了减少数据掩膜版的数目，本发明提出一种三维偏置印录存储器（3D-oP）。它通过偏置印录法来录入数据。偏置印录法是印录法中的一种。主要的印录法包括光刻法（photo-lithography）和压印法（imprint-lithography，也称为nano-imprint lithogrpahy，简称为NIL）（参见中国专利申请“三维印录存储器”）：光刻法通过数据掩膜版来录入数据；而压印印录通过数据模版（template，也称为master、stamp、或mold等）来录入数据。

图5A-图5B表示一种偏置印录法中使用的两个印录步骤。它采用一块多区域数据掩膜版8。在该实施例中，多区域数据掩膜版8含有两个不同存储层16A、16B的掩膜图形。它们分别位于数据掩膜版区域8a、8b中。

偏置印录法包括如下两个印录步骤。在第1印录步骤（见图5A，如印录第一存储层16A的光刻步骤A）时，芯片18a的原点O_18a与数据掩膜区域8a的原点O_M对齐。在曝光步骤E_1a时，数据掩膜区域8a被印录到芯片18a中存储层16A的数据录入膜6A中；在曝光步骤E_1b时，数据掩膜区域8b被印录到芯片18b中存储层16A的数据录入膜6A中。

在第2印录步骤（见图5B，如印录第二存储层16B的光刻步骤B）时，晶圆9相对于它在第1印录步骤时的对准位置偏置了距离S_y。用d_y表示芯片18a和芯片18b之间的距离。如果S_y=d_y，则芯片18b的原点O_18b与原点O_M对齐。在曝光步骤E_2a时，数据掩膜区域8a被印录到芯片18b中存储层16B的数据录入膜6B中。

在对下一个曝光场区（exposure field）E_2b曝光时，只要步进距离D_y是d_y的两倍，即D_y=2d_y，则数据掩膜区域8b将被印录到芯片18a中存储层16B之数据录入膜6B中。最后，当完成上述两个光刻步骤A、B之后，在芯片18a中，数据掩膜区域8a、8b被印录到存储层16A、16B之数据录入膜6A、6B中；芯片18b中，它们被印录到存储层16B、16A之数据录入膜6B、6A中。

图6是一个多区域数据掩膜版8的简单例子。每个数据掩膜区域8a、8b含有一个掩膜元阵列“aa”-“bd”。在数据掩膜区域8a中，在掩膜元“ca”、“bb”、“ab”处的明图形形成掩膜开口8ca、8xb。在数据掩膜区域8b中，在掩膜元“aa”、“da”、“bb”处的明图形形成掩膜开口8aa、8da、8bb。如果采用如下定义：暗掩膜图形代表‘0’，明掩膜图形代表‘1’，则数据掩膜区域8a中每个掩膜元所代表的数码值值构成一个数码阵列m(1)（图7A），数据掩膜区域8b中每个掩膜元所代表的数码值构成一个数码阵列m(2)（图7B）。

图8A-图8B表示同一x2x1 3D-oP批次中的两个3D-oP芯片18a、18b。在一个3D-oP批次中，所有芯片都由同样一套掩膜版制造，它们均含有相同的三维框架。这里，三维框架包括三维堆中的所有地址线，但是不含数据录入膜。在这个实施例中，芯片18a和18b中的数据均由同一数据掩膜版8印录。图8A表示芯片18a的x2x1三维堆16a。存储层16A的数据录入膜6A由数据掩膜区域8a印录；存储层16B的数据录入膜6B由数据掩膜区域8b印录。此处，采用如下定义：无数据开口代表‘0’，有数据开口代表‘1’。相应地，在3D-oP芯片18a中，存储层16A中所有存储元存储的数码值构成图9A中的数码阵列p_18a[1]，存储层16B中所有存储元存储的数码值构成图9B中的数码阵列p_18a[2]。可以看出，数码阵列p_18a[1]和图7A中的数码阵列m(1)相同，即p_18a[1]= m(1)；数码阵列p_18a[2]和图7B中的数码阵列m(2)相同，即p_18a[2]= m(2)。另一方面，图8B表示芯片18b的x2x1三维堆16b。在芯片18b中，存储层16A的数据录入膜6A由数据掩膜区域8b印录；存储层16B的数据录入膜6B由数据掩膜区域8a印录。因此，对于芯片18b来说，p_18b[1]= m(2)；p_18b[2]= m(1)。

在该3D-oP批次中，每个3D-oP芯片的所有数码阵列（包括所有存储层和所有数码位的数码阵列）按照一定顺序（按照离衬底的远近，从近到远）排列形成一数码阵列序列S。该数码阵列的集合被称为数码阵列集合{S}。按照集合的定义，集合只和其中的元素有关，与元素的排列顺序无关。对于图8A-图8B的芯片18a和18b来说，它们的数码阵列序列可以表达为：

S_18a = (p_18a[1], p_18a[2]) = (m(1), m(2))；

S_18b = (p_18b[1], p_18b[2]) = (m(2), m(1))；

其中，{S_18a} = {S_18b}，但S_18a ≠ S_18b，

可以看出，芯片18a和芯片18b具有相同的数据阵列集合，但是不同的数据阵列序列。为读出同一数据，需要访问芯片18a和18b不同的存储层。

偏置印录还可以应用到采用n位元的3D-MPROM中。类似地，对应于不同数码位的掩膜图形被合并到一多区域数据掩膜版中。在不同的印录步骤中，晶圆相对于该多区域数据掩膜版的偏置量不同。因此，来自同一数据掩膜版的数据图形被印录到不同数码位的数据录入膜中。图10A-图10B表示同一x1x2 3D-oP批次中的两个3D-oP芯片18c、18d。

图10A表示芯片18c的x1x2三维堆16c。存储层16C上的每个存储元（如5aa）存储两个数码位：第1和第2数码位。第1数码位由第一数据录入膜6C存储，它是一层额外掺杂膜3i；第2数码位由第二数据录入膜6D存储，它是一层多组膜3r。第1数码位的数据录入膜6C由数据掩膜区8a印录而来，第2数码位的数据录入膜6D由数据掩膜区8b印录而来。此处，采用如下定义：有额外掺杂代表‘0’，无额外掺杂代表‘1’；有电阻膜代表‘0’，无电阻膜代表‘1’。相应地，在3D-oP芯片18c的第一存储层16C中，其第1数码位所存储的数码值构成图11A中的数码阵列p_18c[1,1]，其第2数码位所存储的数码值构成图11B中的数码阵列p_18a[1,2]。这里，p_18c[i,j]是指芯片18c中第i个存储层的第j个数码位所存储的数码阵列。可以看出，数码阵列p_18c[1,1]与图7A中的数码阵列m(1)相反，即p_18c[1,1] = - m(1)；数码阵列p_18c[1,2]与图7B中的数码阵列m(2)相同，即p_18c[1,2] = m(2)。这里，符号‘-’表示相反，即‘0’和‘1’互换。由于数码阵列中的二进制值可以随着二进制值的定义而改变，因此数码阵列的正负没有太多意义。在本申请中，只要两个数码阵列中所有二进制值均相同或相反，则认为这两个数码阵列等同。另一方面，图10B表示芯片18d的x1x2三维堆16d。在芯片18d的第一存储层16C中，其第1数码位的数据录入膜6C由数据掩膜区8b印录，第2数码位的数据录入膜6D由数据掩膜区8a印录。因此，对于芯片18d来说，p_18d[1,1] = - m(2)；p_18d[1,2] = -m(1)。

对于图10A-图10B的芯片18c和18d来说，其数码阵列序列可以表达为：

S_18c = (p_18c[1,1], p_18c[1,2]) = (-m(1), m(2))；

S_18d = (p_18d[1,1], p_18d[1,2]) = (-m(2), m(1))；

其中，{S_18c} = {S_18d}，但是S_18c ≠ S_18d，

可以看出，芯片18c和芯片18d具有相同的数据阵列集合，但是不同的数据阵列序列。对于同一输入地址来说，输出中输出位的顺序需要交换。

图12表示一种3D-oP的电路框图。它含有一xMxn三维堆16和一可设置输入/输出电路24。三维堆16含有M×n个数码阵列。其中，在第i存储层中第j个数码位的数码阵列由p[i,j]（0≤i≤M，0≤j≤n）表示。可设置输入/输出电路24还含有一序列存储器22。该存储器22存储与该3D-oP芯片中数码阵列序列相关的信息。一个与数码阵列序列相关的信息是芯片序列号。芯片序列号直接和芯片在晶圆上的位置相关，它可以用来提取芯片的数码阵列序列信息。序列存储器22最好是一嵌入式非易失性存储器。例如说，它可以是直接写入存储器、激光编程熔丝和/或电编程存储器。对于直接写入存储器存储器来说，与数码阵列序列相关的信息在生产过程中写入；对于激光编程熔丝来说，与数码阵列序列相关的信息在生产过程中或后写入；对于电编程存储器来说，与数码阵列序列相关的信息在生产过程后写入。

根据与数码阵列序列相关的信息，可设置输入/输出电路24可以改变外部输入/输出28中的输入，也可以改变内部输入/输出26的输出，从而使外部输入/输出26与数码阵列序列无关。换句话说，在同一批次的所有3D-oP中，虽然它们可能有不同数码阵列序列，但是对于用户来说，它们具有相同外部输入/输出28。图13A-图13B披露了3D-oP电路的更多细节。

图13A表示一种图8A-图8B中x2x1 3D-oP 18的电路框图。该图显示了其输入地址解码器20I。三维堆16中的存储层16A、16B分别存储了数码阵列p[1]、p[2]。这里，由于每个存储元只存储一个数码位，数码阵列的表示式简化成了p[i]（0≤i≤M）。输入地址解码器20I对内部输入地址26进行解码。例如，如果内部输入地址26的最高位为‘0’，则数码阵列p[1]被访问；反之，数码阵列p[2]被访问。可设置输入/输出电路24可以根据与数码阵列序列相关的信息，改变外部输入地址28。对于芯片18a来说，内部输入地址26和外部输入地址28相同；对于芯片18b来说，内部输入地址26和外部输入地址28的最高位正好相反。

图13B表示一种图10A-图10B中x1x2 3D-oP 18的电路框图。该图显示了输出缓冲区20O。三维堆6存储与第1和第2数码位对应的数码阵列p[1,1]和p[1,2] 。输出缓冲区20O含有多个输出组21、21’…。每个输出组输出存储在同一存储元中的所有数码位。例如说，输出组21含有数码位21a、21b。其中，输出数码位21a输出存储在某个存储元中的第1数码位，输出数码位21b输出存储在同一存储元的第2数码位。可设置输入/输出电路24可以根据与数码阵列序列相关的信息，改变输出缓冲区20O中每个输出组21的输出数码位顺序。对于芯片18c来说，外部输出28和内部输出26相同；对于芯片18d来说，每个输出组（如21）中的输出数码位顺序正好相反。

图8A-图8B中偏置印录到不同存储层的方法可以和图10A-图10B中偏置印录到不同数码位的方法结合起来。具体说来，不同存储层和不同数码位的掩膜图形合并到同一多区域数据掩膜版上。在不同的印录步骤中，晶圆相对于该多区域数据掩膜版的偏置量不同。因此，来自同一数据掩膜版的数据图形被印录到不同存储层和不同数码位的数据录入膜中。图14披露了这样一个例子。该x2x2 3D-oP 18e含有两个存储层16A、16B，且每个存储元存储两个数码位：第1和第2数码位。该实施例含有4个数据录入膜，它们分别存储如下数码阵列：存储层16A中的第1数码位存储p[1,1]；存储层16A中的第2数码位存储p[1,2]；存储层16B中的第1数码位存储p[2,1]；存储层16B中的第2数码位存储p[2,2]。

图15中的左边图形表示该x2x2 3D-oP 18所采用的多区域数据掩膜版8。它含有4个数据掩膜区域，其数码阵列分别是m(1)-m(4)。该多区域数据掩膜版8的原点是O_M。图15的右边图形表示在一个3D-oP晶圆9上一个曝光场区E内的所有芯片D[1]-D[4]。这些芯片各自的原点是O₁-O₄。由于芯片D[1]-D[4]由一数据掩膜版8偏置印出，它们属于同一3D-oP批次。

图16列出在x2x2 3D-oP 18的每个印录步骤后，每个芯片上每个数据录入膜存储的数码阵列。该表的第3列列出了在每个印录步骤时，O_M所对准的芯片原点。本实施例的4个数据录入膜需要4次印录步骤。在第1印录步骤（形成p[1,1]）时，O_M对准芯片D[1]的原点O₁，芯片D[1]-D[4]的数码阵列p[1,1]分别为m(1)-m(4)。在第2印录步骤（形成p[1,2]）时，O_M对准芯片D[2]的原点O₂。只要y方向上的步进距离D_y是芯片D[1]和D[2]距离d_y的2倍，即D_y=2d_y，则芯片D[1]-D[4]的数码阵列p[1,2]分别为m(2), m(1), m(4), m(3)。在第3印录步骤（形成p[2,1]）时，O_M对准芯片D[3]的原点O₃。只要x方向上的步进距离D_x是芯片D[3]和D[1]距离d_x的2倍，即D_x=2d_x，则芯片D[1]-D[4]的数码阵列p[2,1]分别为m(3), m(4), m(1), m(2)。在第4印录步骤（形成p[2,2]）时，O_M对准芯片D[4]的原点O₄。只要D_y=2d_y以及D_x=2d_x，则芯片D[1]-D[4]的数码阵列p[2,2]分别为m(4), m(3), m(2), m(1)。

总之，对于图15中芯片D[1]-D[4]，其数码阵列序列可以表达为：

S_D[1] = (p_D[1][1,1], p_D[1][1,2], p_D[1][2,1], p_D[1][2,2]) = (m(1), m(2), m(3), m(4));

S_D[2] = (p_D[2][1,1], p_D[2][1,2], p_D[2][2,1], p_D[2][2,2]) = (m(2), m(1), m(4), m(3));

S_D[3] = (p_D[3][1,1], p_D[3][1,2], p_D[3][2,1], p_D[3][2,2]) = (m(3), m(4), m(1), m(2));

S_D[4] = (p_D[4][1,1], p_D[4][1,2], p_D[4][2,1], p_D[4][2,2]) = (m(4), m(3), m(2), m(1));

其中{S_M[1]} = {S_M[2]} = {S_M[3]}，但是S_M[1] ≠ S_M[2] ≠ S_M[3]，

从这些表达式可以看出，3D-oP芯片D[1]-D[4] 均具有相同的数码阵列集合，但是可以具有不同数码阵列序列。

图17表示x2x2 3D-oP 18的电路框图。该图显示了输入地址解码器20I和输出缓冲区20O。它们和图13A-图13B中的输入地址解码器20I和输出缓冲区20O具有相同功能。三维堆16存储4个数码阵列p[1,1]-p[2,2]。可设置输入/输出电路24根据与数码阵列序列相关的信息，可以改变外部输入地址28，也可以改变内部输出26：对于芯片D[1]来说，没有任何改变；对于芯片D[2]来说，输出缓冲区20O中每个输出组（如21）的输出数码位顺序被交换；对于芯片D[3]来说，内部输入地址26和外部输入地址28的最高位正好相反；对于芯片D[4]来说，内部输入地址26和外部输入地址28的最高位正好相反，而且输出缓冲区20O中每个输出组（如21）的输出数码位顺序被交换。

偏置印录技术不仅可以用于单个芯片的数据录入膜中，也可以用于多个芯片的数据录入膜中。相应地，本发明提出一种基于3D-oP的三维存储封装（3D²-oP）。3D²-oP封装一般以存储卡的形式发行。类似地，多个芯片中多个存储层/数码位的掩膜图形被合并到一块多区域数据掩膜版中。在不同的印录步骤中，晶圆相对于该多区域数据掩膜版的偏置量不同。因此，来自同一数据掩膜版的数据图形被印录到3D²-oP封装中不同芯片的不同存储层/数码位中。

图18表示一种x3x3x1 3D²-oP封装38。这里，xKxMxn 3D²-oP封装表示一个含有K个相互堆叠xMxn 3D-oP芯片的存储封装。具体说来，本实施例含有三个3D-oP芯片C₁-C₃。它们垂直地堆叠在封装衬底30上并形成3D-oP堆36。引线32将芯片C₁-C₃与衬底30耦合。为了提高其数据安全性，最好在3D²-oP封装38中填充模塑料。

图19是该3D²-oP封装38的电路框图。其3D-oP堆36含有9个数码阵列，其中每个芯片C₁-C₃含有3个数码阵列p[1]-p[3] 。它还含有一个可设置输入/输出电路24，其功能与图17中的类似。可设置输入/输出电路24可以位于3D-oP芯片中和/或控制芯片中。

图20的左边图是3D²-oP封装38所采用的多区域数据掩膜版8。它含有9个数据掩膜区域，并分别代表数码阵列m(1)-m(9) 。该多区域数据掩膜版8的原点是O_M。图20的右边图是一3D-oP晶圆9中一曝光场区E内的所有芯片D[1]-D[9] 。其中，芯片D[1]-D[3]的原点分别为O₁-O₃。

图21列出在3D²-oP封装38的每个印录步骤后，每个芯片上每个数据录入膜中的数码阵列。该表的第3列列出了在每个印录步骤时，O_M所对准的芯片原点。本实施例的3个数据录入膜需要3次印录步骤。在第1印录步骤（形成p[1]）时，O_M对准芯片D[1]的原点O₁，芯片D[1]-D[9]的数码阵列p[1]分别为m(1)-m(9)。在第2印录步骤（形成p[2]）时，O_M对准芯片D[2]的原点O₂。只要D_y=3d_y1=3d_y2，则芯片D[1]-D[9]的数码阵列p[2]分别为m(3), m(1), m(2), m(6), m(4), m(5), m(9), m(7), m(8)。在第3印录步骤（形成p[3]）时，O_M对准芯片D[3]的原点O₃。只要D_y=3d_y1=3d_y2，则芯片D[1]-D[9]的数码阵列p[3]分别为m(2), m(3), m(1), m(5), m(6), m(4), m(8), m(9), m(7)。

图22列出一个3D²-oP批次中的三种3D²-oP封装M[1]-M[3]。这三种3D²-oP封装M[1]-M[3]分别由图20中的9个芯片构成：3D²-oP封装M[1]含有芯片D[1], D[4], D[7] ; 3D²-oP封装M[2]含有芯片D[2], D[5], D[8] ; 3D²-oP封装M[3]含有芯片D[3], D[6], D[9]。因为这些3D²-oP封装M[1]-M[3]由同一数据掩膜版8偏置印录形成，它们属于同一3D²-oP批次。

总之，对于图20中的3D²-oP封装M[1]-M[3]，其数码阵列序列可以表达为：

S_M[1] = (S_D[1], S_D[4], S_D[7]) = (m(1), m(3), m(2); m(4), m(6), m(5); m(7), m(9), m(8));

S_M[2] = (S_D[2], S_D[5], S_D[8]) = (m(2), m(1), m(3); m(5), m(4), m(6); m(8), m(7), m(9));

S_M[3] = (S_D[3], S_D[6], S_D[9]) = (m(3), m(1), m(1); m(6), m(5), m(4); m(9), m(8), m(7));

其中S_M[1] ≠ S_M[2] ≠ S_M[3] and {S_M[1]} = {S_M[2]} = {S_M[3]}，

从这些表达式可以看出，3D²-oP封装M[1]-M[3]均具有相同的数码阵列集合，但是它们可以具有不同数码阵列序列。

应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。例如说，偏置印录不仅可以应用于光刻法，也可以应用于压印法。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims

1.一种三维偏置印录存储器，其特征在于包括：

一半导体衬底；

多个堆叠在该衬底上并与之耦合的存储层，所述多个存储层相互堆叠，每个存储层含有至少一层数据录入膜，该数据录入膜中的图形代表一数码阵列；

一可设置输入/输出，该可设置输入/输出根据该存储器中数码阵列序列来设置该存储器的输入/输出。

2.根据权利要求1所述的存储器，其特征还在于包括：一存储手段，该存储手段存储与所述数码阵列序列相关的信息。

3.一种三维偏置印录存储器，其特征在于包括：

一半导体衬底；

在同一批次所述三维偏置印录存储器中，所有存储器均含有同样一组数码阵列集合；在至少两个存储器中，数码阵列序列不同。

4.根据权利要求3所述的存储器，其特征还在于包括：一可设置输入/输出电路，该可设置输入/输出电路根据该存储器中数码阵列序列设置该存储器的输入/输出。

5.根据权利要求3所述的存储器，其特征还在于：

所述批次中含有第一和第二存储器，该第一和第二存储器均含有第一和第二存储层，所述第二存储层位于所述第一存储层之上；其中，

所述第一存储器中的所述第一存储层存储第一数码阵列，所述第一存储器中的所述第二存储层存储第二数码阵列；

所述第二存储器中的所述第一存储层存储第二数据图形，所述第二存储器中的所述第二存储层存储第一数据图形。

6.根据权利要求3所述的存储器，其特征还在于：

所述批次中含有第一和第二存储器，所述第一和第二存储器均含有一存储层，该存储层含有第一和第二数据录入膜，所述第一数据录入膜位于所述第二数据录入膜之上；其中，

所述第一存储器中的所述第一数据录入膜存储第一数码阵列，所述第一存储器中的所述第二数据录入膜存储第二数码阵列；

所述第二存储器中的所述第一数据录入膜存储第二数码阵列，所述第二存储器中的所述第二数据录入膜存储第一数码阵列。

7.根据权利要求1和3所述的存储器是一个三维存储封装的一部分，该三维存储封装的特征还在于包括：多个相互堆叠的三维偏置印录存储器。

8.一种制造三维偏置印录存储器的方法，其特征在于包括如下步骤：

1）在一半导体衬底上形成一衬底电路；

2）在该衬底电路上方形成一存储层，该存储层含有至少第一数据录入膜，在该第一数据录入膜中形成数据图形时，该衬底与一数据图形承载装置的第一位置对准；

3）在第一数据录入膜上方形成第二数据录入膜，在该第二数据录入膜中形成数据图形时，该衬底与所述数据图形承载装置的第二位置对准。

9.根据权利要求8所述的存储器制造方法，其特征还在于：该存储器所需数据图形承载装置的数目小于该存储器中数据录入膜的数目。

10.根据权利要求8所述的存储器制造方法，其特征还在于：所述数据图形由光刻法（photo-lithography）或压印法（imprint-lithography）形成。