CN103441481A - 矿井低压电网自适应选择性漏电保护系统及方法 - Google Patents

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Abstract

本发明公开了一种矿井低压电网自适应选择性漏电保护系统及方法，其系统包括微控制器模块、双以太网通信电路模块、A/D转换电路模块、漏电试验电路模块、按键操作电路模块、消噪及滤波电路模块、电网电压及零序电压传变电路模块、多个支路零序电流传变电路模块、液晶显示电路模块和漏电跳闸输出电路模块。其方法包括步骤：一、信号获取，二、信号采集、存储及分析处理，三、判断是否存在人工漏电试验，四、人工漏电试验故障判断及判断结果输出，五、绝缘参数测量及存储，六、电网漏电判断，七、电网漏电判断结果输出及漏电保护。本发明设计新颖合理，对矿井供电系统不同网络结构的自适应性强，漏电检测速度快，动作可靠准确，推广应用价值高。

Description

矿井低压电网自适应选择性漏电保护系统及方法
技术领域
本发明涉及矿井供电安全技术领域，尤其是涉及一种矿井低压电网自适应选择性漏电保护系统及方法。
背景技术
煤矿井下空间狭小、散热不利、空气潮湿、且存在易燃易爆的瓦斯和煤尘，在这种特殊的生产环境下，对可能产生电火花的漏电必须采取严格的保护措施。一般矿井电网的漏电保护必须快速判断，准确选择漏电支路，可靠动作于跳闸。现有的选择性漏电保护装置中，选漏（漏电支路的判断选择）的启动判据（漏电故障是否发生的判断）通过检测零序电压U0来实现，即零序电压大于人为设定的零序电压门槛值时判为漏电发生。MT189-88《矿用隔爆型检漏继电器》中的漏电定值指标不是零序电压，而是漏电电阻Rg。在具有消弧补偿的电网中，零序电压U0为
Figure BDA0000382221190000011
零序电压U0不仅与漏电电阻Rg有关，还与绝缘参数中的对地电容C、补偿电感L、系统电压UA有关。绝缘参数随不同的电网结构、系统运行方式的改变而变化。受绝缘参数的变化和系统电压随波动等因素的影响，用零序电压反映系统的漏电电阻，误差较大。可能在未发生故障时，装置误动，也可能在故障已发生而装置据动，影响了保护的可靠性。选择性要求漏电保护装置，在某一支路漏电时，准确的将故障支路切除（动作于跳闸），保证非故障支路的正常运行。目前用于煤矿电网的唯一具有选择性功能的是功率方向型漏电保护装置，它在无电容电流补偿作用的中性点不接地系统中，具有准确的选择性；井下电源进线处普遍装有直流检测型的总检漏继电器。该检漏继电器中都含有零序电抗器，手动调节的零序电抗器会因电网运行方式的变化或因故切除部分供电线路而出现全补偿，过补偿状态，从而使装置功率方向型的保护进入死区，失去选择性漏电保护功能。而且，现有直流检测型的总检漏继电器，只能检测出电网的对地绝缘电阻，而不能检测出对地电容，只能检测出电网的对地绝缘电阻，而不能给出具体每一个支路的绝缘情况，不能方便地进行判漏和选漏。
综上所述，当前迫切需要解决的一个技术问题是提供一种能够自适应不同的网络结构参数和运行方式的矿井电网选择性漏电保护装置。
发明内容
本发明所要解决的技术问题在于针对上述现有技术中的不足，提供了一种结构简单、设计合理、接线方便、漏电检测速度快、抗干扰性好，能够检测电网绝缘参数的矿井低压电网自适应选择性漏电保护系统。
为解决上述技术问题，本发明采用的技术方案是：一种矿井低压电网自适应选择性漏电保护系统，其特征在于：包括微控制器模块以及与微控制器模块相接的数据存储器模块和双以太网通信电路模块，所述微控制器模块的输入端接有A/D转换电路模块、漏电试验电路模块、时钟电路模块和按键操作电路模块，所述A/D转换电路模块的输入端接有消噪及滤波电路模块，所述消噪及滤波电路模块的输入端接有电网电压及零序电压传变电路模块和多个支路零序电流传变电路模块，所述微控制器模块的输出端接有液晶显示电路模块和漏电跳闸输出电路模块。
上述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述电网电压及零序电压传变电路模块包括三相五柱式电压互感器PT1、电压互感器TV9和TV10，瞬态抑制二极管TVS9和TVS10，多孔磁珠CR9和CR10，电阻R9和R10，以及非极性电容C9和C10；所述三相五柱式电压互感器PT1的辅助二次绕组的一端与所述电压互感器TV9的一次绕组的一端相接，所述三相五柱式电压互感器PT1的辅助二次绕组的另一端与所述电压互感器TV9的一次绕组的另一端相接，所述电压互感器TV9的二次绕组的一端与瞬态抑制二极管TVS9的引脚1和多孔磁珠CR9的引脚1相接，所述电压互感器TV9的二次绕组的另一端与瞬态抑制二极管TVS9的引脚2和多孔磁珠CR9的引脚4相接，所述多孔磁珠CR9的引脚2与电阻R9的一端相接，所述电阻R9的另一端与非极性电容C9的一端相接且为所述电网电压及零序电压传变电路模块的零序电压输出端AIN10，所述多孔磁珠CR9的引脚3和非极性电容C9的另一端均接地；所述三相五柱式电压互感器PT1的主二次绕组的一端与所述电压互感器TV10的一次绕组的一端相接，所述三相五柱式电压互感器PT1的主二次绕组的另一端与所述电压互感器TV10的一次绕组的另一端相接，所述电压互感器TV10的二次绕组的一端与瞬态抑制二极管TVS10的引脚1和多孔磁珠CR10的引脚1相接，所述电压互感器TV10的二次绕组的另一端与瞬态抑制二极管TVS10的引脚2和多孔磁珠CR10的引脚4相接，所述多孔磁珠CR10的引脚2与电阻R10的一端相接，所述电阻R10的另一端与非极性电容C10的一端相接且为所述电网电压及零序电压传变电路模块的电网电压输出端AIN09，所述多孔磁珠CR10的引脚3和非极性电容C10的另一端均接地；所述支路零序电流传变电路的数量为8个且分别为第一支路零序电流传变电路、第二支路零序电流传变电路、第三支路零序电流传变电路、第四支路零序电流传变电路、第五支路零序电流传变电路、第六支路零序电流传变电路、第七支路零序电流传变电路和第八支路零序电流传变电路，所述第一支路零序电流传变电路包括第一零序电流互感器CT1，电压互感器TV1，瞬态抑制二极管TVS1，多孔磁珠CR1，电阻R1和R13以及非极性电容C1；所述第一零序电流互感器CT1的一个输出端与电阻R13的一端和电压互感器TV1的一次绕组的一端相接，所述第一零序电流互感器CT1的另一个输出端与电阻R13的另一端和电压互感器TV1的一次绕组的另一端相接，所述电压互感器TV1的二次绕组的一端与瞬态抑制二极管TVS1的引脚1和多孔磁珠CR1的引脚1相接，所述电压互感器TV1的二次绕组的另一端与瞬态抑制二极管TVS1的引脚2和多孔磁珠CR1的引脚4相接，所述多孔磁珠CR1的引脚2与电阻R1的一端相接，所述电阻R1的另一端与非极性电容C1的一端相接且为所述第一支路零序电流传变电路的零序电流输出端AIN01，所述多孔磁珠CR1的引脚3和非极性电容C1的另一端均接地；所述第二支路零序电流传变电路包括第二零序电流互感器CT2，电压互感器TV2，瞬态抑制二极管TVS2，多孔磁珠CR2，电阻R2和R14以及非极性电容C2；所述第二零序电流互感器CT2的一个输出端与电阻R14的一端和电压互感器TV2的一次绕组的一端相接，所述第二零序电流互感器CT2的另一个输出端与电阻R14的另一端和电压互感器TV2的一次绕组的另一端相接，所述电压互感器TV2的二次绕组的一端与瞬态抑制二极管TVS2的引脚1和多孔磁珠CR2的引脚1相接，所述电压互感器TV2的二次绕组的另一端与瞬态抑制二极管TVS2的引脚2和多孔磁珠CR2的引脚4相接，所述多孔磁珠CR2的引脚2与电阻R2的一端相接，所述电阻R2的另一端与非极性电容C2的一端相接且为所述第二支路零序电流传变电路的零序电流输出端AIN02，所述多孔磁珠CR2的引脚3和非极性电容C2的另一端均接地；所述第三支路零序电流传变电路包括第三零序电流互感器CT3，电压互感器TV3，瞬态抑制二极管TVS3，多孔磁珠CR3，电阻R3和R15以及非极性电容C3；所述第三零序电流互感器CT3的一个输出端与电阻R15的一端和电压互感器TV3的一次绕组的一端相接，所述第三零序电流互感器CT3的另一个输出端与电阻R15的另一端和电压互感器TV3的一次绕组的另一端相接，所述电压互感器TV3的二次绕组的一端与瞬态抑制二极管TVS3的引脚1和多孔磁珠CR3的引脚1相接，所述电压互感器TV3的二次绕组的另一端与瞬态抑制二极管TVS3的引脚2和多孔磁珠CR3的引脚4相接，所述多孔磁珠CR3的引脚2与电阻R3的一端相接，所述电阻R3的另一端与非极性电容C3的一端相接且为所述第三支路零序电流传变电路的零序电流输出端AIN03，所述多孔磁珠CR3的引脚3和非极性电容C3的另一端均接地；所述第四支路零序电流传变电路包括第四零序电流互感器CT4，电压互感器TV4，瞬态抑制二极管TVS4，多孔磁珠CR4，电阻R4和R16以及非极性电容C4；所述第四零序电流互感器CT4的一个输出端与电阻R16的一端和电压互感器TV4的一次绕组的一端相接，所述第四零序电流互感器CT4的另一个输出端与电阻R16的另一端和电压互感器TV4的一次绕组的另一端相接，所述电压互感器TV4的二次绕组的一端与瞬态抑制二极管TVS4的引脚1和多孔磁珠CR4的引脚1相接，所述电压互感器TV4的二次绕组的另一端与瞬态抑制二极管TVS4的引脚2和多孔磁珠CR4的引脚4相接，所述多孔磁珠CR4的引脚2与电阻R4的一端相接，所述电阻R4的另一端与非极性电容C4的一端相接且为所述第四支路零序电流传变电路的零序电流输出端AIN04，所述多孔磁珠CR4的引脚3和非极性电容C4的另一端均接地；所述第五支路零序电流传变电路包括第五零序电流互感器CT5，电压互感器TV5，瞬态抑制二极管TVS5，多孔磁珠CR5，电阻R5和R17以及非极性电容C5；所述第五零序电流互感器CT5的一个输出端与电阻R17的一端和电压互感器TV5的一次绕组的一端相接，所述第五零序电流互感器CT5的另一个输出端与电阻R17的另一端和电压互感器TV5的一次绕组的另一端相接，所述电压互感器TV5的二次绕组的一端与瞬态抑制二极管TVS5的引脚1和多孔磁珠CR5的引脚1相接，所述电压互感器TV5的二次绕组的另一端与瞬态抑制二极管TVS5的引脚2和多孔磁珠CR5的引脚4相接，所述多孔磁珠CR5的引脚2与电阻R5的一端相接，所述电阻R5的另一端与非极性电容C5的一端相接且为所述第五支路零序电流传变电路的零序电流输出端AIN05，所述多孔磁珠CR5的引脚3和非极性电容C5的另一端均接地；所述第六支路零序电流传变电路包括第六零序电流互感器CT6，电压互感器TV6，瞬态抑制二极管TVS6，多孔磁珠CR6，电阻R6和R18以及非极性电容C6；所述第六零序电流互感器CT6的一个输出端与电阻R18的一端和电压互感器TV6的一次绕组的一端相接，所述第六零序电流互感器CT6的另一个输出端与电阻R18的另一端和电压互感器TV6的一次绕组的另一端相接，所述电压互感器TV6的二次绕组的一端与瞬态抑制二极管TVS6的引脚1和多孔磁珠CR6的引脚1相接，所述电压互感器TV6的二次绕组的另一端与瞬态抑制二极管TVS6的引脚2和多孔磁珠CR7的引脚4相接，所述多孔磁珠CR6的引脚2与电阻R6的一端相接，所述电阻R6的另一端与非极性电容C6的一端相接且为所述第六支路零序电流传变电路的零序电流输出端AIN06，所述多孔磁珠CR6的引脚3和非极性电容C6的另一端均接地；所述第七支路零序电流传变电路包括第七零序电流互感器CT7，电压互感器TV7，瞬态抑制二极管TVS7，多孔磁珠CR7，电阻R7和R19以及非极性电容C7；所述第七零序电流互感器CT7的一个输出端与电阻R19的一端和电压互感器TV7的一次绕组的一端相接，所述第七零序电流互感器CT7的另一个输出端与电阻R19的另一端和电压互感器TV7的一次绕组的另一端相接，所述电压互感器TV7的二次绕组的一端与瞬态抑制二极管TVS7的引脚1和多孔磁珠CR7的引脚1相接，所述电压互感器TV7的二次绕组的另一端与瞬态抑制二极管TVS7的引脚2和多孔磁珠CR7的引脚4相接，所述多孔磁珠CR7的引脚2与电阻R7的一端相接，所述电阻R7的另一端与非极性电容C7的一端相接且为所述第七支路零序电流传变电路的零序电流输出端AIN07，所述多孔磁珠CR7的引脚3和非极性电容C7的另一端均接地；所述第八支路零序电流传变电路包括第八零序电流互感器CT8，电压互感器TV8，瞬态抑制二极管TVS8，多孔磁珠CR8，电阻R8和R20以及非极性电容C8；所述第八零序电流互感器CT8的一个输出端与电阻R20的一端和电压互感器TV8的一次绕组的一端相接，所述第八零序电流互感器CT8的另一个输出端与电阻R20的另一端和电压互感器TV8的一次绕组的另一端相接，所述电压互感器TV8的二次绕组的一端与瞬态抑制二极管TVS8的引脚1和多孔磁珠CR8的引脚1相接，所述电压互感器TV8的二次绕组的另一端与瞬态抑制二极管TVS8的引脚2和多孔磁珠CR8的引脚4相接，所述多孔磁珠CR8的引脚2与电阻R8的一端相接，所述电阻R8的另一端与非极性电容C8的一端相接且为所述第八支路零序电流传变电路的零序电流输出端AIN08，所述多孔磁珠CR8的引脚3和非极性电容C8的另一端均接地。
上述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述微控制器模块主要由DSP芯片TMS320F2182构成。
上述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述消噪及滤波电路模块包括分别用于对第一支路零序电流传变电路、第二支路零序电流传变电路、第三支路零序电流传变电路、第四支路零序电流传变电路、第五支路零序电流传变电路、第六支路零序电流传变电路、第七支路零序电流传变电路和第八支路零序电流传变电路输出的零序电流信号进行消噪滤波处理的第一消噪及滤波电路、第二消噪及滤波电路、第三消噪及滤波电路、第四消噪及滤波电路、第五消噪及滤波电路、第六消噪及滤波电路、第七消噪及滤波电路和第八消噪及滤波电路，以及分别用于对电网电压及零序电压传变电路模块输出的电网电压信号和零序电压信号进行消噪滤波处理的第九消噪及滤波电路和第十消噪及滤波电路；所述第一消噪及滤波电路由电阻R16和R17，以及磁珠CR25和非极性电容C27组成；所述磁珠CR25的一端与所述第一支路零序电流传变电路的零序电流输出端AIN01相接，所述磁珠CR25的另一端与电阻R16的一端和电阻R17的一端相接，所述电阻R17的另一端与非极性电容C27的一端相接且为所述第一消噪及滤波电路的输出端AIN01AD，所述电阻R16的另一端和非极性电容C27的另一端均接地；所述第二消噪及滤波电路由电阻R14和R15，以及磁珠CR24和非极性电容C26组成；所述磁珠CR24的一端与所述第二支路零序电流传变电路的零序电流输出端AIN02相接，所述磁珠CR24的另一端与电阻R14的一端和电阻R15的一端相接，所述电阻R15的另一端与非极性电容C26的一端相接且为所述第二消噪及滤波电路的输出端AIN02AD，所述电阻R14的另一端和非极性电容C26的另一端均接地；所述第三消噪及滤波电路由电阻R12和R13，以及磁珠CR23和非极性电容C25组成；所述磁珠CR23的一端与所述第三支路零序电流传变电路的零序电流输出端AIN03相接，所述磁珠CR23的另一端与电阻R12的一端和电阻R13的一端相接，所述电阻R13的另一端与非极性电容C25的一端相接且为所述第三消噪及滤波电路的输出端AIN03AD，所述电阻R12的另一端和非极性电容C25的另一端均接地；所述第四消噪及滤波电路由电阻R10和R11，以及磁珠CR22和非极性电容C24组成；所述磁珠CR22的一端与所述第四支路零序电流传变电路的零序电流输出端AIN04相接，所述磁珠CR22的另一端与电阻R10的一端和电阻R11的一端相接，所述电阻R11的另一端与非极性电容C24的一端相接且为所述第四消噪及滤波电路的输出端AIN04AD，所述电阻R10的另一端和非极性电容C24的另一端均接地；所述第五消噪及滤波电路由电阻R8和R9，以及磁珠CR21和非极性电容C23组成；所述磁珠CR21的一端与所述第五支路零序电流传变电路的零序电流输出端AIN05相接，所述磁珠CR21的另一端与电阻R8的一端和电阻R9的一端相接，所述电阻R9的另一端与非极性电容C23的一端相接且为所述第五消噪及滤波电路的输出端AIN05AD，所述电阻R8的另一端和非极性电容C23的另一端均接地；所述第六消噪及滤波电路由电阻R6和R7，以及磁珠CR20和非极性电容C22组成；所述磁珠CR20的一端与所述第六支路零序电流传变电路的零序电流输出端AIN06相接，所述磁珠CR20的另一端与电阻R6的一端和电阻R7的一端相接，所述电阻R7的另一端与非极性电容C22的一端相接且为所述第六消噪及滤波电路的输出端AIN06AD，所述电阻R6的另一端和非极性电容C22的另一端均接地；所述第七消噪及滤波电路由电阻R4和R5，以及磁珠CR19和非极性电容C21组成；所述磁珠CR19的一端与所述第七支路零序电流传变电路的零序电流输出端AIN07相接，所述磁珠CR19的另一端与电阻R4的一端和电阻R5的一端相接，所述电阻R5的另一端与非极性电容C21的一端相接且为所述第七消噪及滤波电路的输出端AIN07AD，所述电阻R4的另一端和非极性电容C21的另一端均接地；所述第八消噪及滤波电路由电阻R2和R3，以及磁珠CR18和非极性电容C20组成；所述磁珠CR18的一端与所述第八支路零序电流传变电路的零序电流输出端AIN08相接，所述磁珠CR18的另一端与电阻R2的一端和电阻R3的一端相接，所述电阻R3的另一端与非极性电容C20的一端相接且为所述第八消噪及滤波电路的输出端AIN08AD，所述电阻R2的另一端和非极性电容C20的另一端均接地；所述第九消噪及滤波电路由电阻R49和R50，以及磁珠CR37和非极性电容C58组成；所述磁珠CR37的一端与所述电网电压及零序电压传变电路模块的电网电压输出端AIN09相接，所述磁珠CR37的另一端与电阻R49的一端和电阻R50的一端相接，所述电阻R50的另一端与非极性电容C58的一端相接且为所述第九消噪及滤波电路的输出端AIN09AD，所述电阻R49的另一端和非极性电容C58的另一端均接地；所述第十消噪及滤波电路由电阻R47和R48，以及磁珠CR36和非极性电容C57组成；所述磁珠CR36的一端与所述电网电压及零序电压传变电路模块的零序电压输出端AIN10相接，所述磁珠CR36的另一端与电阻R47的一端和电阻R48的一端相接，所述电阻R48的另一端与非极性电容C57的一端相接且为所述第十消噪及滤波电路的输出端AIN10AD，所述电阻R47的另一端和非极性电容C57的另一端均接地；所述A/D转换电路模块包括A/D转换器TLC3578，A/D转换器TLC3574，芯片REF198，第一芯片74LV245，电阻R196、R197、R198、R199、R190、R200、R201和R202，非极性电容C73、C75、C78、C79和C85，以及极性电容C12、C13、C74、C76和C86；所述A/D转换器TLC3578的引脚1和A/D转换器TLC3574的引脚1均与所述DSP芯片TMS320F2182的引脚34相接且通过电阻R196与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚2、引脚7和引脚24以及A/D转换器TLC3574的引脚2、引脚7和引脚24均与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚3和A/D转换器TLC3574的引脚3均与所述DSP芯片TMS320F2182的引脚40相接且通过电阻R197与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚4与所述DSP芯片TMS320F2182的引脚79相接且通过电阻R200与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3574的引脚4与所述DSP芯片TMS320F2182的引脚83相接且通过电阻R199与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚5和A/D转换器TLC3574的引脚5均与所述DSP芯片TMS320F2182的引脚41相接且通过电阻R198与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚6和A/D转换器TLC3574的引脚6均接地，所述A/D转换器TLC3578的引脚8与所述第一芯片74LV245的引脚9相接且通过电阻R201与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3574的引脚8与所述第一芯片74LV245的引脚8相接且通过电阻R202与+3.3V电源的输出端VDD33相接，所述第一芯片74LV245的引脚1、引脚10和引脚19均接地，所述第一芯片74LV245的引脚20与+3.3V电源的输出端VDD33相接，所述第一芯片74LV245的引脚18～15依次对应与所述DSP芯片TMS320F2182的引脚92～95相接，所述第一芯片74LV245的引脚14与所述DSP芯片TMS320F2182的引脚98相接，所述第一芯片74LV245的引脚13与所述DSP芯片TMS320F2182的引脚101相接，所述第一芯片74LV245的引脚12与所述DSP芯片TMS320F2182的引脚102相接，所述第一芯片74LV245的引脚11与所述DSP芯片TMS320F2182的引脚104相接；所述A/D转换器TLC3578的引脚9～16依次对应与所述第一消噪及滤波电路的输出端AIN01AD、第二消噪及滤波电路的输出端AIN02AD、第三消噪及滤波电路的输出端AIN03AD、第四消噪及滤波电路的输出端AIN04AD、第五消噪及滤波电路的输出端AIN05AD、第六消噪及滤波电路的输出端AIN06AD、第七消噪及滤波电路的输出端AIN07AD和第八消噪及滤波电路的输出端AIN08AD相接，所述A/D转换器TLC3574的引脚9和引脚10依次对应与所述第九消噪及滤波电路的输出端AIN09AD和第十消噪及滤波电路的输出端AIN10AD相接，所述A/D转换器TLC3578的引脚17和引脚23以及A/D转换器TLC3574的引脚13和引脚19均与+5V电源的输出端AVCC相接，所述A/D转换器TLC3578的引脚18、引脚20和引脚22以及A/D转换器TLC3574的引脚14、引脚16和引脚18均接地，所述A/D转换器TLC3578的引脚19和A/D转换器TLC3574的引脚15均与极性电容C74的正极、极性电容C76的正极、非极性电容C78的一端、非极性电容C79的一端、非极性电容C85的一端、极性电容C86的正极、极性电容C12的正极和芯片REF198的引脚6相接，所述极性电容C74的负极、极性电容C76的负极、非极性电容C78的另一端、非极性电容C79的另一端、非极性电容C85的另一端、极性电容C86的负极、极性电容C12的负极和芯片REF198的引脚4均接地，所述芯片REF198的的引脚2和极性电容C13的正极均与+15V电源的输出端+15V相接，所述极性电容C13的负极接地，所述A/D转换器TLC3578的引脚21通过非极性电容C75接地，所述A/D转换器TLC3574的引脚17通过非极性电容C73接地。
上述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述双以太网通信电路模块由第一以太网通信电路模块和第二以太网通信电路模块组成，所述第一以太网通信电路模块包括第一芯片W3100A，第一芯片RTL8201BL，RJ45接口N1，晶振X2，极性电容C68和C71，磁珠CR38，非极性电容C48、C65、C66、C67、C69和C72，以及电阻R32、R33、R34、R35和R93；所述第一芯片W3100A的引脚1与所述DSP芯片TMS320F2182的引脚25相接，所述第一芯片W3100A的引脚2、引脚12、引脚22、引脚38、引脚39、引脚47和引脚58均与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚3、引脚13、引脚23、引脚45、引脚54、引脚56和引脚57均接地，所述第一芯片W3100A的引脚4与第一芯片RTL8201BL的引脚47相接，所述第一芯片W3100A的引脚21～14依次对应与所述DSP芯片TMS320F2182的引脚18、引脚43、引脚80、引脚85、引脚103、引脚108、引脚111、引脚118相接，所述第一芯片W3100A的引脚11～5依次对应与所述DSP芯片TMS320F2182的引脚121、引脚125、引脚130、引脚132、引脚138、引脚141和引脚144相接，所述第一芯片W3100A的引脚32～24依次对应与所述DSP芯片TMS320F2182的引脚21、引脚24、引脚27、引脚30、引脚33、引脚36、引脚39和引脚54相接，所述第一芯片W3100A的引脚33、引脚37、引脚59和引脚60均接地，所述第一芯片W3100A的引脚34和第一芯片RTL8201BL的引脚10均通过电阻R29与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚35通过电阻R67与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚36与第一芯片RTL8201BL的引脚9和RJ45接口N1的引脚11相接且通过电阻R31与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚40与第一芯片RTL8201BL的引脚21相接，所述第一芯片W3100A的引脚41与第一芯片RTL8201BL的引脚20相接，所述第一芯片W3100A的引脚42与第一芯片RTL8201BL的引脚19相接，所述第一芯片W3100A的引脚43与第一芯片RTL8201BL的引脚18相接，所述第一芯片W3100A的引脚44与第一芯片RTL8201BL的引脚22相接，所述第一芯片W3100A的引脚46与第一芯片RTL8201BL的引脚16相接，所述第一芯片W3100A的引脚48与第一芯片RTL8201BL的引脚1相接，所述第一芯片W3100A的引脚49与第一芯片RTL8201BL的引脚6相接，所述第一芯片W3100A的引脚50与第一芯片RTL8201BL的引脚5相接，所述第一芯片W3100A的引脚51与第一芯片RTL8201BL的引脚4相接，所述第一芯片W3100A的引脚52与第一芯片RTL8201BL的引脚3相接，所述第一芯片W3100A的引脚53与第一芯片RTL8201BL的引脚2相接，所述第一芯片W3100A的引脚55与第一芯片RTL8201BL的引脚7相接，所述第一芯片W3100A的引脚61与所述DSP芯片TMS320F2182的引脚149相接，所述第一芯片W3100A的引脚62与所述DSP芯片TMS320F2182的引脚84相接，所述第一芯片W3100A的引脚63与所述DSP芯片TMS320F2182的引脚42相接；所述第一芯片RTL8201BL的引脚8与磁珠CR38的一端相接且通过非极性电容C49接地，所述磁珠CR38的另一端与第一芯片RTL8201BL的引脚32、非极性电容C67的一端和极性电容C68的正极相接，所述第一芯片RTL8201BL的引脚11、引脚17、引脚24、引脚29和引脚35均接地，所述第一芯片RTL8201BL的引脚12通过电阻R28接地，所述第一芯片RTL8201BL的引脚13与RJ45接口N1的引脚9相接且通过电阻R27接地，所述第一芯片RTL8201BL的引脚14和引脚48以及非极性电容C48的一端、非极性电容C72的一端和磁珠CR39的一端均与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚15通过电阻R25接地，所述第一芯片RTL8201BL的引脚45以及非极性电容C48的另一端和非极性电容C72的另一端均接地，所述第一芯片RTL8201BL的引脚25通过电阻R91接地，所述第一芯片RTL8201BL的引脚26通过电阻R92与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚28与电阻R93的一端相接，所述电阻R93的另一端、非极性电容C67的另一端和极性电容C68的负极均接地，所述第一芯片RTL8201BL的引脚30与RJ45接口N1的引脚8和电阻R35的一端相接，所述第一芯片RTL8201BL的引脚31与RJ45接口N1的引脚7和电阻R34的一端相接，所述电阻R35的另一端和电阻R34的另一端均通过电容C51接地，所述第一芯片RTL8201BL的引脚33与RJ45接口N1的引脚2和电阻R33的一端相接，所述第一芯片RTL8201BL的引脚34与RJ45接口N1的引脚1和电阻R32的一端相接，所述电阻R33的另一端和电阻R32的另一端均通过电容C50接地，所述RJ45接口N1的引脚6通过电容C5接地，所述RJ45接口N1的引脚10通过电阻R26接地，所述RJ45接口N1的引脚12通过电阻R30与+3.3V电源的输出端VDD33相接，所述RJ45接口N1的引脚13和14均接地，所述第一芯片RTL8201BL的引脚36与非极性电容C69的一端、极性电容C71的正极和磁珠CR39的另一端相接，所述非极性电容C69的另一端和极性电容C71的负极均接地，所述第一芯片RTL8201BL的引脚37通过电阻R100与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚38通过电阻R88与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚39通过电阻R101与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚40通过电阻R89接地，所述第一芯片RTL8201BL的引脚41通过电阻R86与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚43通过电阻R90接地，所述第一芯片RTL8201BL的引脚44通过电阻R87与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚46与晶振X2的一端和非极性电容C65的一端相接，所述第一芯片RTL8201BL的引脚47与晶振X2的另一端和非极性电容C66的一端相接，所述非极性电容C65的另一端和非极性电容C66的另一端均接地；所述第二以太网通信电路模块包括第二芯片W3100A，第二芯片RTL8201BL，RJ45接口N’1，晶振X3，极性电容C’68和C’71，磁珠CR’38，非极性电容C’49、C’65、C’66、C’67、C’69和C’72，以及电阻R’32、R’33、R’34、R’35和R’93；所述第二芯片W3100A的引脚1与所述DSP芯片TMS320F2182的引脚25相接，所述第二芯片W3100A的引脚2、引脚12、引脚22、引脚38、引脚39、引脚47和引脚58均与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚3、引脚13、引脚23、引脚45、引脚54、引脚56和引脚57均接地，所述第二芯片W3100A的引脚4与第二芯片RTL8201BL的引脚47相接，所述第一芯片W3100A的引脚21～14依次对应与所述DSP芯片TMS320F2182的引脚18、引脚43、引脚80、引脚85、引脚103、引脚108、引脚111、引脚118相接，所述第一芯片W3100A的引脚11～5依次对应与所述DSP芯片TMS320F2182的引脚121、引脚125、引脚130、引脚132、引脚138、引脚141和引脚144相接，所述第一芯片W3100A的引脚32～24依次对应与所述DSP芯片TMS320F2182的引脚21、引脚24、引脚27、引脚30、引脚33、引脚36、引脚39和引脚54相接，所述第二芯片W3100A的引脚33、引脚37、引脚59和引脚60均接地，所述第二芯片W3100A的引脚34和第二芯片RTL8201BL的引脚10均通过电阻R’29与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚35通过电阻R’67与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚36与第二芯片RTL8201BL的引脚9和RJ45接口N’1的引脚11相接且通过电阻R’31与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚40与第二芯片RTL8201BL的引脚21相接，所述第二芯片W3100A的引脚41与第二芯片RTL8201BL的引脚20相接，所述第二芯片W3100A的引脚42与第二芯片RTL8201BL的引脚19相接，所述第二芯片W3100A的引脚43与第二芯片RTL8201BL的引脚18相接，所述第二芯片W3100A的引脚44与第二芯片RTL8201BL的引脚22相接，所述第二芯片W3100A的引脚46与第二芯片RTL8201BL的引脚16相接，所述第二芯片W3100A的引脚48与第二芯片RTL8201BL的引脚1相接，所述第二芯片W3100A的引脚49与第二芯片RTL8201BL的引脚6相接，所述第二芯片W3100A的引脚50与第二芯片RTL8201BL的引脚5相接，所述第二芯片W3100A的引脚51与第二芯片RTL8201BL的引脚4相接，所述第二芯片W3100A的引脚52与第二芯片RTL8201BL的引脚3相接，所述第二芯片W3100A的引脚53与第二芯片RTL8201BL的引脚2相接，所述第二芯片W3100A的引脚55与第二芯片RTL8201BL的引脚7相接，所述第二芯片W3100A的引脚61与所述DSP芯片TMS320F2182的引脚151相接，所述第二芯片W3100A的引脚62与所述DSP芯片TMS320F2182的引脚84相接，所述第二芯片W3100A的引脚63与所述DSP芯片TMS320F2182的引脚42相接；所述第二芯片RTL8201BL的引脚8与磁珠CR’38的一端相接且通过非极性电容C’49接地，所述磁珠CR’38的另一端与第二芯片RTL8201BL的引脚32、非极性电容C’67的一端和极性电容C’68的正极相接，所述第二芯片RTL8201BL的引脚11、引脚17、引脚24、引脚29和引脚35均接地，所述第二芯片RTL8201BL的引脚12通过电阻R’28接地，所述第二芯片RTL8201BL的引脚13与RJ45接口N’1的引脚9相接且通过电阻R’27接地，所述第二芯片RTL8201BL的引脚14和引脚48以及非极性电容C’48的一端、非极性电容C’72的一端和磁珠CR’39的一端均与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚15通过电阻R’25接地，所述第二芯片RTL8201BL的引脚45以及非极性电容C’49的另一端和非极性电容C’72的另一端均接地，所述第二芯片RTL8201BL的引脚25通过电阻R’91接地，所述第二芯片RTL8201BL的引脚26通过电阻R’92与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚28与电阻R’93的一端相接，所述电阻R’93的另一端、非极性电容C’67的另一端和极性电容C’68的负极均接地，所述第二芯片RTL8201BL的引脚30与RJ45接口N’1的引脚8和电阻R’35的一端相接，所述第二芯片RTL8201BL的引脚31与RJ45接口N1的引脚7和电阻R’34的一端相接，所述电阻R’35的另一端和电阻R’34的另一端均通过电容C’51接地，所述第二芯片RTL8201BL的引脚33与RJ45接口N’1的引脚2和电阻R’33的一端相接，所述第二芯片RTL8201BL的引脚34与RJ45接口N’1的引脚1和电阻R’32的一端相接，所述电阻R’33的另一端和电阻R’32的另一端均通过电容C’50接地，所述RJ45接口N’1的引脚6通过电容C’5接地，所述RJ45接口N’1的引脚10通过电阻R’26接地，所述RJ45接口N’1的引脚12通过电阻R’30与+3.3V电源的输出端VDD33相接，所述RJ45接口N’1的引脚13和14均接地，所述第二芯片RTL8201BL的引脚36与非极性电容C’69的一端、极性电容C’71的正极和磁珠CR’39的另一端相接，所述非极性电容C’69的另一端和极性电容C’71的负极均接地，所述第二芯片RTL8201BL的引脚37通过电阻R’100与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚38通过电阻R’88与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚39通过电阻R’101与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚40通过电阻R’89接地，所述第二芯片RTL8201BL的引脚41通过电阻R’86与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚43通过电阻R’90接地，所述第二芯片RTL8201BL的引脚44通过电阻R’87与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚46与晶振X3的一端和非极性电容C’65的一端相接，所述第二芯片RTL8201BL的引脚47与晶振X3的另一端和非极性电容C’66的一端相接，所述非极性电容C’65的另一端和非极性电容C’66的另一端均接地。
上述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述漏电试验电路模块包括第一支路漏电试验操作电路、第二支路漏电试验操作电路、第三支路漏电试验操作电路、第四支路漏电试验操作电路、第五支路漏电试验操作电路、第六支路漏电试验操作电路、第七支路漏电试验操作电路和第八支路漏电试验操作电路，以及第一支路漏电试验输入电路、第二支路漏电试验输入电路、第三支路漏电试验输入电路、第四支路漏电试验输入电路、第五支路漏电试验输入电路、第六支路漏电试验输入电路、第七支路漏电试验输入电路、第八支路漏电试验输入电路和漏电试验输入驱动电路，所述第一支路漏电试验操作电路包括双常开触点按钮SB1和接地电阻Rg1，所述双常开触点按钮SB1中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg1接地，所述双常开触点按钮SB1中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI01；所述第二支路漏电试验操作电路包括双常开触点按钮SB2和接地电阻Rg2，所述双常开触点按钮SB2中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg2接地，所述双常开触点按钮SB2中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI02；所述第三支路漏电试验操作电路包括双常开触点按钮SB3和接地电阻Rg3，所述双常开触点按钮SB3中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg3接地，所述双常开触点按钮SB3中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI03；所述第四支路漏电试验操作电路包括双常开触点按钮SB4和接地电阻Rg4，所述双常开触点按钮SB4中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg4接地，所述双常开触点按钮SB4中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI04；所述第五支路漏电试验操作电路包括双常开触点按钮SB5和接地电阻Rg5，所述双常开触点按钮SB5中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg5接地，所述双常开触点按钮SB5中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI05；所述第六支路漏电试验操作电路包括双常开触点按钮SB6和接地电阻Rg6，所述双常开触点按钮SB6中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg6接地，所述双常开触点按钮SB6中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI06；所述第七支路漏电试验操作电路包括双常开触点按钮SB7和接地电阻Rg7，所述双常开触点按钮SB7中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg7接地，所述双常开触点按钮SB7中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI07；所述第八支路漏电试验操作电路包括双常开触点按钮SB8和接地电阻Rg8，所述双常开触点按钮SB8中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg8接地，所述双常开触点按钮SB8中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路的输出端DI08；所述第一支路漏电试验输入电路包括第一光耦隔离芯片TLP181，磁珠CR60，非极性电容C42，二极管D16，以及电阻R66、R’66和R180；所述第一光耦隔离芯片TLP181的引脚1与电阻R66的一端、非极性电容C42的一端和二极管D16的负极相接，所述电阻R66的另一端与第一支路漏电试验操作电路的输出端DI01相接，所述第一光耦隔离芯片TLP181的引脚3与二极管D16的正极、非极性电容C42的另一端和电阻R’66的一端相接，所述第一光耦隔离芯片TLP181的引脚4接地，所述第一光耦隔离芯片TLP181的引脚6与磁珠CR60的一端相接，所述磁珠CR60的另一端为第一支路漏电试验输入电路的输出端DIN00且通过电阻R180与+3.3V电源的输出端VDD33相接；所述第二支路漏电试验输入电路包括第二光耦隔离芯片TLP181，磁珠CR61，非极性电容C41，二极管D15，以及电阻R65、R’65和R181；所述第二光耦隔离芯片TLP181的引脚1与电阻R65的一端、非极性电容C41的一端和二极管D15的负极相接，所述电阻R65的另一端与第二支路漏电试验操作电路的输出端DI02相接，所述第二光耦隔离芯片TLP181的引脚3与二极管D15的正极、非极性电容C41的另一端和电阻R’65的一端相接，所述第二光耦隔离芯片TLP181的引脚4接地，所述第二光耦隔离芯片TLP181的引脚6与磁珠CR61的一端相接，所述磁珠CR61的另一端为第二支路漏电试验输入电路的输出端DIN01且通过电阻R181与+3.3V电源的输出端VDD33相接；所述第三支路漏电试验输入电路包括第三光耦隔离芯片TLP181，磁珠CR62，非极性电容C40，二极管D14，以及电阻R64、R’64和R182；所述第三光耦隔离芯片TLP181的引脚1与电阻R64的一端、非极性电容C40的一端和二极管D14的负极相接，所述电阻R64的另一端与第三支路漏电试验操作电路的输出端DI03相接，所述第三光耦隔离芯片TLP181的引脚3与二极管D14的正极、非极性电容C40的另一端和电阻R’64的一端相接，所述第三光耦隔离芯片TLP181的引脚4接地，所述第三光耦隔离芯片TLP181的引脚6与磁珠CR62的一端相接，所述磁珠CR62的另一端为第三支路漏电试验输入电路的输出端DIN02且通过电阻R182与+3.3V电源的输出端VDD33相接；所述第四支路漏电试验输入电路包括第四光耦隔离芯片TLP181，磁珠CR63，非极性电容C39，二极管D13，以及电阻R63、R’63和R183；所述第四光耦隔离芯片TLP181的引脚1与电阻R63的一端、非极性电容C39的一端和二极管D13的负极相接，所述电阻R63的另一端与第四支路漏电试验操作电路的输出端DI04相接，所述第四光耦隔离芯片TLP181的引脚3与二极管D13的正极、非极性电容C39的另一端和电阻R’63的一端相接，所述第四光耦隔离芯片TLP181的引脚4接地，所述第四光耦隔离芯片TLP181的引脚6与磁珠CR63的一端相接，所述磁珠CR63的另一端为第四支路漏电试验输入电路的输出端DIN03且通过电阻R183与+3.3V电源的输出端VDD33相接；所述第五支路漏电试验输入电路包括第五光耦隔离芯片TLP181，磁珠CR64，非极性电容C38，二极管D12，以及电阻R62、R’62和R184；所述第五光耦隔离芯片TLP181的引脚1与电阻R62的一端、非极性电容C38的一端和二极管D12的负极相接，所述电阻R62的另一端与第五支路漏电试验操作电路的输出端DI05相接，所述第五光耦隔离芯片TLP181的引脚3与二极管D12的正极、非极性电容C38的另一端和电阻R’62的一端相接，所述第五光耦隔离芯片TLP181的引脚4接地，所述第五光耦隔离芯片TLP181的引脚6与磁珠CR64的一端相接，所述磁珠CR64的另一端为第五支路漏电试验输入电路的输出端DIN04且通过电阻R184与+3.3V电源的输出端VDD33相接；所述第六支路漏电试验输入电路包括第六光耦隔离芯片TLP181，磁珠CR65，非极性电容C37，二极管D11，以及电阻R61、R’61和R185；所述第六光耦隔离芯片TLP181的引脚1与电阻R61的一端、非极性电容C37的一端和二极管D11的负极相接，所述电阻R61的另一端与第六支路漏电试验操作电路的输出端DI06相接，所述第六光耦隔离芯片TLP181的引脚3与二极管D11的正极、非极性电容C37的另一端和电阻R’61的一端相接，所述第六光耦隔离芯片TLP181的引脚4接地，所述第六光耦隔离芯片TLP181的引脚6与磁珠CR65的一端相接，所述磁珠CR65的另一端为第六支路漏电试验输入电路的输出端DIN05且通过电阻R185与+3.3V电源的输出端VDD33相接；所述第七支路漏电试验输入电路包括第七光耦隔离芯片TLP181，磁珠CR66，非极性电容C36，二极管D10，以及电阻R60、R’60和R186；所述第七光耦隔离芯片TLP181的引脚1与电阻R60的一端、非极性电容C36的一端和二极管D10的负极相接，所述电阻R60的另一端与第七支路漏电试验操作电路的输出端DI07相接，所述第七光耦隔离芯片TLP181的引脚3与二极管D10的正极、非极性电容C36的另一端和电阻R’60的一端相接，所述第七光耦隔离芯片TLP181的引脚4接地，所述第七光耦隔离芯片TLP181的引脚6与磁珠CR66的一端相接，所述磁珠CR66的另一端为第七支路漏电试验输入电路的输出端DIN06且通过电阻R186与+3.3V电源的输出端VDD33相接；所述第八支路漏电试验输入电路包括第八光耦隔离芯片TLP181，磁珠CR67，非极性电容C35，二极管D9，以及电阻R59、R’59和R187；所述第八光耦隔离芯片TLP181的引脚1与电阻R59的一端、非极性电容C35的一端和二极管D9的负极相接，所述电阻R59的另一端与第八支路漏电试验操作电路的输出端DI08相接，所述第八光耦隔离芯片TLP181的引脚3与二极管D9的正极、非极性电容C35的另一端和电阻R’59的一端相接，所述第八光耦隔离芯片TLP181的引脚4接地，所述第八光耦隔离芯片TLP181的引脚6与磁珠CR67的一端相接，所述磁珠CR67的另一端为第八支路漏电试验输入电路的输出端DIN07且通过电阻R187与+3.3V电源的输出端VDD33相接；所述电阻R’66的另一端、电阻R’65的另一端和电阻R’64的另一端均通过相互串接的二极管D23、二极管D25、二极管D27和二极管D33后接地，所述电阻R’63的另一端、电阻R’62的另一端和电阻R’61的另一端均通过相互串接的二极管D25、二极管D27和二极管D33后接地，所述电阻R’60的另一端和电阻R’59的另一端均通过相互串接的二极管D27和二极管D33后接地；所述漏电试验输入驱动电路为第二芯片74LV245，所述第二芯片74LV245的引脚1和引脚20均与+3.3V电源的输出端VDD33相接，所述第二芯片74LV245的引脚2与第一支路漏电试验输入电路的输出端DIN00相接，所述第二芯片74LV245的引脚3与第二支路漏电试验输入电路的输出端DIN01相接，所述第二芯片74LV245的引脚4与第三支路漏电试验输入电路的输出端DIN02相接，所述第二芯片74LV245的引脚5与第四支路漏电试验输入电路的输出端DIN03相接，所述第二芯片74LV245的引脚6与第五支路漏电试验输入电路的输出端DIN04相接，所述第二芯片74LV245的引脚7与第六支路漏电试验输入电路的输出端DIN05相接，所述第二芯片74LV245的引脚8与第七支路漏电试验输入电路的输出端DIN06相接，所述第二芯片74LV245的引脚9与第八支路漏电试验输入电路的输出端DIN07相接，所述第二芯片74LV245的引脚10和引脚19均接地，所述第二芯片74LV245的引脚11～16依次对应与所述DSP芯片TMS320F2182的引脚45～50相接，所述第二芯片74LV245的引脚17与所述DSP芯片TMS320F2182的引脚53相接，所述第二芯片74LV245的引脚18与所述DSP芯片TMS320F2182的引脚55相接；所述漏电跳闸输出电路模块包括锁存电路模块以及均与锁存电路模块相接的第一支路跳闸输出电路、第二支路跳闸输出电路、第三支路跳闸输出电路、第四支路跳闸输出电路、第五支路跳闸输出电路、第六支路跳闸输出电路、第七支路跳闸输出电路和第八支路跳闸输出电路，所述锁存电路模块包括第一芯片74LV273和第二芯片74LV273，所述第一芯片74LV273的引脚1和第二芯片74LV273的引脚1均与所述DSP芯片TMS320F2182的引脚160相接，所述第二芯片74LV273的引脚3和第二芯片74LV273的引脚8均与所述DSP芯片TMS320F2182的引脚21相接，所述第二芯片74LV273的引脚4和第二芯片74LV273的引脚7均与所述DSP芯片TMS320F2182的引脚24相接，所述第二芯片74LV273的引脚7和第二芯片74LV273的引脚4均与所述DSP芯片TMS320F2182的引脚27相接，所述第二芯片74LV273的引脚8和第二芯片74LV273的引脚3均与所述DSP芯片TMS320F2182的引脚30相接，所述第二芯片74LV273的引脚13和第二芯片74LV273的引脚18均与所述DSP芯片TMS320F2182的引脚33相接，所述第二芯片74LV273的引脚14和第二芯片74LV273的引脚17均与所述DSP芯片TMS320F2182的引脚36相接，所述第二芯片74LV273的引脚17和第二芯片74LV273的引脚14均与所述DSP芯片TMS320F2182的引脚39相接，所述第二芯片74LV273的引脚18和第二芯片74LV273的引脚13均与所述DSP芯片TMS320F2182的引脚54相接；所述第一支路跳闸输出电路包括第一光电隔离芯片TLP127，继电器CKJ1A，磁珠CR56和CR1，以及二极管D01、D02和D52；所述第一光电隔离芯片TLP127的引脚1通过电阻R137与所述第一芯片74LV273的引脚9相接，所述第一光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚2相接，所述第一光电隔离芯片TLP127的引脚4与磁珠CR56的一端和二极管D52的正极相接，所述磁珠CR56的另一端通过磁珠CR1与二极管D01的正极相接，所述二极管D01的负极与二极管D02的负极和继电器CKJ1A的线包的一端相接，所述二极管D52的负极通过电阻R150接地，所述二极管D02的正极和继电器CKJ1A的线包的另一端均接地，所述第一光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第二支路跳闸输出电路包括第二光电隔离芯片TLP127，继电器CKJ2A，磁珠CR55和CR2，以及二极管D03、D04和D50；所述第二光电隔离芯片TLP127的引脚1通过电阻R136与所述第一芯片74LV273的引脚6相接，所述第二光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚5相接，所述第二光电隔离芯片TLP127的引脚4与磁珠CR55的一端和二极管D50的正极相接，所述磁珠CR55的另一端通过磁珠CR2与二极管D03的正极相接，所述二极管D03的负极与二极管D04的负极和继电器CKJ2A的线包的一端相接，所述二极管D50的负极通过电阻R150接地，所述二极管D04的正极和继电器CKJ2A的线包的另一端均接地，所述第二光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第三支路跳闸输出电路包括第三光电隔离芯片TLP127，继电器CKJ3A，磁珠CR54和CR3，以及二极管D05、D06和D48；所述第三光电隔离芯片TLP127的引脚1通过电阻R135与所述第一芯片74LV273的引脚5相接，所述第三光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚6相接，所述第三光电隔离芯片TLP127的引脚4与磁珠CR54的一端和二极管D48的正极相接，所述磁珠CR54的另一端通过磁珠CR3与二极管D05的正极相接，所述二极管D05的负极与二极管D06的负极和继电器CKJ3A的线包的一端相接，所述二极管D48的负极通过电阻R150接地，所述二极管D06的正极和继电器CKJ3A的线包的另一端均接地，所述第三光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第四支路跳闸输出电路包括第四光电隔离芯片TLP127，继电器CKJ4A，磁珠CR53和CR4，以及二极管D07、D08和D46；所述第四光电隔离芯片TLP127的引脚1通过电阻R134与所述第一芯片74LV273的引脚2相接，所述第四光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚9相接，所述第四光电隔离芯片TLP127的引脚4与磁珠CR53的一端和二极管D46的正极相接，所述磁珠CR53的另一端通过磁珠CR4与二极管D07的正极相接，所述二极管D07的负极与二极管D08的负极和继电器CKJ4A的线包的一端相接，所述二极管D46的负极通过电阻R150接地，所述二极管D08的正极和继电器CKJ4A的线包的另一端均接地，所述第四光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第五支路跳闸输出电路包括第五光电隔离芯片TLP127，继电器CKJ5A，磁珠CR52和CR5，以及二极管D09、D10和D44；所述第五光电隔离芯片TLP127的引脚1通过电阻R133与所述第一芯片74LV273的引脚19相接，所述第五光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚12相接，所述第五光电隔离芯片TLP127的引脚4与磁珠CR52的一端和二极管D44的正极相接，所述磁珠CR52的另一端通过磁珠CR5与二极管D09的正极相接，所述二极管D09的负极与二极管D10的负极和继电器CKJ5A的线包的一端相接，所述二极管D44的负极通过电阻R150接地，所述二极管D10的正极和继电器CKJ5A的线包的另一端均接地，所述第五光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第六支路跳闸输出电路包括第六光电隔离芯片TLP127，继电器CKJ6A，磁珠CR51和CR6，以及二极管D11、D12和D42；所述第六光电隔离芯片TLP127的引脚1通过电阻R132与所述第一芯片74LV273的引脚16相接，所述第六光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚15相接，所述第六光电隔离芯片TLP127的引脚4与磁珠CR51的一端和二极管D42的正极相接，所述磁珠CR51的另一端通过磁珠CR6与二极管D11的正极相接，所述二极管D11的负极与二极管D12的负极和继电器CKJ6A的线包的一端相接，所述二极管D42的负极通过电阻R150接地，所述二极管D12的正极和继电器CKJ6A的线包的另一端均接地，所述第六光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第七支路跳闸输出电路包括第七光电隔离芯片TLP127，继电器CKJ7A，磁珠CR50和CR7，以及二极管D13、D14和D40；所述第七光电隔离芯片TLP127的引脚1通过电阻R131与所述第一芯片74LV273的引脚15相接，所述第七光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚16相接，所述第七光电隔离芯片TLP127的引脚4与磁珠CR50的一端和二极管D40的正极相接，所述磁珠CR50的另一端通过磁珠CR7与二极管D13的正极相接，所述二极管D13的负极与二极管D14的负极和继电器CKJ7A的线包的一端相接，所述二极管D40的负极通过电阻R150接地，所述二极管D14的正极和继电器CKJ7A的线包的另一端均接地，所述第七光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第八支路跳闸输出电路包括第八光电隔离芯片TLP127，继电器CKJ8A，磁珠CR49和CR8，以及二极管D15、D16和D38；所述第八光电隔离芯片TLP127的引脚1通过电阻R130与所述第一芯片74LV273的引脚12相接，所述第八光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚19相接，所述第八光电隔离芯片TLP127的引脚4与磁珠CR49的一端和二极管D38的正极相接，所述磁珠CR49的另一端通过磁珠CR8与二极管D15的正极相接，所述二极管D15的负极与二极管D16的负极和继电器CKJ8A的线包的一端相接，所述二极管D38的负极通过电阻R150接地，所述二极管D16的正极和继电器CKJ8A的线包的另一端均接地，所述第八光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接。
本发明还提供了一种方法简便、自适应性强、漏电检测速度快、判漏可靠准确的矿井低压电网自适应选择性漏电保护方法，其特征在于该方法包括以下步骤：
步骤一、漏电信号的获取：电网电压及零序电压传变电路模块对电网电压和零序电压进行实时检测并将检测到的信号输出给消噪及滤波电路模块，多个支路零序电流传变电路模块分别对多条支路的零序电流进行实时检测并将检测到的信号输出给消噪及滤波电路模块，消噪及滤波电路模块对电网电压信号、零序电压信号和多条支路的零序电流信号进行消噪及滤波处理；
步骤二、漏电信号的采集、存储及分析处理：A/D转换电路模块在微控制器模块的控制下，对经过消噪及滤波处理的电网电压信号、零序电压信号和多条支路的零序电流信号进行周期采样，并对每一采样周期内所采集的信号进行A/D转换后输出给微控制器模块，微控制器模块将其接收到的电网电压信号和零序电压信号以及多条支路零序电流信号存储到数据存储器模块中，并对信号进行分析处理，得到电网电压、电网零序电压和各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm并存储到数据存储器模块中；其中，m为支路总数且为自然数；
步骤三、判断是否存在人工漏电试验：微控制器模块对漏电试验电路模块输出的信号进行实时检测，当检测到漏电试验电路模块有信号输出时，判断为存在人工漏电试验，执行步骤四；否则，当检测不到漏电试验电路模块有信号输出时，判断为不存在人工漏电试验，执行步骤六；
步骤四、人工漏电试验故障判断及判断结果输出：微控制器模块将其分析处理得到的半个周波内的多个电网零序电压与设定的电网零序电压门槛值Uop相比较，当多个电网零序电压中有小于电网零序电压门槛值Uop的时，返回步骤二，否则，当多个电网零序电压均大于电网零序电压门槛值Uop时，判断为人工漏电试验发生，并启动人工漏电的选漏判断，首先，微控制器模块调用功率方向保护法漏电支路选择模块，并按照功率方向保护法选择漏电支路，即将其此时分析处理得到的各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm与0相比较，将各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm中小于0的支路判断为漏电支路，功率方向保护法选漏成功，微控制器模块发出跳闸命令并通过漏电跳闸输出电路模块传输给漏电支路中的断路器，控制漏电支路跳闸，然后，执行步骤五；否则，当各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm均大于0时，说明功率方向保护法选漏不成功，微控制器模块再调用信号距离模型保护法漏电支路选择模块，并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路，微控制器模块发出跳闸命令并通过漏电跳闸输出电路模块传输给漏电支路中的断路器，控制漏电支路跳闸，然后，执行步骤五；
步骤五、绝缘参数测量及存储：所述微控制器模块调用绝缘参数及补偿电感计算模块计算出第k条支路的对地绝缘电阻值rk、第k条支路的对地电容值ck、电网总的对地绝缘电阻值r、电网总的对地电容值C和补偿电感值L并存储到数据存储器模块中，然后，返回步骤二；其中，k=1、2、…、m；
步骤六、电网漏电判断，其具体过程如下：
步骤601、计算漏电电阻Rg：微控制器模块根据公式
Figure BDA0000382221190000141
计算出漏电电阻Rg，其中，Ua为电网电压、U0为电网零序电压，ω为角频率；
步骤602、判断电网是否漏电：首先，重复步骤601，计算出连续半个周波内的多个漏电电阻值Rg，然后，微控制器模块将半个周波内的多个漏电电阻值Rg与设定的漏电动作电阻值Rop相比较，当连续半个周波内的多个漏电电阻值Rg均小于漏电动作电阻值Rop时，判断为电网漏电发生，执行步骤603，否则，判断为电网未发生漏电，返回步骤二；
步骤603、选择漏电支路：首先，微控制器模块调用功率方向保护法漏电支路选择模块，并按照功率方向保护法选择漏电支路，即将其此时分析处理得到的各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm与0相比较，将各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm中小于0的支路判断为漏电支路，说明功率方向保护法选漏成功；否则，当各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm均大于0时，说明功率方向保护法选漏不成功，微控制器模块再调用信号距离模型保护法漏电支路选择模块，并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路；
步骤七、电网漏电判断结果输出及漏电保护：当干线漏电时，微控制器模块通过双以太网通信电路模块向外发送干线漏电故障信号；当支路漏电时，微控制器模块发出跳闸命令并通过漏电跳闸输出电路模块传输给漏电支路中的断路器，控制漏电支路跳闸，同时，微控制器模块通过双以太网通信电路模块向外发送支路漏电故障信号。
上述的方法，其特征在于：步骤四和步骤603中，微控制器模块调用信号距离模型保护法漏电支路选择模块并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路的具体过程如下：
步骤Ⅰ、微控制器模块对其分析处理得到的人工漏电或电网漏电发生后半个周波内的m条支路的零序电流采样值进行进一步分析处理，根据公式
Figure BDA0000382221190000151
计算得到第k条支路和第j条支路的零序电流距离Δkj，并组成零序电流距离矩阵D=（Δkj）m×m；其中，ik(n)为第k条支路在n点的零序电流采样值，ij(n)为第j条支路在n点的零序电流采样值，N为每条支路在人工漏电或电网漏电发生后半个周波内的采样点数，k=1、2、…、m，j=1、2、…、m；
步骤Ⅱ、微控制器模块根据公式 e k = max 1 ≤ k ≤ 8 ( Δ kj ) - [ Σ j = 1 m Δ kj - max 1 ≤ k ≤ 8 ( Δ kj ) ] / ( m - 2 ) 计算得到零序电流距离矩阵D第k列的明显大距离差ek，并组成选漏向量E=[e1,e2,...,em]；其中，
Figure BDA0000382221190000153
为零序电流距离矩阵D中第k列的最大元素，k=1、2、…、m；
步骤Ⅲ、首先，微控制器模块根据公式
Figure BDA0000382221190000154
计算得到零序电流距离矩阵D第k列的明显大距离差ek的区域像fk，并组成区域像向量F=[f1,f2,...,fm]；其中，
Figure BDA0000382221190000155
为选漏向量E中的最小元素，
Figure BDA0000382221190000156
为选漏向量E中的最大元素，k=1、2、…、m；然后，微控制器模块根据公式
Figure BDA0000382221190000157
计算得到区域像向量F的明显小区域像差p，其中，
Figure BDA0000382221190000158
为区域像向量F中的次小元素，
Figure BDA0000382221190000159
为区域像向量F中的最小元素；
步骤Ⅳ、微控制器模块将明显小区域像差p与设定的明显小区域像差门槛值pset相比较，当p＜pset时，判断为干线漏电；否则，当p≥pset时，判断为支路漏电时，并选择出选漏向量E中最小元素对应的支路作为漏电支路。
上述的方法，其特征在于：步骤五中所述微控制器模块调用绝缘参数及补偿电感计算模块计算出第k条支路的对地绝缘电阻值rk、第k条支路的对地电容值ck、电网总的对地绝缘电阻值r、电网总的对地电容值C和补偿电感值L的具体过程如下：
步骤401、测出除漏电试验支路之外的其它支路的绝缘参数及补偿电感：首先，微控制器模块根据公式rkj=U0j/（I0kjcosφ0kj）计算得到第j条支路做漏电试验时第k条支路的对地绝缘电阻值rkj；接着，微控制器模块根据公式ckj=（I0jksinφ0kj）/U0jω计算得到第j条支路做漏电试验时第k条支路的对地电容值ckj；然后，微控制器模块根据公式
Figure BDA0000382221190000161
计算得到第j条支路做漏电试验时补偿电感值Lj；其中，j=1、2、…、m，k=1、2、…、m，k≠j，U0j为第j条支路做漏电试验时的电网零序电压，I0kj为第j条支路做漏电试验时第k条支路的零序电流，φ0kj为第j条支路做漏电试验时第k条支路的零序电流超前于电网零序电压的角度；漏电试验从支路1开始到支路m依次进行，每次做漏电试验时测出除试验支路之外的其它支路的绝缘参数及补偿电感；
步骤402、计算各支路的对地绝缘参数的测量值：首先，微控制器模块根据公式
Figure BDA0000382221190000162
计算得到第k条支路的对地绝缘电阻值rk；接着，微控制器模块根据公式
Figure BDA0000382221190000163
计算得到第k条支路的对地电容值ck；然后，微控制器模块根据公式
Figure BDA0000382221190000164
计算得到补偿电感值L；
步骤403、计算电网总的绝缘参数：首先，微控制器模块根据公式
Figure BDA0000382221190000165
计算得到电网总的对地绝缘电阻值r；然后，微控制器模块根据公式计算得到电网总的对地电容值C。
上述的方法，其特征在于：步骤四中所述电网零序电压门槛值Uop的取值为电网电压的0.15倍；步骤602中设定的漏电动作电阻值Rop的取值依据MT189-88《矿用隔爆型检漏继电器》的规定，当电网为1140V时，漏电动作电阻值Rop取20kΩ；当电网为660V时，漏电动作电阻值Rop取11kΩ；步骤Ⅳ中所述明显小区域像差门槛值pset的取值为0.5。
本发明与现有技术相比具有以下优点：
1、本发明漏电保护系统的电路结构简单，设计合理，接线方便，漏电检测速度快，抗干扰性好。
2、本发明漏电保护系统是以数字信号处理器TMS3202812为核心的矿井电网漏电保护装置，动作准确、快速，是集保护，测量、监测、通信、自检等功能为一体的智能化装置。
3、本发明中的支路零序电流传变电路通过对零序电流信号进行滤波、消噪、抗瞬变处理，能够实现对零序电流信号的准确获取。
4、本发明A/D转换电路模块中采用了串口形式的A/D转换器TLC3578，与并口形式的A/D转换器相比，抗干扰性能更好。
5、本发明双以太网通信电路模块中的一路作为主通信使用，另一路备用，具有通信可靠的优点，而且还能够组成环网；采用工业以太网通信具有容易互联、网络速度快、成本低的特点。
6、本发明漏电保护系统能够用与矿用组合智能馈电开关中，能够提升馈电开关的保护性能及智能化水平。
7、本发明通过构建附加单相接地电阻的漏电试验电路模块，结合给出的绝缘参数测量方法，不仅能够迅速、准确地测得电网总的绝缘参数，还能迅速、准确、细节性地测出每一个支路的对地绝缘电阻和对地电容，能够方便地实现判漏和选漏，与现有技术中的绝缘参数测量方法只能测到电网总的绝缘参数相比，具有明显的优势，另外，在实现了漏电保护的同时，还具有了绝缘实时监测与预警功能。
8、本发明能够准确的检测出电网发生漏电时的漏电电阻，并直接采用漏电电阻作为选漏的启动判据，与采用零序电压或零序电流启动的间接方法相比，提高了漏电保护的可靠性；并且自适应不同的系统电压、网络结构，能在各种情况下正确选漏，而且漏电跳闸输出电路模块在各种情况下均可正确动作。
9、本发明可根据系统运行状态，自适应的选择稳态功率方向判据和暂态信号距离模型判据融合选漏，解决了含补偿零序电抗器的电网选漏难的技术问题，避免的传统选择性漏电保护的动作死区，具有较高的系统自适应性。
10、本发明的实用性强，使用效果好，推广应用价值高。
综上所述，本发明设计新颖合理，使用操作便捷，对矿井供电系统不同网络结构的自适应性强，漏电检测速度快，动作可靠准确，实用性强，使用效果好，推广应用价值高。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明漏电保护系统的电路原理框图。
图2为本发明电网电压及零序电压传变电路模块的电路原理图。
图3为本发明微控制器模块的电路原理图。
图4为本发明支路零序电流传变电路模块的电路原理图。
图5为本发明消噪及滤波电路模块的电路原理图。
图6为本发明A/D转换电路模块的电路原理图。
图7为本发明第一以太网通信电路模块的电路原理图。
图8为本发明第二以太网通信电路模块的电路原理图。
图9为本发明漏电试验电路模块的电路原理图。
图10为本发明漏电跳闸输出电路模块的电路原理图。
图11为本发明漏电保护方法的方法流程图。
附图标记说明:
1—微控制器模块；                 2—数据存储器模块；
3—双以太网通信电路模块；         3-1—第一以太网通信电路模块；
3-2—第二以太网通信电路模块；     4—A/D转换电路模块；
5—漏电试验电路模块；             5-1—第一支路漏电试验操作电路；
5-2—第二支路漏电试验操作电路；   5-3—第三支路漏电试验操作电路；
5-4—第四支路漏电试验操作电路；   5-5—第五支路漏电试验操作电路；
5-6—第六支路漏电试验操作电路；   5-7—第七支路漏电试验操作电路；
5-8—第八支路漏电试验操作电路；   5-9—第一支路漏电试验输入电路；
5-10—第二支路漏电试验输入电路；  5-11—第三支路漏电试验输入电路；
5-12—第四支路漏电试验输入电路；  5-13—第五支路漏电试验输入电路；
5-14—第六支路漏电试验输入电路；  5-15—第七支路漏电试验输入电路；
5-16—第八支路漏电试验输入电路；  5-17—漏电试验输入驱动电路；
6—时钟电路模块；                 7—按键操作电路模块；
8—消噪及滤波电路模块；           8-1—第一消噪及滤波电路；
8-2—第二消噪及滤波电路；         8-3—第三消噪及滤波电路；
8-4—第四消噪及滤波电路；         8-5—第五消噪及滤波电路；
8-6—第六消噪及滤波电路；         8-7—第七消噪及滤波电路；
8-8—第八消噪及滤波电路；         8-9—第九消噪及滤波电路；
8-10—第十消噪及滤波电路；        9—电网电压及零序电压传变电路模块；
10—支路零序电流传变电路模块；    10-1—第一支路零序电流传变电路；
10-2—第二支路零序电流传变电路；  10-3—第三支路零序电流传变电路；
10-4—第四支路零序电流传变电路；  10-5—第五支路零序电流传变电路；
10-6—第六支路零序电流传变电路；  10-7—第七支路零序电流传变电路；
10-8—第八支路零序电流传变电路；  11—液晶显示电路模块；
12—漏电跳闸输出电路模块；        12-1—锁存电路模块；
12-2—第一支路跳闸输出电路；      12-3—第二支路跳闸输出电路；
12-4—第三支路跳闸输出电路；      12-5—第四支路跳闸输出电路；
12-6—第五支路跳闸输出电路；      12-7—第六支路跳闸输出电路；
12-8—第七支路跳闸输出电路；      12-9—第八支路跳闸输出电路。
具体实施方式
如图1所示，本发明所述的矿井低压电网自适应选择性漏电保护系统，包括微控制器模块1以及与信电路模块3，所述微控制器模块1的输入端接有A/D转换电路模块4、漏电试验电路模块5、时钟电路模块6和按键操作电路模块7，所述A/D转换电路模块4的输入端接有消噪及滤波电路模块8，所述消噪及滤波电路模块8的输入端接有电网电压及零序电压传变电路模块9和多个支路零序电流传变电路模块10，所述微控制器模块1的输出端接有液晶显示电路模块11和漏电跳闸输出电路模块12。其中，按键操作电路模块7和液晶显示电路模块11组成了人机交互的通道，用于实现人对该漏电保护系统的干预，具有参数设定、事件记录查询、就地显示功能。
如图2所示，本实施例中，所述电网电压及零序电压传变电路模块9包括三相五柱式电压互感器PT1、电压互感器TV9和TV10，瞬态抑制二极管TVS9和TVS10，多孔磁珠CR9和CR10，电阻R9和R10，以及非极性电容C9和C10；所述三相五柱式电压互感器PT1的辅助二次绕组的一端与所述电压互感器TV9的一次绕组的一端相接，所述三相五柱式电压互感器PT1的辅助二次绕组的另一端与所述电压互感器TV9的一次绕组的另一端相接，所述电压互感器TV9的二次绕组的一端与瞬态抑制二极管TVS9的引脚1和多孔磁珠CR9的引脚1相接，所述电压互感器TV9的二次绕组的另一端与瞬态抑制二极管TVS9的引脚2和多孔磁珠CR9的引脚4相接，所述多孔磁珠CR9的引脚2与电阻R9的一端相接，所述电阻R9的另一端与非极性电容C9的一端相接且为所述电网电压及零序电压传变电路模块9的零序电压输出端AIN10，所述多孔磁珠CR9的引脚3和非极性电容C9的另一端均接地；所述三相五柱式电压互感器PT1的主二次绕组的一端与所述电压互感器TV10的一次绕组的一端相接，所述三相五柱式电压互感器PT1的主二次绕组的另一端与所述电压互感器TV10的一次绕组的另一端相接，所述电压互感器TV10的二次绕组的一端与瞬态抑制二极管TVS10的引脚1和多孔磁珠CR10的引脚1相接，所述电压互感器TV10的二次绕组的另一端与瞬态抑制二极管TVS10的引脚2和多孔磁珠CR10的引脚4相接，所述多孔磁珠CR10的引脚2与电阻R10的一端相接，所述电阻R10的另一端与非极性电容C10的一端相接且为所述电网电压及零序电压传变电路模块9的电网电压输出端AIN09，所述多孔磁珠CR10的引脚3和非极性电容C10的另一端均接地；如图4所示，本实施例中，所述支路零序电流传变电路10的数量为8个且分别为第一支路零序电流传变电路10-1、第二支路零序电流传变电路10-2、第三支路零序电流传变电路10-3、第四支路零序电流传变电路10-4、第五支路零序电流传变电路10-5、第六支路零序电流传变电路10-6、第七支路零序电流传变电路10-7和第八支路零序电流传变电路10-8，所述第一支路零序电流传变电路10-1包括第一零序电流互感器CT1，电压互感器TV1，瞬态抑制二极管TVS1，多孔磁珠CR1，电阻R1和R13以及非极性电容C1；所述第一零序电流互感器CT1的一个输出端与电阻R13的一端和电压互感器TV1的一次绕组的一端相接，所述第一零序电流互感器CT1的另一个输出端与电阻R13的另一端和电压互感器TV1的一次绕组的另一端相接，所述电压互感器TV1的二次绕组的一端与瞬态抑制二极管TVS1的引脚1和多孔磁珠CR1的引脚1相接，所述电压互感器TV1的二次绕组的另一端与瞬态抑制二极管TVS1的引脚2和多孔磁珠CR1的引脚4相接，所述多孔磁珠CR1的引脚2与电阻R1的一端相接，所述电阻R1的另一端与非极性电容C1的一端相接且为所述第一支路零序电流传变电路10-1的零序电流输出端AIN01，所述多孔磁珠CR1的引脚3和非极性电容C1的另一端均接地；所述第二支路零序电流传变电路10-2包括第二零序电流互感器CT2，电压互感器TV2，瞬态抑制二极管TVS2，多孔磁珠CR2，电阻R2和R14以及非极性电容C2；所述第二零序电流互感器CT2的一个输出端与电阻R14的一端和电压互感器TV2的一次绕组的一端相接，所述第二零序电流互感器CT2的另一个输出端与电阻R14的另一端和电压互感器TV2的一次绕组的另一端相接，所述电压互感器TV2的二次绕组的一端与瞬态抑制二极管TVS2的引脚1和多孔磁珠CR2的引脚1相接，所述电压互感器TV2的二次绕组的另一端与瞬态抑制二极管TVS2的引脚2和多孔磁珠CR2的引脚4相接，所述多孔磁珠CR2的引脚2与电阻R2的一端相接，所述电阻R2的另一端与非极性电容C2的一端相接且为所述第二支路零序电流传变电路10-2的零序电流输出端AIN02，所述多孔磁珠CR2的引脚3和非极性电容C2的另一端均接地；所述第三支路零序电流传变电路10-3包括第三零序电流互感器CT3，电压互感器TV3，瞬态抑制二极管TVS3，多孔磁珠CR3，电阻R3和R15以及非极性电容C3；所述第三零序电流互感器CT3的一个输出端与电阻R15的一端和电压互感器TV3的一次绕组的一端相接，所述第三零序电流互感器CT3的另一个输出端与电阻R15的另一端和电压互感器TV3的一次绕组的另一端相接，所述电压互感器TV3的二次绕组的一端与瞬态抑制二极管TVS3的引脚1和多孔磁珠CR3的引脚1相接，所述电压互感器TV3的二次绕组的另一端与瞬态抑制二极管TVS3的引脚2和多孔磁珠CR3的引脚4相接，所述多孔磁珠CR3的引脚2与电阻R3的一端相接，所述电阻R3的另一端与非极性电容C3的一端相接且为所述第三支路零序电流传变电路10-3的零序电流输出端AIN03，所述多孔磁珠CR3的引脚3和非极性电容C3的另一端均接地；所述第四支路零序电流传变电路10-4包括第四零序电流互感器CT4，电压互感器TV4，瞬态抑制二极管TVS4，多孔磁珠CR4，电阻R4和R16以及非极性电容C4；所述第四零序电流互感器CT4的一个输出端与电阻R16的一端和电压互感器TV4的一次绕组的一端相接，所述第四零序电流互感器CT4的另一个输出端与电阻R16的另一端和电压互感器TV4的一次绕组的另一端相接，所述电压互感器TV4的二次绕组的一端与瞬态抑制二极管TVS4的引脚1和多孔磁珠CR4的引脚1相接，所述电压互感器TV4的二次绕组的另一端与瞬态抑制二极管TVS4的引脚2和多孔磁珠CR4的引脚4相接，所述多孔磁珠CR4的引脚2与电阻R4的一端相接，所述电阻R4的另一端与非极性电容C4的一端相接且为所述第四支路零序电流传变电路10-4的零序电流输出端AIN04，所述多孔磁珠CR4的引脚3和非极性电容C4的另一端均接地；所述第五支路零序电流传变电路10-5包括第五零序电流互感器CT5，电压互感器TV5，瞬态抑制二极管TVS5，多孔磁珠CR5，电阻R5和R17以及非极性电容C5；所述第五零序电流互感器CT5的一个输出端与电阻R17的一端和电压互感器TV5的一次绕组的一端相接，所述第五零序电流互感器CT5的另一个输出端与电阻R17的另一端和电压互感器TV5的一次绕组的另一端相接，所述电压互感器TV5的二次绕组的一端与瞬态抑制二极管TVS5的引脚1和多孔磁珠CR5的引脚1相接，所述电压互感器TV5的二次绕组的另一端与瞬态抑制二极管TVS5的引脚2和多孔磁珠CR5的引脚4相接，所述多孔磁珠CR5的引脚2与电阻R5的一端相接，所述电阻R5的另一端与非极性电容C5的一端相接且为所述第五支路零序电流传变电路10-5的零序电流输出端AIN05，所述多孔磁珠CR5的引脚3和非极性电容C5的另一端均接地；所述第六支路零序电流传变电路10-6包括第六零序电流互感器CT6，电压互感器TV6，瞬态抑制二极管TVS6，多孔磁珠CR6，电阻R6和R18以及非极性电容C6；所述第六零序电流互感器CT6的一个输出端与电阻R18的一端和电压互感器TV6的一次绕组的一端相接，所述第六零序电流互感器CT6的另一个输出端与电阻R18的另一端和电压互感器TV6的一次绕组的另一端相接，所述电压互感器TV6的二次绕组的一端与瞬态抑制二极管TVS6的引脚1和多孔磁珠CR6的引脚1相接，所述电压互感器TV6的二次绕组的另一端与瞬态抑制二极管TVS6的引脚2和多孔磁珠CR7的引脚4相接，所述多孔磁珠CR6的引脚2与电阻R6的一端相接，所述电阻R6的另一端与非极性电容C6的一端相接且为所述第六支路零序电流传变电路10-6的零序电流输出端AIN06，所述多孔磁珠CR6的引脚3和非极性电容C6的另一端均接地；所述第七支路零序电流传变电路10-7包括第七零序电流互感器CT7，电压互感器TV7，瞬态抑制二极管TVS7，多孔磁珠CR7，电阻R7和R19以及非极性电容C7；所述第七零序电流互感器CT7的一个输出端与电阻R19的一端和电压互感器TV7的一次绕组的一端相接，所述第七零序电流互感器CT7的另一个输出端与电阻R19的另一端和电压互感器TV7的一次绕组的另一端相接，所述电压互感器TV7的二次绕组的一端与瞬态抑制二极管TVS7的引脚1和多孔磁珠CR7的引脚1相接，所述电压互感器TV7的二次绕组的另一端与瞬态抑制二极管TVS7的引脚2和多孔磁珠CR7的引脚4相接，所述多孔磁珠CR7的引脚2与电阻R7的一端相接，所述电阻R7的另一端与非极性电容C7的一端相接且为所述第七支路零序电流传变电路10-7的零序电流输出端AIN07，所述多孔磁珠CR7的引脚3和非极性电容C7的另一端均接地；所述第八支路零序电流传变电路10-8包括第八零序电流互感器CT8，电压互感器TV8，瞬态抑制二极管TVS8，多孔磁珠CR8，电阻R8和R20以及非极性电容C8；所述第八零序电流互感器CT8的一个输出端与电阻R20的一端和电压互感器TV8的一次绕组的一端相接，所述第八零序电流互感器CT8的另一个输出端与电阻R20的另一端和电压互感器TV8的一次绕组的另一端相接，所述电压互感器TV8的二次绕组的一端与瞬态抑制二极管TVS8的引脚1和多孔磁珠CR8的引脚1相接，所述电压互感器TV8的二次绕组的另一端与瞬态抑制二极管TVS8的引脚2和多孔磁珠CR8的引脚4相接，所述多孔磁珠CR8的引脚2与电阻R8的一端相接，所述电阻R8的另一端与非极性电容C8的一端相接且为所述第八支路零序电流传变电路10-8的零序电流输出端AIN08，所述多孔磁珠CR8的引脚3和非极性电容C8的另一端均接地。其中，所述电网电压及零序电压传变电路模块9主要完成电网电压和零序电压的测取、变换和消噪滤波；所述支路零序电流传变电路模块10主要用于各支路的零序电流的测取，变化为对应的电压信号，并对零序电流信号进行滤波、消噪、抗瞬变处理，能够实现对零序电流信号的准确获取。
如图3所示，本实施例中，所述微控制器模块1主要由DSP芯片TMS320F2182构成。DSP芯片TMS320F2182是一款32位的DSP控制器，与单片机机相比，具有精度高、成本低、功耗小、性能高、外设集成度高的特点。
如图5所示，本实施例中，所述消噪及滤波电路模块8包括分别用于对第一支路零序电流传变电路10-1、第二支路零序电流传变电路10-2、第三支路零序电流传变电路10-3、第四支路零序电流传变电路10-4、第五支路零序电流传变电路10-5、第六支路零序电流传变电路10-6、第七支路零序电流传变电路10-7和第八支路零序电流传变电路10-8输出的零序电流信号进行消噪滤波处理的第一消噪及滤波电路8-1、第二消噪及滤波电路8-2、第三消噪及滤波电路8-3、第四消噪及滤波电路8-4、第五消噪及滤波电路8-5、第六消噪及滤波电路8-6、第七消噪及滤波电路8-7和第八消噪及滤波电路8-8，以及分别用于对电网电压及零序电压传变电路模块9输出的电网电压信号和零序电压信号进行消噪滤波处理的第九消噪及滤波电路8-9和第十消噪及滤波电路8-10；所述第一消噪及滤波电路8-1由电阻R16和R17，以及磁珠CR25和非极性电容C27组成；所述磁珠CR25的一端与所述第一支路零序电流传变电路10-1的零序电流输出端AIN01相接，所述磁珠CR25的另一端与电阻R16的一端和电阻R17的一端相接，所述电阻R17的另一端与非极性电容C27的一端相接且为所述第一消噪及滤波电路8-1的输出端AIN01AD，所述电阻R16的另一端和非极性电容C27的另一端均接地；所述第二消噪及滤波电路8-2由电阻R14和R15，以及磁珠CR24和非极性电容C26组成；所述磁珠CR24的一端与所述第二支路零序电流传变电路10-2的零序电流输出端AIN02相接，所述磁珠CR24的另一端与电阻R14的一端和电阻R15的一端相接，所述电阻R15的另一端与非极性电容C26的一端相接且为所述第二消噪及滤波电路8-2的输出端AIN02AD，所述电阻R14的另一端和非极性电容C26的另一端均接地；所述第三消噪及滤波电路8-3由电阻R12和R13，以及磁珠CR23和非极性电容C25组成；所述磁珠CR23的一端与所述第三支路零序电流传变电路10-3的零序电流输出端AIN03相接，所述磁珠CR23的另一端与电阻R12的一端和电阻R13的一端相接，所述电阻R13的另一端与非极性电容C25的一端相接且为所述第三消噪及滤波电路8-3的输出端AIN03AD，所述电阻R12的另一端和非极性电容C25的另一端均接地；所述第四消噪及滤波电路8-4由电阻R10和R11，以及磁珠CR22和非极性电容C24组成；所述磁珠CR22的一端与所述第四支路零序电流传变电路10-4的零序电流输出端AIN04相接，所述磁珠CR22的另一端与电阻R10的一端和电阻R11的一端相接，所述电阻R11的另一端与非极性电容C24的一端相接且为所述第四消噪及滤波电路8-4的输出端AIN04AD，所述电阻R10的另一端和非极性电容C24的另一端均接地；所述第五消噪及滤波电路8-5由电阻R8和R9，以及磁珠CR21和非极性电容C23组成；所述磁珠CR21的一端与所述第五支路零序电流传变电路10-5的零序电流输出端AIN05相接，所述磁珠CR21的另一端与电阻R8的一端和电阻R9的一端相接，所述电阻R9的另一端与非极性电容C23的一端相接且为所述第五消噪及滤波电路8-5的输出端AIN05AD，所述电阻R8的另一端和非极性电容C23的另一端均接地；所述第六消噪及滤波电路8-6由电阻R6和R7，以及磁珠CR20和非极性电容C22组成；所述磁珠CR20的一端与所述第六支路零序电流传变电路10-6的零序电流输出端AIN06相接，所述磁珠CR20的另一端与电阻R6的一端和电阻R7的一端相接，所述电阻R7的另一端与非极性电容C22的一端相接且为所述第六消噪及滤波电路8-6的输出端AIN06AD，所述电阻R6的另一端和非极性电容C22的另一端均接地；所述第七消噪及滤波电路8-7由电阻R4和R5，以及磁珠CR19和非极性电容C21组成；所述磁珠CR19的一端与所述第七支路零序电流传变电路10-7的零序电流输出端AIN07相接，所述磁珠CR19的另一端与电阻R4的一端和电阻R5的一端相接，所述电阻R5的另一端与非极性电容C21的一端相接且为所述第七消噪及滤波电路8-7的输出端AIN07AD，所述电阻R4的另一端和非极性电容C21的另一端均接地；所述第八消噪及滤波电路8-8由电阻R2和R3，以及磁珠CR18和非极性电容C20组成；所述磁珠CR18的一端与所述第八支路零序电流传变电路10-8的零序电流输出端AIN08相接，所述磁珠CR18的另一端与电阻R2的一端和电阻R3的一端相接，所述电阻R3的另一端与非极性电容C20的一端相接且为所述第八消噪及滤波电路8-8的输出端AIN08AD，所述电阻R2的另一端和非极性电容C20的另一端均接地；所述第九消噪及滤波电路8-9由电阻R49和R50，以及磁珠CR37和非极性电容C58组成；所述磁珠CR37的一端与所述电网电压及零序电压传变电路模块9的电网电压输出端AIN09相接，所述磁珠CR37的另一端与电阻R49的一端和电阻R50的一端相接，所述电阻R50的另一端与非极性电容C58的一端相接且为所述第九消噪及滤波电路8-9的输出端AIN09AD，所述电阻R49的另一端和非极性电容C58的另一端均接地；所述第十消噪及滤波电路8-10由电阻R47和R48，以及磁珠CR36和非极性电容C57组成；所述磁珠CR36的一端与所述电网电压及零序电压传变电路模块9的零序电压输出端AIN10相接，所述磁珠CR36的另一端与电阻R47的一端和电阻R48的一端相接，所述电阻R48的另一端与非极性电容C57的一端相接且为所述第十消噪及滤波电路8-10的输出端AIN10AD，所述电阻R47的另一端和非极性电容C57的另一端均接地；如图6所示，本实施例中，所述A/D转换电路模块4包括A/D转换器TLC3578，A/D转换器TLC3574，芯片REF198，第一芯片74LV245，电阻R196、R197、R198、R199、R190、R200、R201和R202，非极性电容C73、C75、C78、C79和C85，以及极性电容C12、C13、C74、C76和C86；所述A/D转换器TLC3578的引脚1和A/D转换器TLC3574的引脚1均与所述DSP芯片TMS320F2182的引脚34相接且通过电阻R196与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚2、引脚7和引脚24以及A/D转换器TLC3574的引脚2、引脚7和引脚24均与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚3和A/D转换器TLC3574的引脚3均与所述DSP芯片TMS320F2182的引脚40相接且通过电阻R197与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚4与所述DSP芯片TMS320F2182的引脚79相接且通过电阻R200与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3574的引脚4与所述DSP芯片TMS320F2182的引脚83相接且通过电阻R199与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚5和A/D转换器TLC3574的引脚5均与所述DSP芯片TMS320F2182的引脚41相接且通过电阻R198与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚6和A/D转换器TLC3574的引脚6均接地，所述A/D转换器TLC3578的引脚8与所述第一芯片74LV245的引脚9相接且通过电阻R201与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3574的引脚8与所述第一芯片74LV245的引脚8相接且通过电阻R202与+3.3V电源的输出端VDD33相接，所述第一芯片74LV245的引脚1、引脚10和引脚19均接地，所述第一芯片74LV245的引脚20与+3.3V电源的输出端VDD33相接，所述第一芯片74LV245的引脚18～15依次对应与所述DSP芯片TMS320F2182的引脚92～95相接，所述第一芯片74LV245的引脚14与所述DSP芯片TMS320F2182的引脚98相接，所述第一芯片74LV245的引脚13与所述DSP芯片TMS320F2182的引脚101相接，所述第一芯片74LV245的引脚12与所述DSP芯片TMS320F2182的引脚102相接，所述第一芯片74LV245的引脚11与所述DSP芯片TMS320F2182的引脚104相接；所述A/D转换器TLC3578的引脚9～16依次对应与所述第一消噪及滤波电路8-1的输出端AIN01AD、第二消噪及滤波电路8-2的输出端AIN02AD、第三消噪及滤波电路8-3的输出端AIN03AD、第四消噪及滤波电路8-4的输出端AIN04AD、第五消噪及滤波电路8-5的输出端AIN05AD、第六消噪及滤波电路8-6的输出端AIN06AD、第七消噪及滤波电路8-7的输出端AIN07AD和第八消噪及滤波电路8-8的输出端AIN08AD相接，所述A/D转换器TLC3574的引脚9和引脚10依次对应与所述第九消噪及滤波电路8-9的输出端AIN09AD和第十消噪及滤波电路8-10的输出端AIN10AD相接，所述A/D转换器TLC3578的引脚17和引脚23以及A/D转换器TLC3574的引脚13和引脚19均与+5V电源的输出端AVCC相接，所述A/D转换器TLC3578的引脚18、引脚20和引脚22以及A/D转换器TLC3574的引脚14、引脚16和引脚18均接地，所述A/D转换器TLC3578的引脚19和A/D转换器TLC3574的引脚15均与极性电容C74的正极、极性电容C76的正极、非极性电容C78的一端、非极性电容C79的一端、非极性电容C85的一端、极性电容C86的正极、极性电容C12的正极和芯片REF198的引脚6相接，所述极性电容C74的负极、极性电容C76的负极、非极性电容C78的另一端、非极性电容C79的另一端、非极性电容C85的另一端、极性电容C86的负极、极性电容C12的负极和芯片REF198的引脚4均接地，所述芯片REF198的的引脚2和极性电容C13的正极均与+15V电源的输出端+15V相接，所述极性电容C13的负极接地，所述A/D转换器TLC3578的引脚21通过非极性电容C75接地，所述A/D转换器TLC3574的引脚17通过非极性电容C73接地。所述A/D转换电路模块4中采用了串口形式的A/D转换器TLC3578，与并口形式的A/D转换器相比，抗干扰性能更好。
本实施例中，所述双以太网通信电路模块3由第一以太网通信电路模块3-1和第二以太网通信电路模块3-2组成，如图7所示，所述第一以太网通信电路模块3-1包括第一芯片W3100A，第一芯片RTL8201BL，RJ45接口N1，晶振X2，极性电容C68和C71，磁珠CR38，非极性电容C48、C65、C66、C67、C69和C72，以及电阻R32、R33、R34、R35和R93；所述第一芯片W3100A的引脚1与所述DSP芯片TMS320F2182的引脚25相接，所述第一芯片W3100A的引脚2、引脚12、引脚22、引脚38、引脚39、引脚47和引脚58均与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚3、引脚13、引脚23、引脚45、引脚54、引脚56和引脚57均接地，所述第一芯片W3100A的引脚4与第一芯片RTL8201BL的引脚47相接，所述第一芯片W3100A的引脚21～14依次对应与所述DSP芯片TMS320F2182的引脚18、引脚43、引脚80、引脚85、引脚103、引脚108、引脚111、引脚118相接，所述第一芯片W3100A的引脚11～5依次对应与所述DSP芯片TMS320F2182的引脚121、引脚125、引脚130、引脚132、引脚138、引脚141和引脚144相接，所述第一芯片W3100A的引脚32～24依次对应与所述DSP芯片TMS320F2182的引脚21、引脚24、引脚27、引脚30、引脚33、引脚36、引脚39和引脚54相接，所述第一芯片W3100A的引脚33、引脚37、引脚59和引脚60均接地，所述第一芯片W3100A的引脚34和第一芯片RTL8201BL的引脚10均通过电阻R29与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚35通过电阻R67与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚36与第一芯片RTL8201BL的引脚9和RJ45接口N1的引脚11相接且通过电阻R31与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚40与第一芯片RTL8201BL的引脚21相接，所述第一芯片W3100A的引脚41与第一芯片RTL8201BL的引脚20相接，所述第一芯片W3100A的引脚42与第一芯片RTL8201BL的引脚19相接，所述第一芯片W3100A的引脚43与第一芯片RTL8201BL的引脚18相接，所述第一芯片W3100A的引脚44与第一芯片RTL8201BL的引脚22相接，所述第一芯片W3100A的引脚46与第一芯片RTL8201BL的引脚16相接，所述第一芯片W3100A的引脚48与第一芯片RTL8201BL的引脚1相接，所述第一芯片W3100A的引脚49与第一芯片RTL8201BL的引脚6相接，所述第一芯片W3100A的引脚50与第一芯片RTL8201BL的引脚5相接，所述第一芯片W3100A的引脚51与第一芯片RTL8201BL的引脚4相接，所述第一芯片W3100A的引脚52与第一芯片RTL8201BL的引脚3相接，所述第一芯片W3100A的引脚53与第一芯片RTL8201BL的引脚2相接，所述第一芯片W3100A的引脚55与第一芯片RTL8201BL的引脚7相接，所述第一芯片W3100A的引脚61与所述DSP芯片TMS320F2182的引脚149相接，所述第一芯片W3100A的引脚62与所述DSP芯片TMS320F2182的引脚84相接，所述第一芯片W3100A的引脚63与所述DSP芯片TMS320F2182的引脚42相接；所述第一芯片RTL8201BL的引脚8与磁珠CR38的一端相接且通过非极性电容C49接地，所述磁珠CR38的另一端与第一芯片RTL8201BL的引脚32、非极性电容C67的一端和极性电容C68的正极相接，所述第一芯片RTL8201BL的引脚11、引脚17、引脚24、引脚29和引脚35均接地，所述第一芯片RTL8201BL的引脚12通过电阻R28接地，所述第一芯片RTL8201BL的引脚13与RJ45接口N1的引脚9相接且通过电阻R27接地，所述第一芯片RTL8201BL的引脚14和引脚48以及非极性电容C48的一端、非极性电容C72的一端和磁珠CR39的一端均与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚15通过电阻R25接地，所述第一芯片RTL8201BL的引脚45以及非极性电容C48的另一端和非极性电容C72的另一端均接地，所述第一芯片RTL8201BL的引脚25通过电阻R91接地，所述第一芯片RTL8201BL的引脚26通过电阻R92与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚28与电阻R93的一端相接，所述电阻R93的另一端、非极性电容C67的另一端和极性电容C68的负极均接地，所述第一芯片RTL8201BL的引脚30与RJ45接口N1的引脚8和电阻R35的一端相接，所述第一芯片RTL8201BL的引脚31与RJ45接口N1的引脚7和电阻R34的一端相接，所述电阻R35的另一端和电阻R34的另一端均通过电容C51接地，所述第一芯片RTL8201BL的引脚33与RJ45接口N1的引脚2和电阻R33的一端相接，所述第一芯片RTL8201BL的引脚34与RJ45接口N1的引脚1和电阻R32的一端相接，所述电阻R33的另一端和电阻R32的另一端均通过电容C50接地，所述RJ45接口N1的引脚6通过电容C5接地，所述RJ45接口N1的引脚10通过电阻R26接地，所述RJ45接口N1的引脚12通过电阻R30与+3.3V电源的输出端VDD33相接，所述RJ45接口N1的引脚13和14均接地，所述第一芯片RTL8201BL的引脚36与非极性电容C69的一端、极性电容C71的正极和磁珠CR39的另一端相接，所述非极性电容C69的另一端和极性电容C71的负极均接地，所述第一芯片RTL8201BL的引脚37通过电阻R100与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚38通过电阻R88与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚39通过电阻R101与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚40通过电阻R89接地，所述第一芯片RTL8201BL的引脚41通过电阻R86与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚43通过电阻R90接地，所述第一芯片RTL8201BL的引脚44通过电阻R87与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚46与晶振X2的一端和非极性电容C65的一端相接，所述第一芯片RTL8201BL的引脚47与晶振X2的另一端和非极性电容C66的一端相接，所述非极性电容C65的另一端和非极性电容C66的另一端均接地；如图8所示，所述第二以太网通信电路模块3-2包括第二芯片W3100A，第二芯片RTL8201BL，RJ45接口N’1，晶振X3，极性电容C’68和C’71，磁珠CR’38，非极性电容C’49、C’65、C’66、C’67、C’69和C’72，以及电阻R’32、R’33、R’34、R’35和R’93；所述第二芯片W3100A的引脚1与所述DSP芯片TMS320F2182的引脚25相接，所述第二芯片W3100A的引脚2、引脚12、引脚22、引脚38、引脚39、引脚47和引脚58均与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚3、引脚13、引脚23、引脚45、引脚54、引脚56和引脚57均接地，所述第二芯片W3100A的引脚4与第二芯片RTL8201BL的引脚47相接，所述第一芯片W3100A的引脚21～14依次对应与所述DSP芯片TMS320F2182的引脚18、引脚43、引脚80、引脚85、引脚103、引脚108、引脚111、引脚118相接，所述第一芯片W3100A的引脚11～5依次对应与所述DSP芯片TMS320F2182的引脚121、引脚125、引脚130、引脚132、引脚138、引脚141和引脚144相接，所述第一芯片W3100A的引脚32～24依次对应与所述DSP芯片TMS320F2182的引脚21、引脚24、引脚27、引脚30、引脚33、引脚36、引脚39和引脚54相接，所述第二芯片W3100A的引脚33、引脚37、引脚59和引脚60均接地，所述第二芯片W3100A的引脚34和第二芯片RTL8201BL的引脚10均通过电阻R’29与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚35通过电阻R’67与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚36与第二芯片RTL8201BL的引脚9和RJ45接口N’1的引脚11相接且通过电阻R’31与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚40与第二芯片RTL8201BL的引脚21相接，所述第二芯片W3100A的引脚41与第二芯片RTL8201BL的引脚20相接，所述第二芯片W3100A的引脚42与第二芯片RTL8201BL的引脚19相接，所述第二芯片W3100A的引脚43与第二芯片RTL8201BL的引脚18相接，所述第二芯片W3100A的引脚44与第二芯片RTL8201BL的引脚22相接，所述第二芯片W3100A的引脚46与第二芯片RTL8201BL的引脚16相接，所述第二芯片W3100A的引脚48与第二芯片RTL8201BL的引脚1相接，所述第二芯片W3100A的引脚49与第二芯片RTL8201BL的引脚6相接，所述第二芯片W3100A的引脚50与第二芯片RTL8201BL的引脚5相接，所述第二芯片W3100A的引脚51与第二芯片RTL8201BL的引脚4相接，所述第二芯片W3100A的引脚52与第二芯片RTL8201BL的引脚3相接，所述第二芯片W3100A的引脚53与第二芯片RTL8201BL的引脚2相接，所述第二芯片W3100A的引脚55与第二芯片RTL8201BL的引脚7相接，所述第二芯片W3100A的引脚61与所述DSP芯片TMS320F2182的引脚151相接，所述第二芯片W3100A的引脚62与所述DSP芯片TMS320F2182的引脚84相接，所述第二芯片W3100A的引脚63与所述DSP芯片TMS320F2182的引脚42相接；所述第二芯片RTL8201BL的引脚8与磁珠CR’38的一端相接且通过非极性电容C’49接地，所述磁珠CR’38的另一端与第二芯片RTL8201BL的引脚32、非极性电容C’67的一端和极性电容C’68的正极相接，所述第二芯片RTL8201BL的引脚11、引脚17、引脚24、引脚29和引脚35均接地，所述第二芯片RTL8201BL的引脚12通过电阻R’28接地，所述第二芯片RTL8201BL的引脚13与RJ45接口N’1的引脚9相接且通过电阻R’27接地，所述第二芯片RTL8201BL的引脚14和引脚48以及非极性电容C’48的一端、非极性电容C’72的一端和磁珠CR’39的一端均与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚15通过电阻R’25接地，所述第二芯片RTL8201BL的引脚45以及非极性电容C’49的另一端和非极性电容C’72的另一端均接地，所述第二芯片RTL8201BL的引脚25通过电阻R’91接地，所述第二芯片RTL8201BL的引脚26通过电阻R’92与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚28与电阻R’93的一端相接，所述电阻R’93的另一端、非极性电容C’67的另一端和极性电容C’68的负极均接地，所述第二芯片RTL8201BL的引脚30与RJ45接口N’1的引脚8和电阻R’35的一端相接，所述第二芯片RTL8201BL的引脚31与RJ45接口N1的引脚7和电阻R’34的一端相接，所述电阻R’35的另一端和电阻R’34的另一端均通过电容C’51接地，所述第二芯片RTL8201BL的引脚33与RJ45接口N’1的引脚2和电阻R’33的一端相接，所述第二芯片RTL8201BL的引脚34与RJ45接口N’1的引脚1和电阻R’32的一端相接，所述电阻R’33的另一端和电阻R’32的另一端均通过电容C’50接地，所述RJ45接口N’1的引脚6通过电容C’5接地，所述RJ45接口N’1的引脚10通过电阻R’26接地，所述RJ45接口N’1的引脚12通过电阻R’30与+3.3V电源的输出端VDD33相接，所述RJ45接口N’1的引脚13和14均接地，所述第二芯片RTL8201BL的引脚36与非极性电容C’69的一端、极性电容C’71的正极和磁珠CR’39的另一端相接，所述非极性电容C’69的另一端和极性电容C’71的负极均接地，所述第二芯片RTL8201BL的引脚37通过电阻R’100与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚38通过电阻R’88与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚39通过电阻R’101与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚40通过电阻R’89接地，所述第二芯片RTL8201BL的引脚41通过电阻R’86与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚43通过电阻R’90接地，所述第二芯片RTL8201BL的引脚44通过电阻R’87与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚46与晶振X3的一端和非极性电容C’65的一端相接，所述第二芯片RTL8201BL的引脚47与晶振X3的另一端和非极性电容C’66的一端相接，所述非极性电容C’65的另一端和非极性电容C’66的另一端均接地。所述双以太网通信电路模块3主要用于该漏电保护系统与监控上位机或监控系统报告动作参数（动作时间，动作值，动作名称）、时间记录、录波数据和整定参数的互传。采用工业以太网通信具有容易互联、网络速度快、成本低的特点。双以太网通信电路模块3中的一路作为主通信使用，另一路备用，具有通信可靠的优点，而且还能够组成环网。
如图9所示，本实施例中，所述漏电试验电路模块5包括第一支路漏电试验操作电路5-1、第二支路漏电试验操作电路5-2、第三支路漏电试验操作电路5-3、第四支路漏电试验操作电路5-4、第五支路漏电试验操作电路5-5、第六支路漏电试验操作电路5-6、第七支路漏电试验操作电路5-7和第八支路漏电试验操作电路5-8，以及第一支路漏电试验输入电路5-9、第二支路漏电试验输入电路5-10、第三支路漏电试验输入电路5-11、第四支路漏电试验输入电路5-12、第五支路漏电试验输入电路5-13、第六支路漏电试验输入电路5-14、第七支路漏电试验输入电路5-15、第八支路漏电试验输入电路5-16和漏电试验输入驱动电路5-17，所述第一支路漏电试验操作电路5-1包括双常开触点按钮SB1和接地电阻Rg1，所述双常开触点按钮SB1中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg1接地，所述双常开触点按钮SB1中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI01；所述第二支路漏电试验操作电路5-2包括双常开触点按钮SB2和接地电阻Rg2，所述双常开触点按钮SB2中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg2接地，所述双常开触点按钮SB2中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI02；所述第三支路漏电试验操作电路5-3包括双常开触点按钮SB3和接地电阻Rg3，所述双常开触点按钮SB3中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg3接地，所述双常开触点按钮SB3中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI03；所述第四支路漏电试验操作电路5-4包括双常开触点按钮SB4和接地电阻Rg4，所述双常开触点按钮SB4中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg4接地，所述双常开触点按钮SB4中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI04；所述第五支路漏电试验操作电路5-5包括双常开触点按钮SB5和接地电阻Rg5，所述双常开触点按钮SB5中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg5接地，所述双常开触点按钮SB5中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI05；所述第六支路漏电试验操作电路5-6包括双常开触点按钮SB6和接地电阻Rg6，所述双常开触点按钮SB6中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg6接地，所述双常开触点按钮SB6中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI06；所述第七支路漏电试验操作电路5-7包括双常开触点按钮SB7和接地电阻Rg7，所述双常开触点按钮SB7中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg7接地，所述双常开触点按钮SB7中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI07；所述第八支路漏电试验操作电路5-8包括双常开触点按钮SB8和接地电阻Rg8，所述双常开触点按钮SB8中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg8接地，所述双常开触点按钮SB8中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路5-1的输出端DI08；所述第一支路漏电试验输入电路5-9包括第一光耦隔离芯片TLP181，磁珠CR60，非极性电容C42，二极管D16，以及电阻R66、R’66和R180；所述第一光耦隔离芯片TLP181的引脚1与电阻R66的一端、非极性电容C42的一端和二极管D16的负极相接，所述电阻R66的另一端与第一支路漏电试验操作电路5-1的输出端DI01相接，所述第一光耦隔离芯片TLP181的引脚3与二极管D16的正极、非极性电容C42的另一端和电阻R’66的一端相接，所述第一光耦隔离芯片TLP181的引脚4接地，所述第一光耦隔离芯片TLP181的引脚6与磁珠CR60的一端相接，所述磁珠CR60的另一端为第一支路漏电试验输入电路5-9的输出端DIN00且通过电阻R180与+3.3V电源的输出端VDD33相接；所述第二支路漏电试验输入电路5-10包括第二光耦隔离芯片TLP181，磁珠CR61，非极性电容C41，二极管D15，以及电阻R65、R’65和R181；所述第二光耦隔离芯片TLP181的引脚1与电阻R65的一端、非极性电容C41的一端和二极管D15的负极相接，所述电阻R65的另一端与第二支路漏电试验操作电路5-2的输出端DI02相接，所述第二光耦隔离芯片TLP181的引脚3与二极管D15的正极、非极性电容C41的另一端和电阻R’65的一端相接，所述第二光耦隔离芯片TLP181的引脚4接地，所述第二光耦隔离芯片TLP181的引脚6与磁珠CR61的一端相接，所述磁珠CR61的另一端为第二支路漏电试验输入电路5-10的输出端DIN01且通过电阻R181与+3.3V电源的输出端VDD33相接；所述第三支路漏电试验输入电路5-11包括第三光耦隔离芯片TLP181，磁珠CR62，非极性电容C40，二极管D14，以及电阻R64、R’64和R182；所述第三光耦隔离芯片TLP181的引脚1与电阻R64的一端、非极性电容C40的一端和二极管D14的负极相接，所述电阻R64的另一端与第三支路漏电试验操作电路5-3的输出端DI03相接，所述第三光耦隔离芯片TLP181的引脚3与二极管D14的正极、非极性电容C40的另一端和电阻R’64的一端相接，所述第三光耦隔离芯片TLP181的引脚4接地，所述第三光耦隔离芯片TLP181的引脚6与磁珠CR62的一端相接，所述磁珠CR62的另一端为第三支路漏电试验输入电路5-11的输出端DIN02且通过电阻R182与+3.3V电源的输出端VDD33相接；所述第四支路漏电试验输入电路5-12包括第四光耦隔离芯片TLP181，磁珠CR63，非极性电容C39，二极管D13，以及电阻R63、R’63和R183；所述第四光耦隔离芯片TLP181的引脚1与电阻R63的一端、非极性电容C39的一端和二极管D13的负极相接，所述电阻R63的另一端与第四支路漏电试验操作电路5-4的输出端DI04相接，所述第四光耦隔离芯片TLP181的引脚3与二极管D13的正极、非极性电容C39的另一端和电阻R’63的一端相接，所述第四光耦隔离芯片TLP181的引脚4接地，所述第四光耦隔离芯片TLP181的引脚6与磁珠CR63的一端相接，所述磁珠CR63的另一端为第四支路漏电试验输入电路5-12的输出端DIN03且通过电阻R183与+3.3V电源的输出端VDD33相接；所述第五支路漏电试验输入电路5-13包括第五光耦隔离芯片TLP181，磁珠CR64，非极性电容C38，二极管D12，以及电阻R62、R’62和R184；所述第五光耦隔离芯片TLP181的引脚1与电阻R62的一端、非极性电容C38的一端和二极管D12的负极相接，所述电阻R62的另一端与第五支路漏电试验操作电路5-5的输出端DI05相接，所述第五光耦隔离芯片TLP181的引脚3与二极管D12的正极、非极性电容C38的另一端和电阻R’62的一端相接，所述第五光耦隔离芯片TLP181的引脚4接地，所述第五光耦隔离芯片TLP181的引脚6与磁珠CR64的一端相接，所述磁珠CR64的另一端为第五支路漏电试验输入电路5-13的输出端DIN04且通过电阻R184与+3.3V电源的输出端VDD33相接；所述第六支路漏电试验输入电路5-14包括第六光耦隔离芯片TLP181，磁珠CR65，非极性电容C37，二极管D11，以及电阻R61、R’61和R185；所述第六光耦隔离芯片TLP181的引脚1与电阻R61的一端、非极性电容C37的一端和二极管D11的负极相接，所述电阻R61的另一端与第六支路漏电试验操作电路5-6的输出端DI06相接，所述第六光耦隔离芯片TLP181的引脚3与二极管D11的正极、非极性电容C37的另一端和电阻R’61的一端相接，所述第六光耦隔离芯片TLP181的引脚4接地，所述第六光耦隔离芯片TLP181的引脚6与磁珠CR65的一端相接，所述磁珠CR65的另一端为第六支路漏电试验输入电路5-14的输出端DIN05且通过电阻R185与+3.3V电源的输出端VDD33相接；所述第七支路漏电试验输入电路5-15包括第七光耦隔离芯片TLP181，磁珠CR66，非极性电容C36，二极管D10，以及电阻R60、R’60和R186；所述第七光耦隔离芯片TLP181的引脚1与电阻R60的一端、非极性电容C36的一端和二极管D10的负极相接，所述电阻R60的另一端与第七支路漏电试验操作电路5-7的输出端DI07相接，所述第七光耦隔离芯片TLP181的引脚3与二极管D10的正极、非极性电容C36的另一端和电阻R’60的一端相接，所述第七光耦隔离芯片TLP181的引脚4接地，所述第七光耦隔离芯片TLP181的引脚6与磁珠CR66的一端相接，所述磁珠CR66的另一端为第七支路漏电试验输入电路5-15的输出端DIN06且通过电阻R186与+3.3V电源的输出端VDD33相接；所述第八支路漏电试验输入电路5-16包括第八光耦隔离芯片TLP181，磁珠CR67，非极性电容C35，二极管D9，以及电阻R59、R’59和R187；所述第八光耦隔离芯片TLP181的引脚1与电阻R59的一端、非极性电容C35的一端和二极管D9的负极相接，所述电阻R59的另一端与第八支路漏电试验操作电路5-8的输出端DI08相接，所述第八光耦隔离芯片TLP181的引脚3与二极管D9的正极、非极性电容C35的另一端和电阻R’59的一端相接，所述第八光耦隔离芯片TLP181的引脚4接地，所述第八光耦隔离芯片TLP181的引脚6与磁珠CR67的一端相接，所述磁珠CR67的另一端为第八支路漏电试验输入电路5-16的输出端DIN07且通过电阻R187与+3.3V电源的输出端VDD33相接；所述电阻R’66的另一端、电阻R’65的另一端和电阻R’64的另一端均通过相互串接的二极管D23、二极管D25、二极管D27和二极管D33后接地，所述电阻R’63的另一端、电阻R’62的另一端和电阻R’61的另一端均通过相互串接的二极管D25、二极管D27和二极管D33后接地，所述电阻R’60的另一端和电阻R’59的另一端均通过相互串接的二极管D27和二极管D33后接地；所述漏电试验输入驱动电路5-17为第二芯片74LV245，所述第二芯片74LV245的引脚1和引脚20均与+3.3V电源的输出端VDD33相接，所述第二芯片74LV245的引脚2与第一支路漏电试验输入电路5-9的输出端DIN00相接，所述第二芯片74LV245的引脚3与第二支路漏电试验输入电路5-10的输出端DIN01相接，所述第二芯片74LV245的引脚4与第三支路漏电试验输入电路5-11的输出端DIN02相接，所述第二芯片74LV245的引脚5与第四支路漏电试验输入电路5-12的输出端DIN03相接，所述第二芯片74LV245的引脚6与第五支路漏电试验输入电路5-13的输出端DIN04相接，所述第二芯片74LV245的引脚7与第六支路漏电试验输入电路5-14的输出端DIN05相接，所述第二芯片74LV245的引脚8与第七支路漏电试验输入电路5-15的输出端DIN06相接，所述第二芯片74LV245的引脚9与第八支路漏电试验输入电路5-16的输出端DIN07相接，所述第二芯片74LV245的引脚10和引脚19均接地，所述第二芯片74LV245的引脚11～16依次对应与所述DSP芯片TMS320F2182的引脚45～50相接，所述第二芯片74LV245的引脚17与所述DSP芯片TMS320F2182的引脚53相接，所述第二芯片74LV245的引脚18与所述DSP芯片TMS320F2182的引脚55相接；各支路漏电试验操作电路中，双常开触点按钮中的第一个触点用于模拟漏电故障，第二个触点用于向DSP芯片TMS320F2182传送漏电试验操作状态信号，为在漏电试验过程中测量电网的绝缘参数提供信息。
如图10所示，本实施例中，所述漏电跳闸输出电路模块12包括锁存电路模块12-1以及均与锁存电路模块12-1相接的第一支路跳闸输出电路12-2、第二支路跳闸输出电路12-3、第三支路跳闸输出电路12-4、第四支路跳闸输出电路12-5、第五支路跳闸输出电路12-6、第六支路跳闸输出电路12-7、第七支路跳闸输出电路12-8和第八支路跳闸输出电路12-9，所述锁存电路模块12-1包括第一芯片74LV273和第二芯片74LV273，所述第一芯片74LV273的引脚1和第二芯片74LV273的引脚1均与所述DSP芯片TMS320F2182的引脚160相接，所述第二芯片74LV273的引脚3和第二芯片74LV273的引脚8均与所述DSP芯片TMS320F2182的引脚21相接，所述第二芯片74LV273的引脚4和第二芯片74LV273的引脚7均与所述DSP芯片TMS320F2182的引脚24相接，所述第二芯片74LV273的引脚7和第二芯片74LV273的引脚4均与所述DSP芯片TMS320F2182的引脚27相接，所述第二芯片74LV273的引脚8和第二芯片74LV273的引脚3均与所述DSP芯片TMS320F2182的引脚30相接，所述第二芯片74LV273的引脚13和第二芯片74LV273的引脚18均与所述DSP芯片TMS320F2182的引脚33相接，所述第二芯片74LV273的引脚14和第二芯片74LV273的引脚17均与所述DSP芯片TMS320F2182的引脚36相接，所述第二芯片74LV273的引脚17和第二芯片74LV273的引脚14均与所述DSP芯片TMS320F2182的引脚39相接，所述第二芯片74LV273的引脚18和第二芯片74LV273的引脚13均与所述DSP芯片TMS320F2182的引脚54相接；所述第一支路跳闸输出电路12-2包括第一光电隔离芯片TLP127，继电器CKJ1A，磁珠CR56和CR1，以及二极管D01、D02和D52；所述第一光电隔离芯片TLP127的引脚1通过电阻R137与所述第一芯片74LV273的引脚9相接，所述第一光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚2相接，所述第一光电隔离芯片TLP127的引脚4与磁珠CR56的一端和二极管D52的正极相接，所述磁珠CR56的另一端通过磁珠CR1与二极管D01的正极相接，所述二极管D01的负极与二极管D02的负极和继电器CKJ1A的线包的一端相接，所述二极管D52的负极通过电阻R150接地，所述二极管D02的正极和继电器CKJ1A的线包的另一端均接地，所述第一光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第二支路跳闸输出电路12-3包括第二光电隔离芯片TLP127，继电器CKJ2A，磁珠CR55和CR2，以及二极管D03、D04和D50；所述第二光电隔离芯片TLP127的引脚1通过电阻R136与所述第一芯片74LV273的引脚6相接，所述第二光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚5相接，所述第二光电隔离芯片TLP127的引脚4与磁珠CR55的一端和二极管D50的正极相接，所述磁珠CR55的另一端通过磁珠CR2与二极管D03的正极相接，所述二极管D03的负极与二极管D04的负极和继电器CKJ2A的线包的一端相接，所述二极管D50的负极通过电阻R150接地，所述二极管D04的正极和继电器CKJ2A的线包的另一端均接地，所述第二光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第三支路跳闸输出电路12-4包括第三光电隔离芯片TLP127，继电器CKJ3A，磁珠CR54和CR3，以及二极管D05、D06和D48；所述第三光电隔离芯片TLP127的引脚1通过电阻R135与所述第一芯片74LV273的引脚5相接，所述第三光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚6相接，所述第三光电隔离芯片TLP127的引脚4与磁珠CR54的一端和二极管D48的正极相接，所述磁珠CR54的另一端通过磁珠CR3与二极管D05的正极相接，所述二极管D05的负极与二极管D06的负极和继电器CKJ3A的线包的一端相接，所述二极管D48的负极通过电阻R150接地，所述二极管D06的正极和继电器CKJ3A的线包的另一端均接地，所述第三光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第四支路跳闸输出电路12-5包括第四光电隔离芯片TLP127，继电器CKJ4A，磁珠CR53和CR4，以及二极管D07、D08和D46；所述第四光电隔离芯片TLP127的引脚1通过电阻R134与所述第一芯片74LV273的引脚2相接，所述第四光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚9相接，所述第四光电隔离芯片TLP127的引脚4与磁珠CR53的一端和二极管D46的正极相接，所述磁珠CR53的另一端通过磁珠CR4与二极管D07的正极相接，所述二极管D07的负极与二极管D08的负极和继电器CKJ4A的线包的一端相接，所述二极管D46的负极通过电阻R150接地，所述二极管D08的正极和继电器CKJ4A的线包的另一端均接地，所述第四光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第五支路跳闸输出电路12-6包括第五光电隔离芯片TLP127，继电器CKJ5A，磁珠CR52和CR5，以及二极管D09、D10和D44；所述第五光电隔离芯片TLP127的引脚1通过电阻R133与所述第一芯片74LV273的引脚19相接，所述第五光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚12相接，所述第五光电隔离芯片TLP127的引脚4与磁珠CR52的一端和二极管D44的正极相接，所述磁珠CR52的另一端通过磁珠CR5与二极管D09的正极相接，所述二极管D09的负极与二极管D10的负极和继电器CKJ5A的线包的一端相接，所述二极管D44的负极通过电阻R150接地，所述二极管D10的正极和继电器CKJ5A的线包的另一端均接地，所述第五光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第六支路跳闸输出电路12-7包括第六光电隔离芯片TLP127，继电器CKJ6A，磁珠CR51和CR6，以及二极管D11、D12和D42；所述第六光电隔离芯片TLP127的引脚1通过电阻R132与所述第一芯片74LV273的引脚16相接，所述第六光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚15相接，所述第六光电隔离芯片TLP127的引脚4与磁珠CR51的一端和二极管D42的正极相接，所述磁珠CR51的另一端通过磁珠CR6与二极管D11的正极相接，所述二极管D11的负极与二极管D12的负极和继电器CKJ6A的线包的一端相接，所述二极管D42的负极通过电阻R150接地，所述二极管D12的正极和继电器CKJ6A的线包的另一端均接地，所述第六光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第七支路跳闸输出电路12-8包括第七光电隔离芯片TLP127，继电器CKJ7A，磁珠CR50和CR7，以及二极管D13、D14和D40；所述第七光电隔离芯片TLP127的引脚1通过电阻R131与所述第一芯片74LV273的引脚15相接，所述第七光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚16相接，所述第七光电隔离芯片TLP127的引脚4与磁珠CR50的一端和二极管D40的正极相接，所述磁珠CR50的另一端通过磁珠CR7与二极管D13的正极相接，所述二极管D13的负极与二极管D14的负极和继电器CKJ7A的线包的一端相接，所述二极管D40的负极通过电阻R150接地，所述二极管D14的正极和继电器CKJ7A的线包的另一端均接地，所述第七光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第八支路跳闸输出电路12-9包括第八光电隔离芯片TLP127，继电器CKJ8A，磁珠CR49和CR8，以及二极管D15、D16和D38；所述第八光电隔离芯片TLP127的引脚1通过电阻R130与所述第一芯片74LV273的引脚12相接，所述第八光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚19相接，所述第八光电隔离芯片TLP127的引脚4与磁珠CR49的一端和二极管D38的正极相接，所述磁珠CR49的另一端通过磁珠CR8与二极管D15的正极相接，所述二极管D15的负极与二极管D16的负极和继电器CKJ8A的线包的一端相接，所述二极管D38的负极通过电阻R150接地，所述二极管D16的正极和继电器CKJ8A的线包的另一端均接地，所述第八光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接。所述漏电跳闸输出电路模块12是系统发生故障后，故障支路跳闸命令输出执行部分，跳闸命令通过继电器的空结点输出给线路中的断路器，由于煤矿井下供电系统没有直流母线电源，因此提供+24V电源供电。
结合图11，本发明所述的矿井低压电网自适应选择性漏电保护方法，包括以下步骤：
步骤一、漏电信号的获取：电网电压及零序电压传变电路模块9对电网电压和零序电压进行实时检测并将检测到的信号输出给消噪及滤波电路模块8，多个支路零序电流传变电路模块10分别对多条支路的零序电流进行实时检测并将检测到的信号输出给消噪及滤波电路模块8，消噪及滤波电路模块8对电网电压信号、零序电压信号和多条支路的零序电流信号进行消噪及滤波处理；
步骤二、漏电信号的采集、存储及分析处理：A/D转换电路模块4在微控制器模块1的控制下，对经过消噪及滤波处理的电网电压信号、零序电压信号和多条支路的零序电流信号进行周期采样，并对每一采样周期内所采集的信号进行A/D转换后输出给微控制器模块1，微控制器模块1将其接收到的电网电压信号和零序电压信号以及多条支路零序电流信号存储到数据存储器模块2中，并对信号进行分析处理，得到电网电压、电网零序电压和各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm并存储到数据存储器模块2中；其中，m为支路总数且为自然数；
步骤三、判断是否存在人工漏电试验：微控制器模块1对漏电试验电路模块5输出的信号进行实时检测，当检测到漏电试验电路模块5有信号输出时，判断为存在人工漏电试验，执行步骤四；否则，当检测不到漏电试验电路模块5有信号输出时，判断为不存在人工漏电试验，执行步骤六；
步骤四、人工漏电试验故障判断及判断结果输出：微控制器模块1将其分析处理得到的半个周波内的多个电网零序电压与设定的电网零序电压门槛值Uop相比较，当多个电网零序电压中有小于电网零序电压门槛值Uop的时，返回步骤二，否则，当多个电网零序电压均大于电网零序电压门槛值Uop时，判断为人工漏电试验发生，并启动人工漏电的选漏判断，首先，微控制器模块1调用功率方向保护法漏电支路选择模块，并按照功率方向保护法选择漏电支路，即将其此时分析处理得到的各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm与0相比较，将各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm中小于0的支路判断为漏电支路，功率方向保护法选漏成功，微控制器模块1发出跳闸命令并通过漏电跳闸输出电路模块12传输给漏电支路中的断路器，控制漏电支路跳闸，然后，执行步骤五；否则，当各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm均大于0时，说明功率方向保护法选漏不成功，微控制器模块1再调用信号距离模型保护法漏电支路选择模块，并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路，微控制器模块1发出跳闸命令并通过漏电跳闸输出电路模块12传输给漏电支路中的断路器，控制漏电支路跳闸，然后，执行步骤五；
步骤五、绝缘参数测量及存储：所述微控制器模块1调用绝缘参数及补偿电感计算模块计算出第k条支路的对地绝缘电阻值rk、第k条支路的对地电容值ck、电网总的对地绝缘电阻值r、电网总的对地电容值C和补偿电感值L并存储到数据存储器模块2中，然后，返回步骤二；其中，k=1、2、…、m；
步骤六、电网漏电判断，其具体过程如下：
步骤601、计算漏电电阻Rg：微控制器模块1根据公式计算出漏电电阻Rg，其中，Ua为电网电压、U0为电网零序电压，ω为角频率；
步骤602、判断电网是否漏电：首先，重复步骤601，计算出连续半个周波内的多个漏电电阻值Rg，然后，微控制器模块1将半个周波内的多个漏电电阻值Rg与设定的漏电动作电阻值Rop相比较，当连续半个周波内的多个漏电电阻值Rg均小于漏电动作电阻值Rop时，判断为电网漏电发生，执行步骤603，否则，判断为电网未发生漏电，返回步骤二；
步骤603、选择漏电支路：首先，微控制器模块1调用功率方向保护法漏电支路选择模块，并按照功率方向保护法选择漏电支路，即将其此时分析处理得到的各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm与0相比较，将各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm中小于0的支路判断为漏电支路，说明功率方向保护法选漏成功；否则，当各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm均大于0时，说明功率方向保护法选漏不成功，微控制器模块1再调用信号距离模型保护法漏电支路选择模块，并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路；
步骤七、电网漏电判断结果输出及漏电保护：当干线漏电时，微控制器模块1通过双以太网通信电路模块3向外发送干线漏电故障信号；当支路漏电时，微控制器模块1发出跳闸命令并通过漏电跳闸输出电路模块12传输给漏电支路中的断路器，控制漏电支路跳闸，同时，微控制器模块1通过双以太网通信电路模块3向外发送支路漏电故障信号。
本实施例中，步骤四和步骤603中，微控制器模块1调用信号距离模型保护法漏电支路选择模块并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路的具体过程如下：
步骤Ⅰ、微控制器模块1对其分析处理得到的人工漏电或电网漏电发生后半个周波内的m条支路的零序电流采样值进行进一步分析处理，根据公式
Figure BDA0000382221190000321
计算得到第k条支路和第j条支路的零序电流距离Δkj，并组成零序电流距离矩阵D=（Δkj）m×m；其中，ik(n)为第k条支路在n点的零序电流采样值，ij(n)为第j条支路在n点的零序电流采样值，N为每条支路在人工漏电或电网漏电发生后半个周波内的采样点数，k=1、2、…、m，j=1、2、…、m；
步骤Ⅱ、微控制器模块1根据公式 e k = max 1 ≤ k ≤ 8 ( Δ kj ) - [ Σ j = 1 m Δ kj - max 1 ≤ k ≤ 8 ( Δ kj ) ] / ( m - 2 ) 计算得到零序电流距离矩阵D第k列的明显大距离差ek，并组成选漏向量E=[e1,e2,...,em]；其中，为零序电流距离矩阵D中第k列的最大元素，k=1、2、…、m；
步骤Ⅲ、首先，微控制器模块1根据公式计算得到零序电流距离矩阵D第k列的明显大距离差ek的区域像fk，并组成区域像向量F=[f1,f2,...,fm]；其中，
Figure BDA0000382221190000325
为选漏向量E中的最小元素，
Figure BDA0000382221190000326
为选漏向量E中的最大元素，k=1、2、…、m；然后，微控制器模块1根据公式计算得到区域像向量F的明显小区域像差p，其中，
Figure BDA0000382221190000328
为区域像向量F中的次小元素，
Figure BDA0000382221190000329
为区域像向量F中的最小元素；
步骤Ⅳ、微控制器模块1将明显小区域像差p与设定的明显小区域像差门槛值pset相比较，当p＜pset时，判断为干线漏电；否则，当p≥pset时，判断为支路漏电时，并选择出选漏向量E中最小元素对应的支路作为漏电支路。
采用信号距离模型保护法判断是干线漏电还是支路漏电，不需要复杂的数学运算，容易实现，而传统应用小波变换分析暂态信号的算法复杂。信号距离模型保护法对波形分析具有普遍适用性，与现有技术相比，优点明显，主要表现为：（1）能够综合反映信号中每一频率分量相位关系及幅值信息，不需要复杂的频率变换，无需直接计算故障稳态信号幅值和相角，算法简单、快捷；（2）采用故障发生后半个周波的暂态数据，即可实现快速选漏，区别漏电支路和非漏电支路的特征量明显不同，距离差有1个数量级的差别，具有较高选漏灵敏性；（3）不仅能够实现横向选择性瞬动；而且可以实现纵向选择性瞬动，不再依靠延时；横向选择具有自适应性。而传统选漏方法纵向选择性依靠延时，故障危害时间长，人身触电危险性大；（4）不受不同线路、漏电电阻、漏电角、故障位置等因素的影响，有很强的抗噪声干扰能力。
本实施例中，步骤五中所述微控制器模块1调用绝缘参数及补偿电感计算模块计算出第k条支路的对地绝缘电阻值rk、第k条支路的对地电容值ck、电网总的对地绝缘电阻值r、电网总的对地电容值C和补偿电感值L的具体过程如下：
步骤401、测出除漏电试验支路之外的其它支路的绝缘参数及补偿电感：首先，微控制器模块1根据公式rkj=U0j/（I0kjcosφ0kj）计算得到第j条支路做漏电试验时第k条支路的对地绝缘电阻值rkj；接着，微控制器模块1根据公式ckj=（I0jksinφ0kj）/U0jω计算得到第j条支路做漏电试验时第k条支路的对地电容值ckj；然后，微控制器模块1根据公式
Figure BDA0000382221190000331
计算得到第j条支路做漏电试验时补偿电感值Lj；其中，j=1、2、…、m，k=1、2、…、m，k≠j，U0j为第j条支路做漏电试验时的电网零序电压，I0kj为第j条支路做漏电试验时第k条支路的零序电流，φ0kj为第j条支路做漏电试验时第k条支路的零序电流超前于电网零序电压的角度；漏电试验从支路1开始到支路m依次进行，每次做漏电试验时测出除试验支路之外的其它支路的绝缘参数及补偿电感；
步骤402、计算各支路的对地绝缘参数的测量值：首先，微控制器模块1根据公式
Figure BDA0000382221190000332
计算得到第k条支路的对地绝缘电阻值rk；接着，微控制器模块1根据公式
Figure BDA0000382221190000333
计算得到第k条支路的对地电容值ck；然后，微控制器模块1根据公式计算得到补偿电感值L；
步骤403、计算电网总的绝缘参数：首先，微控制器模块1根据公式
Figure BDA0000382221190000335
计算得到电网总的对地绝缘电阻值r；然后，微控制器模块1根据公式
Figure BDA0000382221190000336
计算得到电网总的对地电容值C。
在实际使用中，每天都要对多个支路依次进行漏电试验，因此采用以上的绝缘参数测量方法，不仅能够迅速、准确地测得电网总的绝缘参数，还能迅速、准确、细节性地测出每一个支路的对地绝缘电阻和对地电容，能够方便地实现判漏和选漏。
本实施例中，步骤四中所述电网零序电压门槛值Uop的取值为电网电压的0.15倍；步骤602中设定的漏电动作电阻值Rop的取值依据MT189-88《矿用隔爆型检漏继电器》的规定，当电网为1140V时，漏电动作电阻值Rop取20kΩ；当电网为660V时，漏电动作电阻值Rop取11kΩ；步骤Ⅳ中所述明显小区域像差门槛值pset的取值为0.5。
为了验证本发明的技术效果，进行了380V系统不同情况下的漏电试验和1140V系统的随机试验，试验结果分别如表1和表2所示：
表1 380V系统不同情况下的漏电试验结果
Figure BDA0000382221190000337
Figure BDA0000382221190000341
由表1的试验结果可知，通过漏电电阻的检测值来判断漏电是否发生，作为选漏启动判据，不受系统电压波动和网络结构参数变化的影响，直接用漏电电阻判断漏电发生的方式比传统应用零序电压和零序电流的方法具有更高的可靠性。对选漏判断而言，在不同的补偿状态，不同支路变化、不同的系统参数、系统电压变化、不同漏电电阻等条件下漏电保护装置都可准确选择漏电支路，具有高的自适应性。
表2 1140V系统的随机试验结果
Figure BDA0000382221190000342
由表1的试验结果可知，本发明能较好的区分干线漏电和支线漏电，实现漏电保护的纵向选择性瞬动，且具有较强的系统抗干扰性。
以上所述，仅是本发明的较佳实施例，并非对本发明作任何限制，凡是根据本发明技术实质对以上实施例所作的任何简单修改、变更以及等效结构变化，均仍属于本发明技术方案的保护范围内。

Claims (10)

1.一种矿井低压电网自适应选择性漏电保护系统，其特征在于：包括微控制器模块（1）以及与微控制器模块（1）相接的数据存储器模块（2）和双以太网通信电路模块（3），所述微控制器模块（1）的输入端接有A/D转换电路模块（4）、漏电试验电路模块（5）、时钟电路模块（6）和按键操作电路模块（7），所述A/D转换电路模块（4）的输入端接有消噪及滤波电路模块（8），所述消噪及滤波电路模块（8）的输入端接有电网电压及零序电压传变电路模块（9）和多个支路零序电流传变电路模块（10），所述微控制器模块（1）的输出端接有液晶显示电路模块（11）和漏电跳闸输出电路模块（12）。
2.按照权利要求1所述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述电网电压及零序电压传变电路模块（9）包括三相五柱式电压互感器PT1、电压互感器TV9和TV10，瞬态抑制二极管TVS9和TVS10，多孔磁珠CR9和CR10，电阻R9和R10，以及非极性电容C9和C10；所述三相五柱式电压互感器PT1的辅助二次绕组的一端与所述电压互感器TV9的一次绕组的一端相接，所述三相五柱式电压互感器PT1的辅助二次绕组的另一端与所述电压互感器TV9的一次绕组的另一端相接，所述电压互感器TV9的二次绕组的一端与瞬态抑制二极管TVS9的引脚1和多孔磁珠CR9的引脚1相接，所述电压互感器TV9的二次绕组的另一端与瞬态抑制二极管TVS9的引脚2和多孔磁珠CR9的引脚4相接，所述多孔磁珠CR9的引脚2与电阻R9的一端相接，所述电阻R9的另一端与非极性电容C9的一端相接且为所述电网电压及零序电压传变电路模块（9）的零序电压输出端AIN10，所述多孔磁珠CR9的引脚3和非极性电容C9的另一端均接地；所述三相五柱式电压互感器PT1的主二次绕组的一端与所述电压互感器TV10的一次绕组的一端相接，所述三相五柱式电压互感器PT1的主二次绕组的另一端与所述电压互感器TV10的一次绕组的另一端相接，所述电压互感器TV10的二次绕组的一端与瞬态抑制二极管TVS10的引脚1和多孔磁珠CR10的引脚1相接，所述电压互感器TV10的二次绕组的另一端与瞬态抑制二极管TVS10的引脚2和多孔磁珠CR10的引脚4相接，所述多孔磁珠CR10的引脚2与电阻R10的一端相接，所述电阻R10的另一端与非极性电容C10的一端相接且为所述电网电压及零序电压传变电路模块（9）的电网电压输出端AIN09，所述多孔磁珠CR10的引脚3和非极性电容C10的另一端均接地；所述支路零序电流传变电路（10）的数量为8个且分别为第一支路零序电流传变电路（10-1）、第二支路零序电流传变电路（10-2）、第三支路零序电流传变电路（10-3）、第四支路零序电流传变电路（10-4）、第五支路零序电流传变电路（10-5）、第六支路零序电流传变电路（10-6）、第七支路零序电流传变电路（10-7）和第八支路零序电流传变电路（10-8），所述第一支路零序电流传变电路（10-1）包括第一零序电流互感器CT1，电压互感器TV1，瞬态抑制二极管TVS1，多孔磁珠CR1，电阻R1和R13以及非极性电容C1；所述第一零序电流互感器CT1的一个输出端与电阻R13的一端和电压互感器TV1的一次绕组的一端相接，所述第一零序电流互感器CT1的另一个输出端与电阻R13的另一端和电压互感器TV1的一次绕组的另一端相接，所述电压互感器TV1的二次绕组的一端与瞬态抑制二极管TVS1的引脚1和多孔磁珠CR1的引脚1相接，所述电压互感器TV1的二次绕组的另一端与瞬态抑制二极管TVS1的引脚2和多孔磁珠CR1的引脚4相接，所述多孔磁珠CR1的引脚2与电阻R1的一端相接，所述电阻R1的另一端与非极性电容C1的一端相接且为所述第一支路零序电流传变电路（10-1）的零序电流输出端AIN01，所述多孔磁珠CR1的引脚3和非极性电容C1的另一端均接地；所述第二支路零序电流传变电路（10-2）包括第二零序电流互感器CT2，电压互感器TV2，瞬态抑制二极管TVS2，多孔磁珠CR2，电阻R2和R14以及非极性电容C2；所述第二零序电流互感器CT2的一个输出端与电阻R14的一端和电压互感器TV2的一次绕组的一端相接，所述第二零序电流互感器CT2的另一个输出端与电阻R14的另一端和电压互感器TV2的一次绕组的另一端相接，所述电压互感器TV2的二次绕组的一端与瞬态抑制二极管TVS2的引脚1和多孔磁珠CR2的引脚1相接，所述电压互感器TV2的二次绕组的另一端与瞬态抑制二极管TVS2的引脚2和多孔磁珠CR2的引脚4相接，所述多孔磁珠CR2的引脚2与电阻R2的一端相接，所述电阻R2的另一端与非极性电容C2的一端相接且为所述第二支路零序电流传变电路（10-2）的零序电流输出端AIN02，所述多孔磁珠CR2的引脚3和非极性电容C2的另一端均接地；所述第三支路零序电流传变电路（10-3）包括第三零序电流互感器CT3，电压互感器TV3，瞬态抑制二极管TVS3，多孔磁珠CR3，电阻R3和R15以及非极性电容C3；所述第三零序电流互感器CT3的一个输出端与电阻R15的一端和电压互感器TV3的一次绕组的一端相接，所述第三零序电流互感器CT3的另一个输出端与电阻R15的另一端和电压互感器TV3的一次绕组的另一端相接，所述电压互感器TV3的二次绕组的一端与瞬态抑制二极管TVS3的引脚1和多孔磁珠CR3的引脚1相接，所述电压互感器TV3的二次绕组的另一端与瞬态抑制二极管TVS3的引脚2和多孔磁珠CR3的引脚4相接，所述多孔磁珠CR3的引脚2与电阻R3的一端相接，所述电阻R3的另一端与非极性电容C3的一端相接且为所述第三支路零序电流传变电路（10-3）的零序电流输出端AIN03，所述多孔磁珠CR3的引脚3和非极性电容C3的另一端均接地；所述第四支路零序电流传变电路（10-4）包括第四零序电流互感器CT4，电压互感器TV4，瞬态抑制二极管TVS4，多孔磁珠CR4，电阻R4和R16以及非极性电容C4；所述第四零序电流互感器CT4的一个输出端与电阻R16的一端和电压互感器TV4的一次绕组的一端相接，所述第四零序电流互感器CT4的另一个输出端与电阻R16的另一端和电压互感器TV4的一次绕组的另一端相接，所述电压互感器TV4的二次绕组的一端与瞬态抑制二极管TVS4的引脚1和多孔磁珠CR4的引脚1相接，所述电压互感器TV4的二次绕组的另一端与瞬态抑制二极管TVS4的引脚2和多孔磁珠CR4的引脚4相接，所述多孔磁珠CR4的引脚2与电阻R4的一端相接，所述电阻R4的另一端与非极性电容C4的一端相接且为所述第四支路零序电流传变电路（10-4）的零序电流输出端AIN04，所述多孔磁珠CR4的引脚3和非极性电容C4的另一端均接地；所述第五支路零序电流传变电路（10-5）包括第五零序电流互感器CT5，电压互感器TV5，瞬态抑制二极管TVS5，多孔磁珠CR5，电阻R5和R17以及非极性电容C5；所述第五零序电流互感器CT5的一个输出端与电阻R17的一端和电压互感器TV5的一次绕组的一端相接，所述第五零序电流互感器CT5的另一个输出端与电阻R17的另一端和电压互感器TV5的一次绕组的另一端相接，所述电压互感器TV5的二次绕组的一端与瞬态抑制二极管TVS5的引脚1和多孔磁珠CR5的引脚1相接，所述电压互感器TV5的二次绕组的另一端与瞬态抑制二极管TVS5的引脚2和多孔磁珠CR5的引脚4相接，所述多孔磁珠CR5的引脚2与电阻R5的一端相接，所述电阻R5的另一端与非极性电容C5的一端相接且为所述第五支路零序电流传变电路（10-5）的零序电流输出端AIN05，所述多孔磁珠CR5的引脚3和非极性电容C5的另一端均接地；所述第六支路零序电流传变电路（10-6）包括第六零序电流互感器CT6，电压互感器TV6，瞬态抑制二极管TVS6，多孔磁珠CR6，电阻R6和R18以及非极性电容C6；所述第六零序电流互感器CT6的一个输出端与电阻R18的一端和电压互感器TV6的一次绕组的一端相接，所述第六零序电流互感器CT6的另一个输出端与电阻R18的另一端和电压互感器TV6的一次绕组的另一端相接，所述电压互感器TV6的二次绕组的一端与瞬态抑制二极管TVS6的引脚1和多孔磁珠CR6的引脚1相接，所述电压互感器TV6的二次绕组的另一端与瞬态抑制二极管TVS6的引脚2和多孔磁珠CR7的引脚4相接，所述多孔磁珠CR6的引脚2与电阻R6的一端相接，所述电阻R6的另一端与非极性电容C6的一端相接且为所述第六支路零序电流传变电路（10-6）的零序电流输出端AIN06，所述多孔磁珠CR6的引脚3和非极性电容C6的另一端均接地；所述第七支路零序电流传变电路（10-7）包括第七零序电流互感器CT7，电压互感器TV7，瞬态抑制二极管TVS7，多孔磁珠CR7，电阻R7和R19以及非极性电容C7；所述第七零序电流互感器CT7的一个输出端与电阻R19的一端和电压互感器TV7的一次绕组的一端相接，所述第七零序电流互感器CT7的另一个输出端与电阻R19的另一端和电压互感器TV7的一次绕组的另一端相接，所述电压互感器TV7的二次绕组的一端与瞬态抑制二极管TVS7的引脚1和多孔磁珠CR7的引脚1相接，所述电压互感器TV7的二次绕组的另一端与瞬态抑制二极管TVS7的引脚2和多孔磁珠CR7的引脚4相接，所述多孔磁珠CR7的引脚2与电阻R7的一端相接，所述电阻R7的另一端与非极性电容C7的一端相接且为所述第七支路零序电流传变电路（10-7）的零序电流输出端AIN07，所述多孔磁珠CR7的引脚3和非极性电容C7的另一端均接地；所述第八支路零序电流传变电路（10-8）包括第八零序电流互感器CT8，电压互感器TV8，瞬态抑制二极管TVS8，多孔磁珠CR8，电阻R8和R20以及非极性电容C8；所述第八零序电流互感器CT8的一个输出端与电阻R20的一端和电压互感器TV8的一次绕组的一端相接，所述第八零序电流互感器CT8的另一个输出端与电阻R20的另一端和电压互感器TV8的一次绕组的另一端相接，所述电压互感器TV8的二次绕组的一端与瞬态抑制二极管TVS8的引脚1和多孔磁珠CR8的引脚1相接，所述电压互感器TV8的二次绕组的另一端与瞬态抑制二极管TVS8的引脚2和多孔磁珠CR8的引脚4相接，所述多孔磁珠CR8的引脚2与电阻R8的一端相接，所述电阻R8的另一端与非极性电容C8的一端相接且为所述第八支路零序电流传变电路（10-8）的零序电流输出端AIN08，所述多孔磁珠CR8的引脚3和非极性电容C8的另一端均接地。
3.按照权利要求2所述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述微控制器模块（1）主要由DSP芯片TMS320F2182构成。
4.按照权利要求3所述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述消噪及滤波电路模块（8）包括分别用于对第一支路零序电流传变电路（10-1）、第二支路零序电流传变电路（10-2）、第三支路零序电流传变电路（10-3）、第四支路零序电流传变电路（10-4）、第五支路零序电流传变电路（10-5）、第六支路零序电流传变电路（10-6）、第七支路零序电流传变电路（10-7）和第八支路零序电流传变电路（10-8）输出的零序电流信号进行消噪滤波处理的第一消噪及滤波电路（8-1）、第二消噪及滤波电路（8-2）、第三消噪及滤波电路（8-3）、第四消噪及滤波电路（8-4）、第五消噪及滤波电路（8-5）、第六消噪及滤波电路（8-6）、第七消噪及滤波电路（8-7）和第八消噪及滤波电路（8-8），以及分别用于对电网电压及零序电压传变电路模块（9）输出的电网电压信号和零序电压信号进行消噪滤波处理的第九消噪及滤波电路（8-9）和第十消噪及滤波电路（8-10）；所述第一消噪及滤波电路（8-1）由电阻R16和R17，以及磁珠CR25和非极性电容C27组成；所述磁珠CR25的一端与所述第一支路零序电流传变电路（10-1）的零序电流输出端AIN01相接，所述磁珠CR25的另一端与电阻R16的一端和电阻R17的一端相接，所述电阻R17的另一端与非极性电容C27的一端相接且为所述第一消噪及滤波电路（8-1）的输出端AIN01AD，所述电阻R16的另一端和非极性电容C27的另一端均接地；所述第二消噪及滤波电路（8-2）由电阻R14和R15，以及磁珠CR24和非极性电容C26组成；所述磁珠CR24的一端与所述第二支路零序电流传变电路（10-2）的零序电流输出端AIN02相接，所述磁珠CR24的另一端与电阻R14的一端和电阻R15的一端相接，所述电阻R15的另一端与非极性电容C26的一端相接且为所述第二消噪及滤波电路（8-2）的输出端AIN02AD，所述电阻R14的另一端和非极性电容C26的另一端均接地；所述第三消噪及滤波电路（8-3）由电阻R12和R13，以及磁珠CR23和非极性电容C25组成；所述磁珠CR23的一端与所述第三支路零序电流传变电路（10-3）的零序电流输出端AIN03相接，所述磁珠CR23的另一端与电阻R12的一端和电阻R13的一端相接，所述电阻R13的另一端与非极性电容C25的一端相接且为所述第三消噪及滤波电路（8-3）的输出端AIN03AD，所述电阻R12的另一端和非极性电容C25的另一端均接地；所述第四消噪及滤波电路（8-4）由电阻R10和R11，以及磁珠CR22和非极性电容C24组成；所述磁珠CR22的一端与所述第四支路零序电流传变电路（10-4）的零序电流输出端AIN04相接，所述磁珠CR22的另一端与电阻R10的一端和电阻R11的一端相接，所述电阻R11的另一端与非极性电容C24的一端相接且为所述第四消噪及滤波电路（8-4）的输出端AIN04AD，所述电阻R10的另一端和非极性电容C24的另一端均接地；所述第五消噪及滤波电路（8-5）由电阻R8和R9，以及磁珠CR21和非极性电容C23组成；所述磁珠CR21的一端与所述第五支路零序电流传变电路（10-5）的零序电流输出端AIN05相接，所述磁珠CR21的另一端与电阻R8的一端和电阻R9的一端相接，所述电阻R9的另一端与非极性电容C23的一端相接且为所述第五消噪及滤波电路（8-5）的输出端AIN05AD，所述电阻R8的另一端和非极性电容C23的另一端均接地；所述第六消噪及滤波电路（8-6）由电阻R6和R7，以及磁珠CR20和非极性电容C22组成；所述磁珠CR20的一端与所述第六支路零序电流传变电路（10-6）的零序电流输出端AIN06相接，所述磁珠CR20的另一端与电阻R6的一端和电阻R7的一端相接，所述电阻R7的另一端与非极性电容C22的一端相接且为所述第六消噪及滤波电路（8-6）的输出端AIN06AD，所述电阻R6的另一端和非极性电容C22的另一端均接地；所述第七消噪及滤波电路（8-7）由电阻R4和R5，以及磁珠CR19和非极性电容C21组成；所述磁珠CR19的一端与所述第七支路零序电流传变电路（10-7）的零序电流输出端AIN07相接，所述磁珠CR19的另一端与电阻R4的一端和电阻R5的一端相接，所述电阻R5的另一端与非极性电容C21的一端相接且为所述第七消噪及滤波电路（8-7）的输出端AIN07AD，所述电阻R4的另一端和非极性电容C21的另一端均接地；所述第八消噪及滤波电路（8-8）由电阻R2和R3，以及磁珠CR18和非极性电容C20组成；所述磁珠CR18的一端与所述第八支路零序电流传变电路（10-8）的零序电流输出端AIN08相接，所述磁珠CR18的另一端与电阻R2的一端和电阻R3的一端相接，所述电阻R3的另一端与非极性电容C20的一端相接且为所述第八消噪及滤波电路（8-8）的输出端AIN08AD，所述电阻R2的另一端和非极性电容C20的另一端均接地；所述第九消噪及滤波电路（8-9）由电阻R49和R50，以及磁珠CR37和非极性电容C58组成；所述磁珠CR37的一端与所述电网电压及零序电压传变电路模块（9）的电网电压输出端AIN09相接，所述磁珠CR37的另一端与电阻R49的一端和电阻R50的一端相接，所述电阻R50的另一端与非极性电容C58的一端相接且为所述第九消噪及滤波电路（8-9）的输出端AIN09AD，所述电阻R49的另一端和非极性电容C58的另一端均接地；所述第十消噪及滤波电路（8-10）由电阻R47和R48，以及磁珠CR36和非极性电容C57组成；所述磁珠CR36的一端与所述电网电压及零序电压传变电路模块（9）的零序电压输出端AIN10相接，所述磁珠CR36的另一端与电阻R47的一端和电阻R48的一端相接，所述电阻R48的另一端与非极性电容C57的一端相接且为所述第十消噪及滤波电路（8-10）的输出端AIN10AD，所述电阻R47的另一端和非极性电容C57的另一端均接地；所述A/D转换电路模块（4）包括A/D转换器TLC3578，A/D转换器TLC3574，芯片REF198，第一芯片74LV245，电阻R196、R197、R198、R199、R190、R200、R201和R202，非极性电容C73、C75、C78、C79和C85，以及极性电容C12、C13、C74、C76和C86；所述A/D转换器TLC3578的引脚1和A/D转换器TLC3574的引脚1均与所述DSP芯片TMS320F2182的引脚34相接且通过电阻R196与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚2、引脚7和引脚24以及A/D转换器TLC3574的引脚2、引脚7和引脚24均与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚3和A/D转换器TLC3574的引脚3均与所述DSP芯片TMS320F2182的引脚40相接且通过电阻R197与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚4与所述DSP芯片TMS320F2182的引脚79相接且通过电阻R200与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3574的引脚4与所述DSP芯片TMS320F2182的引脚83相接且通过电阻R199与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚5和A/D转换器TLC3574的引脚5均与所述DSP芯片TMS320F2182的引脚41相接且通过电阻R198与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3578的引脚6和A/D转换器TLC3574的引脚6均接地，所述A/D转换器TLC3578的引脚8与所述第一芯片74LV245的引脚9相接且通过电阻R201与+3.3V电源的输出端VDD33相接，所述A/D转换器TLC3574的引脚8与所述第一芯片74LV245的引脚8相接且通过电阻R202与+3.3V电源的输出端VDD33相接，所述第一芯片74LV245的引脚1、引脚10和引脚19均接地，所述第一芯片74LV245的引脚20与+3.3V电源的输出端VDD33相接，所述第一芯片74LV245的引脚18～15依次对应与所述DSP芯片TMS320F2182的引脚92～95相接，所述第一芯片74LV245的引脚14与所述DSP芯片TMS320F2182的引脚98相接，所述第一芯片74LV245的引脚13与所述DSP芯片TMS320F2182的引脚101相接，所述第一芯片74LV245的引脚12与所述DSP芯片TMS320F2182的引脚102相接，所述第一芯片74LV245的引脚11与所述DSP芯片TMS320F2182的引脚104相接；所述A/D转换器TLC3578的引脚9～16依次对应与所述第一消噪及滤波电路（8-1）的输出端AIN01AD、第二消噪及滤波电路（8-2）的输出端AIN02AD、第三消噪及滤波电路（8-3）的输出端AIN03AD、第四消噪及滤波电路（8-4）的输出端AIN04AD、第五消噪及滤波电路（8-5）的输出端AIN05AD、第六消噪及滤波电路（8-6）的输出端AIN06AD、第七消噪及滤波电路（8-7）的输出端AIN07AD和第八消噪及滤波电路（8-8）的输出端AIN08AD相接，所述A/D转换器TLC3574的引脚9和引脚10依次对应与所述第九消噪及滤波电路（8-9）的输出端AIN09AD和第十消噪及滤波电路（8-10）的输出端AIN10AD相接，所述A/D转换器TLC3578的引脚17和引脚23以及A/D转换器TLC3574的引脚13和引脚19均与+5V电源的输出端AVCC相接，所述A/D转换器TLC3578的引脚18、引脚20和引脚22以及A/D转换器TLC3574的引脚14、引脚16和引脚18均接地，所述A/D转换器TLC3578的引脚19和A/D转换器TLC3574的引脚15均与极性电容C74的正极、极性电容C76的正极、非极性电容C78的一端、非极性电容C79的一端、非极性电容C85的一端、极性电容C86的正极、极性电容C12的正极和芯片REF198的引脚6相接，所述极性电容C74的负极、极性电容C76的负极、非极性电容C78的另一端、非极性电容C79的另一端、非极性电容C85的另一端、极性电容C86的负极、极性电容C12的负极和芯片REF198的引脚4均接地，所述芯片REF198的的引脚2和极性电容C13的正极均与+15V电源的输出端+15V相接，所述极性电容C13的负极接地，所述A/D转换器TLC3578的引脚21通过非极性电容C75接地，所述A/D转换器TLC3574的引脚17通过非极性电容C73接地。
5.按照权利要求3所述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述双以太网通信电路模块（3）由第一以太网通信电路模块（3-1）和第二以太网通信电路模块（3-2）组成，所述第一以太网通信电路模块（3-1）包括第一芯片W3100A，第一芯片RTL8201BL，RJ45接口N1，晶振X2，极性电容C68和C71，磁珠CR38，非极性电容C48、C65、C66、C67、C69和C72，以及电阻R32、R33、R34、R35和R93；所述第一芯片W3100A的引脚1与所述DSP芯片TMS320F2182的引脚25相接，所述第一芯片W3100A的引脚2、引脚12、引脚22、引脚38、引脚39、引脚47和引脚58均与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚3、引脚13、引脚23、引脚45、引脚54、引脚56和引脚57均接地，所述第一芯片W3100A的引脚4与第一芯片RTL8201BL的引脚47相接，所述第一芯片W3100A的引脚21～14依次对应与所述DSP芯片TMS320F2182的引脚18、引脚43、引脚80、引脚85、引脚103、引脚108、引脚111、引脚118相接，所述第一芯片W3100A的引脚11～5依次对应与所述DSP芯片TMS320F2182的引脚121、引脚125、引脚130、引脚132、引脚138、引脚141和引脚144相接，所述第一芯片W3100A的引脚32～24依次对应与所述DSP芯片TMS320F2182的引脚21、引脚24、引脚27、引脚30、引脚33、引脚36、引脚39和引脚54相接，所述第一芯片W3100A的引脚33、引脚37、引脚59和引脚60均接地，所述第一芯片W3100A的引脚34和第一芯片RTL8201BL的引脚10均通过电阻R29与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚35通过电阻R67与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚36与第一芯片RTL8201BL的引脚9和RJ45接口N1的引脚11相接且通过电阻R31与+3.3V电源的输出端VDD33相接，所述第一芯片W3100A的引脚40与第一芯片RTL8201BL的引脚21相接，所述第一芯片W3100A的引脚41与第一芯片RTL8201BL的引脚20相接，所述第一芯片W3100A的引脚42与第一芯片RTL8201BL的引脚19相接，所述第一芯片W3100A的引脚43与第一芯片RTL8201BL的引脚18相接，所述第一芯片W3100A的引脚44与第一芯片RTL8201BL的引脚22相接，所述第一芯片W3100A的引脚46与第一芯片RTL8201BL的引脚16相接，所述第一芯片W3100A的引脚48与第一芯片RTL8201BL的引脚1相接，所述第一芯片W3100A的引脚49与第一芯片RTL8201BL的引脚6相接，所述第一芯片W3100A的引脚50与第一芯片RTL8201BL的引脚5相接，所述第一芯片W3100A的引脚51与第一芯片RTL8201BL的引脚4相接，所述第一芯片W3100A的引脚52与第一芯片RTL8201BL的引脚3相接，所述第一芯片W3100A的引脚53与第一芯片RTL8201BL的引脚2相接，所述第一芯片W3100A的引脚55与第一芯片RTL8201BL的引脚7相接，所述第一芯片W3100A的引脚61与所述DSP芯片TMS320F2182的引脚149相接，所述第一芯片W3100A的引脚62与所述DSP芯片TMS320F2182的引脚84相接，所述第一芯片W3100A的引脚63与所述DSP芯片TMS320F2182的引脚42相接；所述第一芯片RTL8201BL的引脚8与磁珠CR38的一端相接且通过非极性电容C49接地，所述磁珠CR38的另一端与第一芯片RTL8201BL的引脚32、非极性电容C67的一端和极性电容C68的正极相接，所述第一芯片RTL8201BL的引脚11、引脚17、引脚24、引脚29和引脚35均接地，所述第一芯片RTL8201BL的引脚12通过电阻R28接地，所述第一芯片RTL8201BL的引脚13与RJ45接口N1的引脚9相接且通过电阻R27接地，所述第一芯片RTL8201BL的引脚14和引脚48以及非极性电容C48的一端、非极性电容C72的一端和磁珠CR39的一端均与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚15通过电阻R25接地，所述第一芯片RTL8201BL的引脚45以及非极性电容C48的另一端和非极性电容C72的另一端均接地，所述第一芯片RTL8201BL的引脚25通过电阻R91接地，所述第一芯片RTL8201BL的引脚26通过电阻R92与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚28与电阻R93的一端相接，所述电阻R93的另一端、非极性电容C67的另一端和极性电容C68的负极均接地，所述第一芯片RTL8201BL的引脚30与RJ45接口N1的引脚8和电阻R35的一端相接，所述第一芯片RTL8201BL的引脚31与RJ45接口N1的引脚7和电阻R34的一端相接，所述电阻R35的另一端和电阻R34的另一端均通过电容C51接地，所述第一芯片RTL8201BL的引脚33与RJ45接口N1的引脚2和电阻R33的一端相接，所述第一芯片RTL8201BL的引脚34与RJ45接口N1的引脚1和电阻R32的一端相接，所述电阻R33的另一端和电阻R32的另一端均通过电容C50接地，所述RJ45接口N1的引脚6通过电容C5接地，所述RJ45接口N1的引脚10通过电阻R26接地，所述RJ45接口N1的引脚12通过电阻R30与+3.3V电源的输出端VDD33相接，所述RJ45接口N1的引脚13和14均接地，所述第一芯片RTL8201BL的引脚36与非极性电容C69的一端、极性电容C71的正极和磁珠CR39的另一端相接，所述非极性电容C69的另一端和极性电容C71的负极均接地，所述第一芯片RTL8201BL的引脚37通过电阻R100与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚38通过电阻R88与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚39通过电阻R101与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚40通过电阻R89接地，所述第一芯片RTL8201BL的引脚41通过电阻R86与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚43通过电阻R90接地，所述第一芯片RTL8201BL的引脚44通过电阻R87与+3.3V电源的输出端VDD33相接，所述第一芯片RTL8201BL的引脚46与晶振X2的一端和非极性电容C65的一端相接，所述第一芯片RTL8201BL的引脚47与晶振X2的另一端和非极性电容C66的一端相接，所述非极性电容C65的另一端和非极性电容C66的另一端均接地；所述第二以太网通信电路模块（3-2）包括第二芯片W3100A，第二芯片RTL8201BL，RJ45接口N’1，晶振X3，极性电容C’68和C’71，磁珠CR’38，非极性电容C’49、C’65、C’66、C’67、C’69和C’72，以及电阻R’32、R’33、R’34、R’35和R’93；所述第二芯片W3100A的引脚1与所述DSP芯片TMS320F2182的引脚25相接，所述第二芯片W3100A的引脚2、引脚12、引脚22、引脚38、引脚39、引脚47和引脚58均与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚3、引脚13、引脚23、引脚45、引脚54、引脚56和引脚57均接地，所述第二芯片W3100A的引脚4与第二芯片RTL8201BL的引脚47相接，所述第一芯片W3100A的引脚21～14依次对应与所述DSP芯片TMS320F2182的引脚18、引脚43、引脚80、引脚85、引脚103、引脚108、引脚111、引脚118相接，所述第一芯片W3100A的引脚11～5依次对应与所述DSP芯片TMS320F2182的引脚121、引脚125、引脚130、引脚132、引脚138、引脚141和引脚144相接，所述第一芯片W3100A的引脚32～24依次对应与所述DSP芯片TMS320F2182的引脚21、引脚24、引脚27、引脚30、引脚33、引脚36、引脚39和引脚54相接，所述第二芯片W3100A的引脚33、引脚37、引脚59和引脚60均接地，所述第二芯片W3100A的引脚34和第二芯片RTL8201BL的引脚10均通过电阻R’29与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚35通过电阻R’67与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚36与第二芯片RTL8201BL的引脚9和RJ45接口N’1的引脚11相接且通过电阻R’31与+3.3V电源的输出端VDD33相接，所述第二芯片W3100A的引脚40与第二芯片RTL8201BL的引脚21相接，所述第二芯片W3100A的引脚41与第二芯片RTL8201BL的引脚20相接，所述第二芯片W3100A的引脚42与第二芯片RTL8201BL的引脚19相接，所述第二芯片W3100A的引脚43与第二芯片RTL8201BL的引脚18相接，所述第二芯片W3100A的引脚44与第二芯片RTL8201BL的引脚22相接，所述第二芯片W3100A的引脚46与第二芯片RTL8201BL的引脚16相接，所述第二芯片W3100A的引脚48与第二芯片RTL8201BL的引脚1相接，所述第二芯片W3100A的引脚49与第二芯片RTL8201BL的引脚6相接，所述第二芯片W3100A的引脚50与第二芯片RTL8201BL的引脚5相接，所述第二芯片W3100A的引脚51与第二芯片RTL8201BL的引脚4相接，所述第二芯片W3100A的引脚52与第二芯片RTL8201BL的引脚3相接，所述第二芯片W3100A的引脚53与第二芯片RTL8201BL的引脚2相接，所述第二芯片W3100A的引脚55与第二芯片RTL8201BL的引脚7相接，所述第二芯片W3100A的引脚61与所述DSP芯片TMS320F2182的引脚151相接，所述第二芯片W3100A的引脚62与所述DSP芯片TMS320F2182的引脚84相接，所述第二芯片W3100A的引脚63与所述DSP芯片TMS320F2182的引脚42相接；所述第二芯片RTL8201BL的引脚8与磁珠CR’38的一端相接且通过非极性电容C’49接地，所述磁珠CR’38的另一端与第二芯片RTL8201BL的引脚32、非极性电容C’67的一端和极性电容C’68的正极相接，所述第二芯片RTL8201BL的引脚11、引脚17、引脚24、引脚29和引脚35均接地，所述第二芯片RTL8201BL的引脚12通过电阻R’28接地，所述第二芯片RTL8201BL的引脚13与RJ45接口N’1的引脚9相接且通过电阻R’27接地，所述第二芯片RTL8201BL的引脚14和引脚48以及非极性电容C’48的一端、非极性电容C’72的一端和磁珠CR’39的一端均与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚15通过电阻R’25接地，所述第二芯片RTL8201BL的引脚45以及非极性电容C’49的另一端和非极性电容C’72的另一端均接地，所述第二芯片RTL8201BL的引脚25通过电阻R’91接地，所述第二芯片RTL8201BL的引脚26通过电阻R’92与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚28与电阻R’93的一端相接，所述电阻R’93的另一端、非极性电容C’67的另一端和极性电容C’68的负极均接地，所述第二芯片RTL8201BL的引脚30与RJ45接口N’1的引脚8和电阻R’35的一端相接，所述第二芯片RTL8201BL的引脚31与RJ45接口N1的引脚7和电阻R’34的一端相接，所述电阻R’35的另一端和电阻R’34的另一端均通过电容C’51接地，所述第二芯片RTL8201BL的引脚33与RJ45接口N’1的引脚2和电阻R’33的一端相接，所述第二芯片RTL8201BL的引脚34与RJ45接口N’1的引脚1和电阻R’32的一端相接，所述电阻R’33的另一端和电阻R’32的另一端均通过电容C’50接地，所述RJ45接口N’1的引脚6通过电容C’5接地，所述RJ45接口N’1的引脚10通过电阻R’26接地，所述RJ45接口N’1的引脚12通过电阻R’30与+3.3V电源的输出端VDD33相接，所述RJ45接口N’1的引脚13和14均接地，所述第二芯片RTL8201BL的引脚36与非极性电容C’69的一端、极性电容C’71的正极和磁珠CR’39的另一端相接，所述非极性电容C’69的另一端和极性电容C’71的负极均接地，所述第二芯片RTL8201BL的引脚37通过电阻R’100与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚38通过电阻R’88与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚39通过电阻R’101与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚40通过电阻R’89接地，所述第二芯片RTL8201BL的引脚41通过电阻R’86与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚43通过电阻R’90接地，所述第二芯片RTL8201BL的引脚44通过电阻R’87与+3.3V电源的输出端VDD33相接，所述第二芯片RTL8201BL的引脚46与晶振X3的一端和非极性电容C’65的一端相接，所述第二芯片RTL8201BL的引脚47与晶振X3的另一端和非极性电容C’66的一端相接，所述非极性电容C’65的另一端和非极性电容C’66的另一端均接地。
6.按照权利要求3所述的矿井低压电网自适应选择性漏电保护系统，其特征在于：所述漏电试验电路模块（5）包括第一支路漏电试验操作电路（5-1）、第二支路漏电试验操作电路（5-2）、第三支路漏电试验操作电路（5-3）、第四支路漏电试验操作电路（5-4）、第五支路漏电试验操作电路（5-5）、第六支路漏电试验操作电路（5-6）、第七支路漏电试验操作电路（5-7）和第八支路漏电试验操作电路（5-8），以及第一支路漏电试验输入电路（5-9）、第二支路漏电试验输入电路（5-10）、第三支路漏电试验输入电路（5-11）、第四支路漏电试验输入电路（5-12）、第五支路漏电试验输入电路（5-13）、第六支路漏电试验输入电路（5-14）、第七支路漏电试验输入电路（5-15）、第八支路漏电试验输入电路（5-16）和漏电试验输入驱动电路（5-17），所述第一支路漏电试验操作电路（5-1）包括双常开触点按钮SB1和接地电阻Rg1，所述双常开触点按钮SB1中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg1接地，所述双常开触点按钮SB1中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI01；所述第二支路漏电试验操作电路（5-2）包括双常开触点按钮SB2和接地电阻Rg2，所述双常开触点按钮SB2中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg2接地，所述双常开触点按钮SB2中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI02；所述第三支路漏电试验操作电路（5-3）包括双常开触点按钮SB3和接地电阻Rg3，所述双常开触点按钮SB3中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg3接地，所述双常开触点按钮SB3中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI03；所述第四支路漏电试验操作电路（5-4）包括双常开触点按钮SB4和接地电阻Rg4，所述双常开触点按钮SB4中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg4接地，所述双常开触点按钮SB4中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI04；所述第五支路漏电试验操作电路（5-5）包括双常开触点按钮SB5和接地电阻Rg5，所述双常开触点按钮SB5中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg5接地，所述双常开触点按钮SB5中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI05；所述第六支路漏电试验操作电路（5-6）包括双常开触点按钮SB6和接地电阻Rg6，所述双常开触点按钮SB6中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg6接地，所述双常开触点按钮SB6中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI06；所述第七支路漏电试验操作电路（5-7）包括双常开触点按钮SB7和接地电阻Rg7，所述双常开触点按钮SB7中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg7接地，所述双常开触点按钮SB7中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI07；所述第八支路漏电试验操作电路（5-8）包括双常开触点按钮SB8和接地电阻Rg8，所述双常开触点按钮SB8中第一个触点的1端与电网进线的任意一相相接，第一个触点的2端通过接地电阻Rg8接地，所述双常开触点按钮SB8中第二个触点的1端与+24V电源的输出端+24V相接，第二个触点的2端为第一支路漏电试验操作电路（5-1）的输出端DI08；所述第一支路漏电试验输入电路（5-9）包括第一光耦隔离芯片TLP181，磁珠CR60，非极性电容C42，二极管D16，以及电阻R66、R’66和R180；所述第一光耦隔离芯片TLP181的引脚1与电阻R66的一端、非极性电容C42的一端和二极管D16的负极相接，所述电阻R66的另一端与第一支路漏电试验操作电路（5-1）的输出端DI01相接，所述第一光耦隔离芯片TLP181的引脚3与二极管D16的正极、非极性电容C42的另一端和电阻R’66的一端相接，所述第一光耦隔离芯片TLP181的引脚4接地，所述第一光耦隔离芯片TLP181的引脚6与磁珠CR60的一端相接，所述磁珠CR60的另一端为第一支路漏电试验输入电路（5-9）的输出端DIN00且通过电阻R180与+3.3V电源的输出端VDD33相接；所述第二支路漏电试验输入电路（5-10）包括第二光耦隔离芯片TLP181，磁珠CR61，非极性电容C41，二极管D15，以及电阻R65、R’65和R181；所述第二光耦隔离芯片TLP181的引脚1与电阻R65的一端、非极性电容C41的一端和二极管D15的负极相接，所述电阻R65的另一端与第二支路漏电试验操作电路（5-2）的输出端DI02相接，所述第二光耦隔离芯片TLP181的引脚3与二极管D15的正极、非极性电容C41的另一端和电阻R’65的一端相接，所述第二光耦隔离芯片TLP181的引脚4接地，所述第二光耦隔离芯片TLP181的引脚6与磁珠CR61的一端相接，所述磁珠CR61的另一端为第二支路漏电试验输入电路（5-10）的输出端DIN01且通过电阻R181与+3.3V电源的输出端VDD33相接；所述第三支路漏电试验输入电路（5-11）包括第三光耦隔离芯片TLP181，磁珠CR62，非极性电容C40，二极管D14，以及电阻R64、R’64和R182；所述第三光耦隔离芯片TLP181的引脚1与电阻R64的一端、非极性电容C40的一端和二极管D14的负极相接，所述电阻R64的另一端与第三支路漏电试验操作电路（5-3）的输出端DI03相接，所述第三光耦隔离芯片TLP181的引脚3与二极管D14的正极、非极性电容C40的另一端和电阻R’64的一端相接，所述第三光耦隔离芯片TLP181的引脚4接地，所述第三光耦隔离芯片TLP181的引脚6与磁珠CR62的一端相接，所述磁珠CR62的另一端为第三支路漏电试验输入电路（5-11）的输出端DIN02且通过电阻R182与+3.3V电源的输出端VDD33相接；所述第四支路漏电试验输入电路（5-12）包括第四光耦隔离芯片TLP181，磁珠CR63，非极性电容C39，二极管D13，以及电阻R63、R’63和R183；所述第四光耦隔离芯片TLP181的引脚1与电阻R63的一端、非极性电容C39的一端和二极管D13的负极相接，所述电阻R63的另一端与第四支路漏电试验操作电路（5-4）的输出端DI04相接，所述第四光耦隔离芯片TLP181的引脚3与二极管D13的正极、非极性电容C39的另一端和电阻R’63的一端相接，所述第四光耦隔离芯片TLP181的引脚4接地，所述第四光耦隔离芯片TLP181的引脚6与磁珠CR63的一端相接，所述磁珠CR63的另一端为第四支路漏电试验输入电路（5-12）的输出端DIN03且通过电阻R183与+3.3V电源的输出端VDD33相接；所述第五支路漏电试验输入电路（5-13）包括第五光耦隔离芯片TLP181，磁珠CR64，非极性电容C38，二极管D12，以及电阻R62、R’62和R184；所述第五光耦隔离芯片TLP181的引脚1与电阻R62的一端、非极性电容C38的一端和二极管D12的负极相接，所述电阻R62的另一端与第五支路漏电试验操作电路（5-5）的输出端DI05相接，所述第五光耦隔离芯片TLP181的引脚3与二极管D12的正极、非极性电容C38的另一端和电阻R’62的一端相接，所述第五光耦隔离芯片TLP181的引脚4接地，所述第五光耦隔离芯片TLP181的引脚6与磁珠CR64的一端相接，所述磁珠CR64的另一端为第五支路漏电试验输入电路（5-13）的输出端DIN04且通过电阻R184与+3.3V电源的输出端VDD33相接；所述第六支路漏电试验输入电路（5-14）包括第六光耦隔离芯片TLP181，磁珠CR65，非极性电容C37，二极管D11，以及电阻R61、R’61和R185；所述第六光耦隔离芯片TLP181的引脚1与电阻R61的一端、非极性电容C37的一端和二极管D11的负极相接，所述电阻R61的另一端与第六支路漏电试验操作电路（5-6）的输出端DI06相接，所述第六光耦隔离芯片TLP181的引脚3与二极管D11的正极、非极性电容C37的另一端和电阻R’61的一端相接，所述第六光耦隔离芯片TLP181的引脚4接地，所述第六光耦隔离芯片TLP181的引脚6与磁珠CR65的一端相接，所述磁珠CR65的另一端为第六支路漏电试验输入电路（5-14）的输出端DIN05且通过电阻R185与+3.3V电源的输出端VDD33相接；所述第七支路漏电试验输入电路（5-15）包括第七光耦隔离芯片TLP181，磁珠CR66，非极性电容C36，二极管D10，以及电阻R60、R’60和R186；所述第七光耦隔离芯片TLP181的引脚1与电阻R60的一端、非极性电容C36的一端和二极管D10的负极相接，所述电阻R60的另一端与第七支路漏电试验操作电路（5-7）的输出端DI07相接，所述第七光耦隔离芯片TLP181的引脚3与二极管D10的正极、非极性电容C36的另一端和电阻R’60的一端相接，所述第七光耦隔离芯片TLP181的引脚4接地，所述第七光耦隔离芯片TLP181的引脚6与磁珠CR66的一端相接，所述磁珠CR66的另一端为第七支路漏电试验输入电路（5-15）的输出端DIN06且通过电阻R186与+3.3V电源的输出端VDD33相接；所述第八支路漏电试验输入电路（5-16）包括第八光耦隔离芯片TLP181，磁珠CR67，非极性电容C35，二极管D9，以及电阻R59、R’59和R187；所述第八光耦隔离芯片TLP181的引脚1与电阻R59的一端、非极性电容C35的一端和二极管D9的负极相接，所述电阻R59的另一端与第八支路漏电试验操作电路（5-8）的输出端DI08相接，所述第八光耦隔离芯片TLP181的引脚3与二极管D9的正极、非极性电容C35的另一端和电阻R’59的一端相接，所述第八光耦隔离芯片TLP181的引脚4接地，所述第八光耦隔离芯片TLP181的引脚6与磁珠CR67的一端相接，所述磁珠CR67的另一端为第八支路漏电试验输入电路（5-16）的输出端DIN07且通过电阻R187与+3.3V电源的输出端VDD33相接；所述电阻R’66的另一端、电阻R’65的另一端和电阻R’64的另一端均通过相互串接的二极管D23、二极管D25、二极管D27和二极管D33后接地，所述电阻R’63的另一端、电阻R’62的另一端和电阻R’61的另一端均通过相互串接的二极管D25、二极管D27和二极管D33后接地，所述电阻R’60的另一端和电阻R’59的另一端均通过相互串接的二极管D27和二极管D33后接地；所述漏电试验输入驱动电路（5-17）为第二芯片74LV245，所述第二芯片74LV245的引脚1和引脚20均与+3.3V电源的输出端VDD33相接，所述第二芯片74LV245的引脚2与第一支路漏电试验输入电路（5-9）的输出端DIN00相接，所述第二芯片74LV245的引脚3与第二支路漏电试验输入电路（5-10）的输出端DIN01相接，所述第二芯片74LV245的引脚4与第三支路漏电试验输入电路（5-11）的输出端DIN02相接，所述第二芯片74LV245的引脚5与第四支路漏电试验输入电路（5-12）的输出端DIN03相接，所述第二芯片74LV245的引脚6与第五支路漏电试验输入电路（5-13）的输出端DIN04相接，所述第二芯片74LV245的引脚7与第六支路漏电试验输入电路（5-14）的输出端DIN05相接，所述第二芯片74LV245的引脚8与第七支路漏电试验输入电路（5-15）的输出端DIN06相接，所述第二芯片74LV245的引脚9与第八支路漏电试验输入电路（5-16）的输出端DIN07相接，所述第二芯片74LV245的引脚10和引脚19均接地，所述第二芯片74LV245的引脚11～16依次对应与所述DSP芯片TMS320F2182的引脚45～50相接，所述第二芯片74LV245的引脚17与所述DSP芯片TMS320F2182的引脚53相接，所述第二芯片74LV245的引脚18与所述DSP芯片TMS320F2182的引脚55相接；所述漏电跳闸输出电路模块（12）包括锁存电路模块（12-1）以及均与锁存电路模块（12-1）相接的第一支路跳闸输出电路（12-2）、第二支路跳闸输出电路（12-3）、第三支路跳闸输出电路（12-4）、第四支路跳闸输出电路（12-5）、第五支路跳闸输出电路（12-6）、第六支路跳闸输出电路（12-7）、第七支路跳闸输出电路（12-8）和第八支路跳闸输出电路（12-9），所述锁存电路模块（12-1）包括第一芯片74LV273和第二芯片74LV273，所述第一芯片74LV273的引脚1和第二芯片74LV273的引脚1均与所述DSP芯片TMS320F2182的引脚160相接，所述第二芯片74LV273的引脚3和第二芯片74LV273的引脚8均与所述DSP芯片TMS320F2182的引脚21相接，所述第二芯片74LV273的引脚4和第二芯片74LV273的引脚7均与所述DSP芯片TMS320F2182的引脚24相接，所述第二芯片74LV273的引脚7和第二芯片74LV273的引脚4均与所述DSP芯片TMS320F2182的引脚27相接，所述第二芯片74LV273的引脚8和第二芯片74LV273的引脚3均与所述DSP芯片TMS320F2182的引脚30相接，所述第二芯片74LV273的引脚13和第二芯片74LV273的引脚18均与所述DSP芯片TMS320F2182的引脚33相接，所述第二芯片74LV273的引脚14和第二芯片74LV273的引脚17均与所述DSP芯片TMS320F2182的引脚36相接，所述第二芯片74LV273的引脚17和第二芯片74LV273的引脚14均与所述DSP芯片TMS320F2182的引脚39相接，所述第二芯片74LV273的引脚18和第二芯片74LV273的引脚13均与所述DSP芯片TMS320F2182的引脚54相接；所述第一支路跳闸输出电路（12-2）包括第一光电隔离芯片TLP127，继电器CKJ1A，磁珠CR56和CR1，以及二极管D01、D02和D52；所述第一光电隔离芯片TLP127的引脚1通过电阻R137与所述第一芯片74LV273的引脚9相接，所述第一光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚2相接，所述第一光电隔离芯片TLP127的引脚4与磁珠CR56的一端和二极管D52的正极相接，所述磁珠CR56的另一端通过磁珠CR1与二极管D01的正极相接，所述二极管D01的负极与二极管D02的负极和继电器CKJ1A的线包的一端相接，所述二极管D52的负极通过电阻R150接地，所述二极管D02的正极和继电器CKJ1A的线包的另一端均接地，所述第一光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第二支路跳闸输出电路（12-3）包括第二光电隔离芯片TLP127，继电器CKJ2A，磁珠CR55和CR2，以及二极管D03、D04和D50；所述第二光电隔离芯片TLP127的引脚1通过电阻R136与所述第一芯片74LV273的引脚6相接，所述第二光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚5相接，所述第二光电隔离芯片TLP127的引脚4与磁珠CR55的一端和二极管D50的正极相接，所述磁珠CR55的另一端通过磁珠CR2与二极管D03的正极相接，所述二极管D03的负极与二极管D04的负极和继电器CKJ2A的线包的一端相接，所述二极管D50的负极通过电阻R150接地，所述二极管D04的正极和继电器CKJ2A的线包的另一端均接地，所述第二光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第三支路跳闸输出电路（12-4）包括第三光电隔离芯片TLP127，继电器CKJ3A，磁珠CR54和CR3，以及二极管D05、D06和D48；所述第三光电隔离芯片TLP127的引脚1通过电阻R135与所述第一芯片74LV273的引脚5相接，所述第三光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚6相接，所述第三光电隔离芯片TLP127的引脚4与磁珠CR54的一端和二极管D48的正极相接，所述磁珠CR54的另一端通过磁珠CR3与二极管D05的正极相接，所述二极管D05的负极与二极管D06的负极和继电器CKJ3A的线包的一端相接，所述二极管D48的负极通过电阻R150接地，所述二极管D06的正极和继电器CKJ3A的线包的另一端均接地，所述第三光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第四支路跳闸输出电路（12-5）包括第四光电隔离芯片TLP127，继电器CKJ4A，磁珠CR53和CR4，以及二极管D07、D08和D46；所述第四光电隔离芯片TLP127的引脚1通过电阻R134与所述第一芯片74LV273的引脚2相接，所述第四光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚9相接，所述第四光电隔离芯片TLP127的引脚4与磁珠CR53的一端和二极管D46的正极相接，所述磁珠CR53的另一端通过磁珠CR4与二极管D07的正极相接，所述二极管D07的负极与二极管D08的负极和继电器CKJ4A的线包的一端相接，所述二极管D46的负极通过电阻R150接地，所述二极管D08的正极和继电器CKJ4A的线包的另一端均接地，所述第四光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第五支路跳闸输出电路（12-6）包括第五光电隔离芯片TLP127，继电器CKJ5A，磁珠CR52和CR5，以及二极管D09、D10和D44；所述第五光电隔离芯片TLP127的引脚1通过电阻R133与所述第一芯片74LV273的引脚19相接，所述第五光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚12相接，所述第五光电隔离芯片TLP127的引脚4与磁珠CR52的一端和二极管D44的正极相接，所述磁珠CR52的另一端通过磁珠CR5与二极管D09的正极相接，所述二极管D09的负极与二极管D10的负极和继电器CKJ5A的线包的一端相接，所述二极管D44的负极通过电阻R150接地，所述二极管D10的正极和继电器CKJ5A的线包的另一端均接地，所述第五光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第六支路跳闸输出电路（12-7）包括第六光电隔离芯片TLP127，继电器CKJ6A，磁珠CR51和CR6，以及二极管D11、D12和D42；所述第六光电隔离芯片TLP127的引脚1通过电阻R132与所述第一芯片74LV273的引脚16相接，所述第六光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚15相接，所述第六光电隔离芯片TLP127的引脚4与磁珠CR51的一端和二极管D42的正极相接，所述磁珠CR51的另一端通过磁珠CR6与二极管D11的正极相接，所述二极管D11的负极与二极管D12的负极和继电器CKJ6A的线包的一端相接，所述二极管D42的负极通过电阻R150接地，所述二极管D12的正极和继电器CKJ6A的线包的另一端均接地，所述第六光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第七支路跳闸输出电路（12-8）包括第七光电隔离芯片TLP127，继电器CKJ7A，磁珠CR50和CR7，以及二极管D13、D14和D40；所述第七光电隔离芯片TLP127的引脚1通过电阻R131与所述第一芯片74LV273的引脚15相接，所述第七光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚16相接，所述第七光电隔离芯片TLP127的引脚4与磁珠CR50的一端和二极管D40的正极相接，所述磁珠CR50的另一端通过磁珠CR7与二极管D13的正极相接，所述二极管D13的负极与二极管D14的负极和继电器CKJ7A的线包的一端相接，所述二极管D40的负极通过电阻R150接地，所述二极管D14的正极和继电器CKJ7A的线包的另一端均接地，所述第七光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接；所述第八支路跳闸输出电路（12-9）包括第八光电隔离芯片TLP127，继电器CKJ8A，磁珠CR49和CR8，以及二极管D15、D16和D38；所述第八光电隔离芯片TLP127的引脚1通过电阻R130与所述第一芯片74LV273的引脚12相接，所述第八光电隔离芯片TLP127的引脚3与所述第二芯片74LV273的引脚19相接，所述第八光电隔离芯片TLP127的引脚4与磁珠CR49的一端和二极管D38的正极相接，所述磁珠CR49的另一端通过磁珠CR8与二极管D15的正极相接，所述二极管D15的负极与二极管D16的负极和继电器CKJ8A的线包的一端相接，所述二极管D38的负极通过电阻R150接地，所述二极管D16的正极和继电器CKJ8A的线包的另一端均接地，所述第八光电隔离芯片TLP127的引脚6与+24V电源的输出端+24V相接。
7.一种利用如权利要求1所述系统的矿井低压电网自适应选择性漏电保护方法，其特征在于该方法包括以下步骤：
步骤一、漏电信号的获取：电网电压及零序电压传变电路模块（9）对电网电压和零序电压进行实时检测并将检测到的信号输出给消噪及滤波电路模块（8），多个支路零序电流传变电路模块（10）分别对多条支路的零序电流进行实时检测并将检测到的信号输出给消噪及滤波电路模块（8），消噪及滤波电路模块（8）对电网电压信号、零序电压信号和多条支路的零序电流信号进行消噪及滤波处理；
步骤二、漏电信号的采集、存储及分析处理：A/D转换电路模块（4）在微控制器模块（1）的控制下，对经过消噪及滤波处理的电网电压信号、零序电压信号和多条支路的零序电流信号进行周期采样，并对每一采样周期内所采集的信号进行A/D转换后输出给微控制器模块（1），微控制器模块（1）将其接收到的电网电压信号和零序电压信号以及多条支路零序电流信号存储到数据存储器模块（2）中，并对信号进行分析处理，得到电网电压、电网零序电压和各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm并存储到数据存储器模块（2）中；其中，m为支路总数且为自然数；
步骤三、判断是否存在人工漏电试验：微控制器模块（1）对漏电试验电路模块（5）输出的信号进行实时检测，当检测到漏电试验电路模块（5）有信号输出时，判断为存在人工漏电试验，执行步骤四；否则，当检测不到漏电试验电路模块（5）有信号输出时，判断为不存在人工漏电试验，执行步骤六；
步骤四、人工漏电试验故障判断及判断结果输出：微控制器模块（1）将其分析处理得到的半个周波内的多个电网零序电压与设定的电网零序电压门槛值Uop相比较，当多个电网零序电压中有小于电网零序电压门槛值Uop的时，返回步骤二，否则，当多个电网零序电压均大于电网零序电压门槛值Uop时，判断为人工漏电试验发生，并启动人工漏电的选漏判断，首先，微控制器模块（1）调用功率方向保护法漏电支路选择模块，并按照功率方向保护法选择漏电支路，即将其此时分析处理得到的各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm与0相比较，将各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm中小于0的支路判断为漏电支路，功率方向保护法选漏成功，微控制器模块（1）发出跳闸命令并通过漏电跳闸输出电路模块（12）传输给漏电支路中的断路器，控制漏电支路跳闸，然后，执行步骤五；否则，当各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm均大于0时，说明功率方向保护法选漏不成功，微控制器模块（1）再调用信号距离模型保护法漏电支路选择模块，并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路，微控制器模块（1）发出跳闸命令并通过漏电跳闸输出电路模块（12）传输给漏电支路中的断路器，控制漏电支路跳闸，然后，执行步骤五；
步骤五、绝缘参数测量及存储：所述微控制器模块（1）调用绝缘参数及补偿电感计算模块计算出第k条支路的对地绝缘电阻值rk、第k条支路的对地电容值ck、电网总的对地绝缘电阻值r、电网总的对地电容值C和补偿电感值L并存储到数据存储器模块（2）中，然后，返回步骤二；其中，k=1、2、…、m；
步骤六、电网漏电判断，其具体过程如下：
步骤601、计算漏电电阻Rg：微控制器模块（1）根据公式
Figure FDA0000382221180000231
计算出漏电电阻Rg，其中，Ua为电网电压、U0为电网零序电压，ω为角频率；
步骤602、判断电网是否漏电：首先，重复步骤601，计算出连续半个周波内的多个漏电电阻值Rg，然后，微控制器模块（1）将半个周波内的多个漏电电阻值Rg与设定的漏电动作电阻值Rop相比较，当连续半个周波内的多个漏电电阻值Rg均小于漏电动作电阻值Rop时，判断为电网漏电发生，执行步骤603，否则，判断为电网未发生漏电，返回步骤二；
步骤603、选择漏电支路：首先，微控制器模块（1）调用功率方向保护法漏电支路选择模块，并按照功率方向保护法选择漏电支路，即将其此时分析处理得到的各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm与0相比较，将各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm中小于0的支路判断为漏电支路，说明功率方向保护法选漏成功；否则，当各条支路零序电流超前于电网零序电压的角度α1、α2、…、αm均大于0时，说明功率方向保护法选漏不成功，微控制器模块（1）再调用信号距离模型保护法漏电支路选择模块，并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路；
步骤七、电网漏电判断结果输出及漏电保护：当干线漏电时，微控制器模块（1）通过双以太网通信电路模块（3）向外发送干线漏电故障信号；当支路漏电时，微控制器模块（1）发出跳闸命令并通过漏电跳闸输出电路模块（12）传输给漏电支路中的断路器，控制漏电支路跳闸，同时，微控制器模块（1）通过双以太网通信电路模块（3）向外发送支路漏电故障信号。
8.按照权利要求7所述的方法，其特征在于：步骤四和步骤603中，微控制器模块（1）调用信号距离模型保护法漏电支路选择模块并按照信号距离模型保护法判断是干线漏电还是支路漏电，并在判断为支路漏电时，选择出漏电支路的具体过程如下：
步骤Ⅰ、微控制器模块（1）对其分析处理得到的人工漏电或电网漏电发生后半个周波内的m条支路的零序电流采样值进行进一步分析处理，根据公式
Figure FDA0000382221180000241
计算得到第k条支路和第j条支路的零序电流距离Δkj，并组成零序电流距离矩阵D=（Δkj）m×m；其中，ik(n)为第k条支路在n点的零序电流采样值，ij(n)为第j条支路在n点的零序电流采样值，N为每条支路在人工漏电或电网漏电发生后半个周波内的采样点数，k=1、2、…、m，j=1、2、…、m；
步骤Ⅱ、微控制器模块（1）根据公式 e k = max 1 ≤ k ≤ 8 ( Δ kj ) - [ Σ j = 1 m Δ kj - max 1 ≤ k ≤ 8 ( Δ kj ) ] / ( m - 2 ) 计算得到零序电流距离矩阵D第k列的明显大距离差ek，并组成选漏向量E=[e1,e2,...,em]；其中，
Figure FDA0000382221180000243
为零序电流距离矩阵D中第k列的最大元素，k=1、2、…、m；
步骤Ⅲ、首先，微控制器模块（1）根据公式
Figure FDA0000382221180000244
计算得到零序电流距离矩阵D第k列的明显大距离差ek的区域像fk，并组成区域像向量F=[f1,f2,...,fm]；其中，
Figure FDA0000382221180000251
为选漏向量E中的最小元素，
Figure FDA0000382221180000252
为选漏向量E中的最大元素，k=1、2、…、m；然后，微控制器模块（1）根据公式
Figure FDA0000382221180000253
计算得到区域像向量F的明显小区域像差p，其中，
Figure FDA0000382221180000254
为区域像向量F中的次小元素，
Figure FDA0000382221180000255
为区域像向量F中的最小元素；
步骤Ⅳ、微控制器模块（1）将明显小区域像差p与设定的明显小区域像差门槛值pset相比较，当p＜pset时，判断为干线漏电；否则，当p≥pset时，判断为支路漏电时，并选择出选漏向量E中最小元素对应的支路作为漏电支路。
9.按照权利要求7所述的方法，其特征在于：步骤五中所述微控制器模块（1）调用绝缘参数及补偿电感计算模块计算出第k条支路的对地绝缘电阻值rk、第k条支路的对地电容值ck、电网总的对地绝缘电阻值r、电网总的对地电容值C和补偿电感值L的具体过程如下：
步骤401、测出除漏电试验支路之外的其它支路的绝缘参数及补偿电感：首先，微控制器模块（1）根据公式rkj=U0j/（I0kjcosφ0kj）计算得到第j条支路做漏电试验时第k条支路的对地绝缘电阻值rkj；接着，微控制器模块（1）根据公式ckj=（I0jksinφ0kj）/U0jω计算得到第j条支路做漏电试验时第k条支路的对地电容值ckj；然后，微控制器模块（1）根据公式
Figure FDA0000382221180000256
计算得到第j条支路做漏电试验时补偿电感值Lj；其中，j=1、2、…、m，k=1、2、…、m，k≠j，U0j为第j条支路做漏电试验时的电网零序电压，I0kj为第j条支路做漏电试验时第k条支路的零序电流，φ0kj为第j条支路做漏电试验时第k条支路的零序电流超前于电网零序电压的角度；漏电试验从支路1开始到支路m依次进行，每次做漏电试验时测出除试验支路之外的其它支路的绝缘参数及补偿电感；
步骤402、计算各支路的对地绝缘参数的测量值：首先，微控制器模块（1）根据公式
Figure FDA0000382221180000257
计算得到第k条支路的对地绝缘电阻值rk；接着，微控制器模块（1）根据公式
Figure FDA0000382221180000258
计算得到第k条支路的对地电容值ck；然后，微控制器模块（1）根据公式
Figure FDA0000382221180000259
计算得到补偿电感值L；
步骤403、计算电网总的绝缘参数：首先，微控制器模块（1）根据公式
Figure FDA0000382221180000261
计算得到电网总的对地绝缘电阻值r；然后，微控制器模块（1）根据公式
Figure FDA0000382221180000262
计算得到电网总的对地电容值C。
10.按照权利要求8所述的方法，其特征在于：步骤四中所述电网零序电压门槛值Uop的取值为电网电压的0.15倍；步骤602中设定的漏电动作电阻值Rop的取值依据MT189-88《矿用隔爆型检漏继电器》的规定，当电网为1140V时，漏电动作电阻值Rop取20kΩ；当电网为660V时，漏电动作电阻值Rop取11kΩ；步骤Ⅳ中所述明显小区域像差门槛值pset的取值为0.5。
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