CN103413764A - 超结功率器件及其形成方法 - Google Patents
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Abstract
一种超结功率器件及其形成方法，超结功率器件包括：半导体衬底；位于半导体衬底上的外延层，外延层中形成有柱状掺杂区、栅极结构、体区、源极和金属接触，栅极结构位于柱状掺杂区两侧，栅极结构与柱状掺杂区之间具有距离，体区位于栅极结构和柱状掺杂区之间，源极位于体区上，金属接触位于柱状掺杂区上，金属接触与半导体衬底的距离小于源极与半导体衬底的距离；半导体衬底、外延层和源极的导电类型为第一导电类型，柱状掺杂区和体区的导电类型为第二导电类型，第一导电类型与第二导电类型不同。本发明超结功率器件中源极和漏极之间的漏电流小，源极和漏极之间的击穿电压大，超结功率器件的良率高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种超结功率器件及其形成方法。
背景技术
超结（Super junction）功率器件是一种发展迅速、应用广泛的新型功率半导体器件。它是在普通双扩散金属氧化物半导体（DMOS）的基础上引入超结结构；除了具备DMOS输入阻抗高、开关速度快、工作频率高、易电压控制、热稳定性好、驱动电路简单、易于集成等特点外，还克服了DMOS的导通电阻随着击穿电压成2.5次方关系增加的缺点。目前，超结DMOS已经广泛应用于面向电脑、手机、照明产品以及电视机和游戏机等消费电子产品的电源和适配器。
参考图1，为现有一种NMOS型超结功率器件的示意图，包括：
半导体衬底100；
位于半导体衬底100上的外延层102，外延层102中形成有柱状掺杂区104、栅极结构106、体区110和源极112，栅极结构106位于柱状掺杂区104两侧，栅极结构106与柱状掺杂区104之间具有距离，体区110位于栅极结构106和柱状掺杂区104之间，源极112位于所述体区110上，体区110中形成有源极112；
位于栅极结构106和源极112上包括金属接触孔（图未示）的介质层114，所述金属接触孔与柱状掺杂区104和柱状掺杂区104周围部分宽度的源极112正对；
位于所述金属接触孔内的金属接触116，所述金属接触116与所述外延层102表面接触；
其中，半导体衬底100、外延层102和源极112的导电类型为N型，柱状掺杂区104、体区110的导电类型为P型；栅极结构106包括栅氧层106a和栅电极层106b；金属接触116与半导体衬底100的距离大于源极112与半导体衬底100的距离。
然而，通过对晶圆上形成的多个上述超结功率器件进行测试时发现，超结功率器件中源极和漏极之间的漏电流大，源极和漏极之间的击穿电压低，晶圆中超结功率器件的良率低。
更多与超结功率器件相关的技术请参考公开号为CN103035680A（公开日为2013年4月10日）的中国专利申请。
发明内容
本发明解决的问题是提供一种超结功率器件及其形成方法，降低所形成超结功率器件源极和漏极之间的漏电流，提高源极和漏极之间的击穿电压，进而提高所形成超结功率器件的良率。
为解决上述问题，本发明提供一种超结功率器件的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有外延层，所述外延层中形成有柱状掺杂区；
在所述柱状掺杂区两侧的所述外延层中形成栅极结构，所述栅极结构与所述柱状掺杂区之间具有距离；
在所述柱状掺杂区与所述栅极结构之间的外延层中形成体区；
对所述体区进行离子注入，以在所述体区上形成源极；
对所述柱状掺杂区和所述柱状掺杂区周围部分宽度的源极进行刻蚀，以在体区和柱状掺杂区上形成金属接触孔；
在所述金属接触孔内形成金属接触；
所述半导体衬底、外延层和源极的导电类型为第一导电类型，所述柱状掺杂区和体区的导电类型为第二导电类型，第一导电类型与第二导电类型不同。
可选的，形成所述金属接触孔包括：在所述源极、栅极结构和柱状掺杂区上形成介质层，并在所述介质层上形成包括开口的掩膜层，所述开口与所述柱状掺杂区和所述柱状掺杂区周围部分宽度的源极正对；沿所述开口刻蚀所述介质层、源极和柱状掺杂区，以在体区和柱状掺杂区上形成金属接触孔。
可选的，位于所述外延层中所述金属接触孔的深度范围为500埃～2500埃。
可选的，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
可选的，对所述柱状掺杂区和所述柱状掺杂区周围部分宽度的源极进行刻蚀的方法为干法刻蚀。
为解决上述问题，本发明还提供了一种超结功率器件，包括：
半导体衬底；
位于所述半导体衬底上的外延层，所述外延层中形成有柱状掺杂区、栅极结构、体区、源极和金属接触，所述栅极结构位于所述柱状掺杂区两侧，所述栅极结构与所述柱状掺杂区之间具有距离，所述体区位于所述栅极结构和所述柱状掺杂区之间，所述源极位于所述体区上，所述金属接触位于所述柱状掺杂区上，所述金属接触与所述半导体衬底的距离小于所述源极与所述半导体衬底的距离；
所述半导体衬底、外延层和源极的导电类型为第一导电类型，所述柱状掺杂区和体区的导电类型为第二导电类型，第一导电类型与第二导电类型不同。
可选的，所述金属接触位于所述柱状掺杂区和所述柱状掺杂区周围部分宽度的体区上。
可选的，所述超结功率器件还包括介质层，所述介质层位于所述源极和所述栅极结构上，所述金属接触贯穿所述介质层。
可选的，位于所述外延层中所述金属接触的深度范围为500埃～2500埃。
可选的，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
与现有技术相比，本发明的技术方案具有以下优点：
超结功率器件中外延层和源极的导电类型为第一导线类型，体区为第二导电类型，外延层、源极和体区共同等效于一个寄生的双极晶体管。通过使本发明中超结功率器件中金属接触深入到外延层内部，使金属接触与源极和体区接触，进而使金属接触与体区之间的寄生电阻较小。当向超结功率器件的漏极施加正电压，向栅极结构和源极施加电压为0，栅极关闭时，施加于体区上电压较小，寄生的双极晶体管不易开启，从而使超结功率器件中源极和漏极之间的漏电流较小，源极和漏极之间的击穿电压较高，提高了超结功率器件的良率。
附图说明
图1是现有技术中超结功率器件的示意图；
图2至图4为本发明中超结功率器件的形成方法一个实施例的示意图；
图5为通过现有工艺和本发明超结功率器件的形成方法在晶圆上形成超结功率器件时，晶圆中各超结功率器件的源极和漏极之间的漏电流的分布示意图。
具体实施方式
正如背景部分所述，现有工艺中超结功率器件中源极和漏极之间的漏电流大，晶圆中超结功率器件的良率低。
经过研究发现，现有工艺中超结功率器件源极和漏极之间的漏电流大、良率低主要由以下原因造成：
图1中NMOS晶体管述N型的外延层102、P型的体区110和N型的源极112共同等效于一个寄生的NPN型双极晶体管，金属接触116与体区110之间存在寄生电阻共同等效于NPN型晶体管的P型基极（base）端电阻。由于金属接触116仅接触到外延层102表面，金属接触116与体区110的距离较远，金属接触116与体区110之间的寄生电阻大。当向超结功率器件的漏极（半导体衬底100）施加正电压，向栅极结构106和源极112施加电压为0，栅极关闭时，在源极112和漏极之间形成的反向击穿电压。而由于金属接触116与体区110之间的寄生电阻大，施加于体区110上电压较大，寄生的NPN型双极晶体管易开启，从而导致超结功率器件中源极112和漏极之间的漏电流较大，源极112和漏极之间的击穿电压较小，导致图1中超结功率器件的良率低。
类似的，PMOS型超结功率器件也会出现相应的问题。
经过进一步研究发现，可通过将超结功率器件中的金属接触深入到外延层内部，使金属接触与源极和体区接触来减小金属接触与体区之间的寄生电阻。此时，当向超结功率器件的漏极施加正电压，向栅极结构和源极施加电压为0时，由于金属接触与体区之间的寄生电阻较小，施加于体区上电压较小，寄生双极晶体管不易开启，从而使超结功率器件中源极和漏极之间的漏电流较小，源极和漏极之间的击穿电压较高，达到提高超结功率器件良率的目的。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本实施例中，以NMOS型超结功率器件（第一导电类型为N型，第二导电类型为P型）的形成方法为例，对本发明超结功率器件的形成方法进行说明。PMOS型超结功率器件（第一导电类型为P型，第二导电类型为N型）的形成方法与NMOS型超结功率器件的形成方法类似。
参考图2，提供半导体衬底200，半导体衬底200上形成有外延层202，外延层202中形成有柱状掺杂区204a。
本实施例中，所述半导体衬底200为N型重掺杂硅衬底。所述外延层202的材料为N型轻掺杂硅，所述外延层202通过外延工艺形成。所述柱状掺杂区204a通过对所述外延层202进行离子注入形成，所述柱状掺杂区204a的导电类型为P型。
继续参考图2，所述柱状掺杂区204a两侧的外延层202中形成栅极结构206。所述栅极结构206与所述柱状掺杂区204a之间具有距离。
本实施例中，所述栅极结构206包括栅氧层206a和栅电极层206b，所述栅氧层206a位于所述栅电极层206b和外延层202之间。
本实施例中，在所述外延层202中形成栅极结构206可包括如下步骤：
对柱状掺杂区204a两侧的外延层202进行刻蚀，以在外延层202中形成与所述柱状掺杂区204a具有距离的凹槽（图未示）；
在所述凹槽的底部和侧壁上形成栅氧层206a；
在包括栅氧层206a的凹槽内填充满栅电极层206b。
本实施例中，所述栅氧层206a的材料可为氧化硅。所述栅氧层206a的厚度范围为400埃～1000埃。形成所述栅氧层206a的方法可为沉积工艺或者热氧化工艺。
本实施例中，所述栅电极层206b的材料可为多晶硅。
继续参考图2，对所述柱状掺杂区204a与所述栅极结构206之间的外延层202进行离子注入，形成导电类型为P型的体区210a。所述体区210a与所述半导体衬底200的距离h1大于栅极结构206与所述半导体衬底200的距离h2。
继续参考图2，对所述体区210a进行离子注入，以在所述体区210a上形成源极212a。
本实施例中，对所述体区210a进行离子注入的掺杂离子的导电类型为N型，掺杂离子可为磷离子、砷离子等。所形成源极212a的导电类型为N型。
在源极212a形成之后，N型的外延层202、P型的体区210a和N型的源极212a共同等效于一个寄生的NPN型双极晶体管。
继续参考图2，在所述源极212a、栅极结构206和柱状掺杂区204a上形成介质层214a。
本实施例中，所述介质层214a的材料可为氧化硅。形成所述介质层214a的方法可为化学气相沉积工艺。例如，以正硅酸乙酯（TEOS）为前驱物形成所述介质层214a，所形成的氧化硅为绝缘材料。形成所述介质层214a具体形成工艺为本领域技术人员所熟知，在此不再赘述。
在其他实施例中，所述介质层214a的材料还可为其他绝缘材料，如掺硼和磷的硅玻璃。
继续参考图2，在所述介质层214a上形成掩膜层216，所述掩膜层216中形成有贯穿所述掩膜层216厚度的开口218，所述开口218与所述柱状掺杂区204a和柱状掺杂区204a周围部分宽度的源极212a正对。
本实施例中，所述掩膜层216的材料可为光刻胶，但本发明掩膜层216的材料不限于此。
参考图3，沿开口218刻蚀图2中所述介质层214a、源极212a、体区210a和柱状掺杂区204a，以去除部分厚度的体区210a，于剩余的体区210b和柱状掺杂区204b上方形成金属接触孔220，所述金属接触孔220贯穿所述介质层214b并延伸至外延层202中。
本实施例中，形成所述金属接触孔220的方法可为干法刻蚀，如各向异性干法刻蚀。所述干法刻蚀的气体可为包括CF4、Cl2、HBr、Ar和O2的混合气体，但本发明不限于此。
需要说明的是，由于源极212a、体区210a和柱状掺杂区204a均通过离子注入工艺形成，源极212a、体区210a和柱状掺杂区204a两两之间的界限不明显，为了使所形成的金属接触孔220深入到体区内部，进而使后续形成的金属接触与体区接触良好，本实施例在形成金属接触孔220时还去除了柱状掺杂区204a周围部分宽度的源极212a和柱状掺杂区204a周围部分宽度源极212a下方部分厚度的体区210a。
在其他实施例中，还可仅对柱状掺杂区204a和柱状掺杂区204a周围部分宽度的源极212a进行刻蚀，至刻蚀出体区210a，使后续形成于金属接触孔内的金属接触与源极212a和体区210a接触。或者，还可仅对柱状掺杂区204a进行刻蚀，至刻蚀出源极212a和体区210a，使后续形成于金属接触孔内的金属接触与源极212a和体区210a接触。
具体的，位于所述外延层202中金属接触孔220的深度h3范围为500埃～2500埃。所述金属接触孔220底面与半导体衬底200的距离h4小于源极212b与半导体衬底200的距离h5。
本实施例中，位于所述外延层202中金属接触孔220的深度h3为1500埃。
参考图4，去除图3中所述掩膜层216，并在金属接触孔220内形成金属接触222，所形成的金属接触222与柱状掺杂区204b两侧的源极212b和体区210b接触。
本实施例中，所述金属接触222与半导体衬底200的距离h4小于源极212b与半导体衬底200的距离h5。
与图1中超结功率器件相比，图4中超结功率器件中金属接触222与体区210b和源极212b接触，金属接触222与体区210b的距离较近，金属接触222与体区210b之间的寄生电阻较小。当向图4中超结功率器件的漏极（半导体衬底200）施加正电压，向栅极结构206和源极212b施加电压为0，栅极关闭时，施加于体区210b上的电压较小，寄生的NPN型双极晶体管不易开启，使超结功率器件中源极212b和漏极之间的漏电流较小，源极212b和漏极之间的击穿电压较高，所形成超结功率器件的良率高。
参考图5，通过现有工艺和本发明超结功率器件的形成方法在晶圆上形成多个超结功率器件时，晶圆上各个超结功率器件源极和漏极之间的漏电流的分布示意图。其中，横坐标为晶圆，纵坐标为晶圆中各超结功率器件的源极和漏极之间漏电流（单位为安培，简称A）。具体的，通过现有超结功率器件的形成方法于晶圆7至晶圆11上形成超结功率器件，通过本发明超结功率器件的形成方法于晶圆1至晶圆6上形成超结功率器件。
若以1E-7A作为参考漏电流（即当超结功率器件的源极和漏极之间的漏电流Idss大于参考漏电流时，该超结功率器件不合格；当超结功率器件的源极和漏极之间的漏电流小于或者等于参考漏电流时，该超结功率器件合格），由图5可知，晶圆7至晶圆11上的超结功率器件的良率为93%～55%，晶圆1至晶圆6上的超结功率器件的良率大于95%，故本发明中超结功率器件的良率显著提高。
本实施例中所形成的超结功率器件中，金属接触222与源极212b和体区210b接触，金属接触222与体区210b之间的寄生电阻较小。在向超结功率器件的漏极施加正电压，向栅极结构和源极施加电压为0，栅极关闭时，超结功率器件中源极212b和漏极之间的漏电流较小，源极212b和漏极之间的击穿电压较高，超结功率器件的良率高。
参考图4，本发明还提供了一种超结功率器件，包括：
半导体衬底200；
位于半导体衬底200上的外延层202，外延层202中形成有柱状掺杂区204b、栅极结构206、体区210b、源极212b和金属接触222，栅极结构206位于柱状掺杂区204b两侧，栅极结构206与柱状掺杂区204b之间具有距离，体区210b位于栅极结构206和柱状掺杂区204b之间，所述源极212b位于所述体区210b上，所述金属接触222位于柱状掺杂区204b上，所述金属接触222与所述半导体衬底200的距离h4小于所述源极212b与所述半导体衬底的距离h5。
其中，半导体衬底200、外延层202和源极212b的导电类型为第一导电类型，柱状掺杂区204b和体区210b的导电类型为第二导电类型，第一导电类型与第二导电类型不同。
本实施例中，所述第一导电类型为N型，所述第二导电类型为P型，图4中超结功率器件为NMOS型超结功率器件。
在其他实施例中，还可为：所述第一导电类型为P型，所述第二导电类型为N型，图4中超结功率器件为PMOS型超结功率器件。
本实施例中，位于外延层202中金属接触222的深度范围为500埃～2500埃，如可为500埃、800埃、1000埃、1200埃、1500埃、1800埃、2000埃或者2500埃。
本实施例中，所述金属接触222位于所述柱状掺杂区204b和所述柱状掺杂区204b周围部分宽度的体区210b上。
在其他实施例中，所述金属接触222还可仅位于所述柱状掺杂区204b上，仅需保证金属接触222与所述体区210b接触即可。
本实施例中，所述超结功率器件还可包括介质层214b，介质层214b位于源极212b和栅极结构206上，所述金属接触222贯穿所述介质层214b。
在其他实施例中，所述超结功率器件还可不包括介质层214b以及位于介质层214b中的金属接触222，仅包括位于外延层202中柱状掺杂区204b上的金属接触222。
本实施例超结功率器件中的金属接触222与源极212b和体区210b接触，超结功率器件中源极212b和漏极之间的漏电流较小，源极212b和漏极之间的击穿电压较高，超结功率器件的良率高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种超结功率器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有外延层，所述外延层中形成有柱状掺杂区；
在所述柱状掺杂区两侧的所述外延层中形成栅极结构，所述栅极结构与所述柱状掺杂区之间具有距离；
在所述柱状掺杂区与所述栅极结构之间的外延层中形成体区；
对所述体区进行离子注入，以在所述体区上形成源极；
对所述柱状掺杂区和所述柱状掺杂区周围部分宽度的源极进行刻蚀，以在体区和柱状掺杂区上形成金属接触孔；
在所述金属接触孔内形成金属接触；
所述半导体衬底、外延层和源极的导电类型为第一导电类型，所述柱状掺杂区和体区的导电类型为第二导电类型，第一导电类型与第二导电类型不同。
2.如权利要求1的超结功率器件的制作方法，其特征在于，形成所述金属接触孔包括：在所述源极、栅极结构和柱状掺杂区上形成介质层，并在所述介质层上形成包括开口的掩膜层，所述开口与所述柱状掺杂区和所述柱状掺杂区周围部分宽度的源极正对；沿所述开口刻蚀所述介质层、源极和柱状掺杂区，以在体区和柱状掺杂区上形成金属接触孔。
3.如权利要求1的超结功率器件的制作方法，其特征在于，位于所述外延层中所述金属接触孔的深度范围为500埃～2500埃。
4.如权利要求1的超结功率器件的制作方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
5.如权利要求1的超结功率器件的制作方法，其特征在于，对所述柱状掺杂区和所述柱状掺杂区周围部分宽度的源极进行刻蚀的方法为干法刻蚀。
6.一种超结功率器件，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的外延层，所述外延层中形成有柱状掺杂区、栅极结构、体区、源极和金属接触，所述栅极结构位于所述柱状掺杂区两侧，所述栅极结构与所述柱状掺杂区之间具有距离，所述体区位于所述栅极结构和所述柱状掺杂区之间，所述源极位于所述体区上，所述金属接触位于所述柱状掺杂区上，所述金属接触与所述半导体衬底的距离小于所述源极与所述半导体衬底的距离；
所述半导体衬底、外延层和源极的导电类型为第一导电类型，所述柱状掺杂区和体区的导电类型为第二导电类型，第一导电类型与第二导电类型不同。
7.如权利要求6的超结功率器件，其特征在于，所述金属接触位于所述柱状掺杂区和所述柱状掺杂区周围部分宽度的体区上。
8.如权利要求6的超结功率器件，其特征在于，所述超结功率器件还包括介质层，所述介质层位于所述源极和所述栅极结构上，所述金属接触贯穿所述介质层。
9.如权利要求6的超结功率器件，其特征在于，位于所述外延层中所述金属接触的深度范围为500埃～2500埃。
10.如权利要求6的超结功率器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
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2013
- 2013-08-22 CN CN2013103714009A patent/CN103413764A/zh active Pending
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