CN103412338B - 伪随机码电法仪 - Google Patents

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Abstract

本发明公开了一种伪随机码电法仪,包括发射机和接收机,发射机包括FPGA处理模块、稳流源模块和ADC数据采集模块,FPGA处理模块包括主控CPU和与之连接的用于时序控制的FPGA,稳流源模块包括依次连接的驱动电路、稳流电源和标准电阻,ADC数据采集模块包括依次连接的运算放大器、差分放大器、ADC、双口RAM、DSP,还包括用于算法集成的CPLD,所述CPLD分别与ADC、双口RAM和DSP连接,所述FPGA通过同步接口与CPLD连接,所述DSP连接有RAM,且通过USB控制器连接在PC上位机上,接收机包括依次连接的SMA接头、运算放大器、差分放大器、ADC、FPGA和DSP,还包括分别与FPGA和DSP连接的主控CPU,DSP通过USB MCU模块连接在PC上位机上。本发明提供的伪随机码电法仪抗干扰能力强,勘探效率高,可以适应复杂环境。

Description

伪随机码电法仪

技术领域

[0001] 本发明涉及地质勘探设备,具体涉及一种伪随机码电法仪。

背景技术

[0002] 电磁勘探法是矿产勘探和工程及环境勘查中应用最广和最有效的方法之一。但 是,长期以来,这一类方法受到以下几个方面的困扰:首先,是其抗干扰能力较低,特别是在 工矿区或城市中开展工作,易受各种电气干扰。其次,常用的频率域电磁测深,需要在一定 的频段范围内,逐个频率进行观测,生产效率较低。第三,某些电磁勘探方法在野外观测中, 需要布置长达几到十几公里的导线,这不仅使其观测装置笨重和进一步降低生产效率,而 且使其难于在城市或其它地形、地物条件复杂的地区开展工作。

[0003] 20世纪中后期,系统辨识理论发展了一种“伪随机二进制输入信号的系统识别”方 法。伪随机二进制信号序列(PRBS)是幅度不变,而宽度随机变化的周期性方波脉冲系列。它 可以由专用设备产生,也可以由数字计算机简单地产生。上述“系统识别”的基本原理是,利 用伪随机二进制信号源向待识别系统(例如,地质勘探对象一一大地)输入伪随机信号(电 流),同时观测该系统的输出信号(电压)。根据输出信号和输入信号的互相关函数,便可识 别该系统。

[0004] 互相关函数的计算是一个数值滤波运算过程,因此利用互相关函数识别系统具有 很强的抗干扰能力。在适当选择伪随机二进制信号序列(PRBS)相关参数的情况下,互相关 函数很接近系统的冲激响应,由此,易于算得系统的频率响应,而不需要进行耗时的逐个频 率测量,从而大大提高观测效率。此外,采用PRBS作为信号源,也易于实现输入(供电)装置 和输出(测量)装置之间的无线联系,从而使观测装置轻便化,不仅会提高生产效率,而且能 扩大其应用范围。可见,研究利用PRBS的电磁勘探法,确实可望解决困扰当前电磁勘探法的 三个主要问题。

发明内容

[0005] 本发明所要解决的技术问题是现有的电磁勘探设备抗干扰能力低,勘探效率低, 难以适应复杂环境的问题。

[0006] 为了解决上述技术问题,本发明所采用的技术方案是提供一种伪随机码电法仪, 包括发射机和接收机:发射机包括FPGA处理模块、稳流源模块和ADC数据采集模块:FPGA处 理模块包括主控CPU和与之连接的用于时序控制的FPGA;稳流源模块包括依次连接的驱动 电路、稳流电源和标准电阻;ADC数据采集模块包括依次连接的运算放大器、差分放大器、 ADC、双口 RAM、DSP,还包括用于算法集成的CPLD,所述CPLD分别与ADC、双口 RAM和DSP连接, 所述FPGA通过同步接口与CPLD连接,所述DSP连接有RAM,且通过USB控制器连接在PC上位机 上;发射机运行时,主控CPU控制FPGA产生发射频率,经由驱动电路及稳流电源至发射极,此 时FPGA同时产生同步信号,传递给闭环端CPLD,CPLD使ADC采集发射信号,发射信号由串联 在发射端的标准电阻得来,标准电阻上的微弱电压信号经由一级单端放大后通过差分运放 将单端信号转化为差分信号提供给ADC进行采集,采集后的大量数据通过CPLD协调,先存入 双口 RAM,DSP同时开始处理双口 RAM中的数据,处理好的数据存入RAM备用,需要时经由DSP 与USB主控模块传至PC上位机;接收机包括依次连接的SMA接头、运算放大器、差分放大器、 ADC、FPGA和DSP,还包括分别与FPGA和DSP连接的主控CPU,DSP通过USB MCU模块连接在PC上 位机上;信号由SMA接头进入,经由一级单端放大后通过差分运放将单端信号转化为差分信 号提供给由FPGA主控的ADC进行采集,采集后的大量数据通过FPGA直接传入DSP进行处理, 处理好的数据存入储存SRAM备用,需要时经由DSP和USB M⑶模块传至PC上位机;FPGA即现 场可编程门阵列,ADC即模/数转换器,双口 RAM即先进先出缓存,DSP即数字信号处理器, CPLD即复杂可编程逻辑器件,USB MCUS卩USB通讯专用单片处理器。

[0007] 在上述伪随机码电法仪中,所述稳流源模块发射极的伪随机码电流波形长度可 调、本源多项式可选、码速率可调、起始相位可调,所发送的信号初相可调,按照设定的码 长、本源多项式、码速率和初始相位将具有伪随机特性的电流波形一次发送出去,以2^为 周期,n是一个大于0小于20的整数。

[0008] 在上述伪随机码电法仪中,所述FPGA处理模块和ADC数据采集模块上还设有电源 模块、复位电路和时钟频率综合器。

[0009] 在上述伪随机码电法仪中,所述发射机和接收机的主控CPU上还分别连接有GPS全 球定位系统和显示屏。

[0010] 在上述伪随机码电法仪中,所述接收机上还设有电源模块、复位电路、调试电路和 时钟频率综合器。

[0011] 在上述伪随机码电法仪中,所述接收机的DSP上设有用于存储其处理完毕数据的 SMM。

[0012] 本发明提供的伪随机码电法仪抗干扰能力强,勘探效率高,可以适应复杂环境。

附图说明

[0013] 图1为本发明提供的伪随机码电法仪的发射机的原理结构示意图;

[0014] 图2为本发明提供的伪随机码电法仪的接收机的原理结构示意图;

[0015] 图3为本发明提供的伪随机码电法仪在不同时间测试电阻率和相位重复性对比示 意图;

[0016] 图4为本发明提供的伪随机码电法仪与321老地质队的测深资料对比示意图。

具体实施方式

[0017] 下面结合附图对本发明作出详细的说明。

[0018] 如图1、图2所示,本发明提供的伪随机码电法仪包括发射机和接收机。

[0019] 发射机包括FPGA处理模块、稳流源模块和ADC数据采集模块。FPGA处理模块包括主 控CPU和与之连接的用于时序控制的FPGA;稳流源模块包括依次连接的驱动电路、稳流电源 和标准电阻;ADC数据采集模块包括依次连接的运算放大器、差分放大器、ADC、双口 RAM、 DSP,还包括用于算法集成的CPLD,CPLD分别与ADC、双口 RAM和DSP连接,FPGA通过同步接口 与CPLD连接,DSP连接有RAM,且通过USB控制器连接在PC上位机上。FPGA处理模块和ADC数据 采集模块上还设有电源模块、复位电路和时钟频率综合器。

[0020] 发射机运行时,主控CPU控制FPGA产生发射频率,经由驱动电路及稳流电源至发射 极,此时FPGA同时产生同步信号,传递给闭环端CPLD,CPLD使ADC采集发射信号,发射信号由 串联在发射端的标准电阻得来,标准电阻上的微弱电压信号经由一级单端放大后通过差分 运放将单端信号转化为差分信号提供给ADC进行采集,采集后的大量数据通过CPLD协调,先 存入双口 RAM,DSP同时开始处理双口 RAM中的数据,处理好的数据存入RAM备用,需要时经由 DSP与USB主控模块传至PC上位机。发射机部分的逻辑主控CPU协调各模块之间的协作,负责 模块之间的通讯,GUI实现,条件判断及触发等功能。

[0021] 接收机包括依次连接的SMA接头、运算放大器、差分放大器、ADC、FPGA和DSP,还包 括分别与FPGA和DSP连接的主控CPU,DSP通过USB MCU模块连接在PC上位机上,接收机的DSP 上设有用于存储其处理完毕数据的SRAM。发射机和接收机的主控CPU上还分别连接有GPS全 球定位系统和显示屏。接收机上还设有电源模块、复位电路、调试电路和时钟频率综合器。

[0022] 信号由SMA接头进入,经由一级单端放大后通过差分运放将单端信号转化为差分 信号提供给由FPGA主控的ADC进行采集,采集后的大量数据通过FPGA直接传入DSP进行处 理,处理好的数据存入储存SRAM备用,需要时经由DSP和USB MCU模块传至PC上位机,接收机 的主控CPU负责协调FPGA及DSP的工作及读取GPS数据和⑶I实现;

[0023] 在上述描述中:

[0024] CPU:Central Processing Unit,中央处理器,本系统中多代指主控单片机(如ARM 平台);

[0025] FPGA:Field —Programmable Gate Array,即现场可编程门阵列,多用于时序控 制;

[0026] CPLD:Complex Programmable Logic Device,复杂可编程逻辑器件,多用于算法 集成;

[0027] GPS:Global Positioning System,全球定位系统,本系统中指可以通过卫星对钟 获取当地经炜度及海拔的通讯模块;

[0028] RAM:Random Access Memory,随机存储器;

[0029] DSP:Digital Signal Processor,数字信号处理器;

[0030] ADC,Analog-to_Digital Converter,模/数转换器;

[0031] SRAM: Static Random Access Memory,可简单理解为静态RAM,功能与RAM基本一 致。

[0032] 上述模块的功能:

[0033] GPS模块:通过实时获取所处位置的经炜度,进行显示并与采样数据同步储存,方 便处理。

[0034] FPGA:通过高稳时钟源获得时钟信号,产生特定的发射频率,经功率放大器接入发 射线圈,同时产生同步信号,使能闭环测量端采集。

[0035] CPLD:初始化AD,并作为ADC与双口 RAM及DSP之间的数据总线,接收发射端同步信 号,使能AD采集,并将数据传输至RAM缓存及DSP进行信号处理。

[0036] ADC:将连续变化的模拟信号转换为离散的数字信号,以便于数据的处理和储存。

[0037] DSP:将由AD量化的信号进行处理并进行储存,与USB控制器通讯,将储存的数据传 至上位机。

[0038] 双口 RAM:或称FIFO,先进先出缓存,由于ADC采样速度较高,突发数据量较大,故于 AD与DSP之间加一高速缓存,使数据不丢失,且DSP有足够的处理时间。

[0039] 储存RAM:速度较FIFO慢,只与DSP连接,用于储存已处理的数据,并在PC回读时将 数据传出。

[0040] SRAM:用于存储DSP处理完毕的数据。

[0041] USB MCU:USB通讯专用单片处理器。

[0042] 本发明的工作原理:通过发射机向地下发送伪随机编码的电流波形信号,接收机 接收发射出的伪随机电压信号,通过数字信号处理得到大地响应函数。数字信号处理过程 顺序是:首先对发送信号做自相关处理得到发送信号的大地响应函数,对接收信号做互相 关处理得到接收信号的大地响应函数,分别对发送信号和接收信号的大地响应函数做快速 傅立叶变换,得到各频点下信号的实部和虚部,从而得到发送信号和接收信号的幅频特性 曲线和相频特性曲线;然后用接收信号的相频特性曲线减去发送信号的相频特性曲线,就 得到各频点的绝对相位值;用接收信号的幅频特性曲线除以发送信号的幅频特性曲线,再 乘以物探上的装置系数K,即可得到视电阻率。

[0043] 伪随机码电流波形长度可调、本源多项式可选、码速率可调、起始相位可调,所发 送的信号初相可调,按照设定的码长、本源多项式、码速率和初始相位将具有伪随机特性的 电流波形一次发送出去,以21-1为周期,n是一个大于0小于20的整数。通过调整n的大小,可 以提高测量精度和抗干扰能力。

[0044] 电法勘探采集数据的数学过程:

[0045]

Figure CN103412338BD00061

[0046] 其中,y⑴为仪器采集的信号,即丽之间的测量信号;G (t_〇)为大地响应;u⑷为 供电信号,即伪随机信号,e⑴为干扰信号。

[0047] 将仪器获得的测量信号y⑴卷积供电信号u (〇),对y⑴进行重构,得到:

Figure CN103412338BD00062

[0048]

[0049]

[0050] 由于使用的供电信号是伪随机码,因此:

[0051]

Figure CN103412338BD00063

[0052] 由于干扰信号与伪随机码相关性很小,公式可近似成:

[0053]

Figure CN103412338BD00064

[0054]当n足够大时,有用信号与噪声的放大倍数之比为:(2H)/2n,所以通过改变n获得 足够信噪比的信号,从而得到更准确的大地响应函数。

[0055] 本发明的应用案例:铜陵危机矿山

[0056]铜陵冬瓜山铜矿属于开发较发达矿区,矿区内民房林立,地下多处开采,电性干扰 巨大,干扰幅值在300毫伏左右,观测电压在0.3毫伏左右,信噪比B=-60db左右,干扰严重。 很多国内、国际主流仪器都在这个工作做了测试,绝大多数仪器不同时间测量重复性很差, 也很难与最早的四极测深资料匹配上。

[0057] 本发明提供的伪随机码电法仪在不同时间测试了电阻率和相位,重复性非常好; 测试结果也与321老地质队的测深资料进行了对比,如图3、图4所示,趋势完全一致。

[0058] 本发明不局限于上述最佳实施方式,任何人应该得知在本发明的启示下作出的结 构变化,凡是与本发明具有相同或相近的技术方案,均落入本发明的保护范围之内。

Claims (6)

1. 伪随机码电法仪,其特征在于,包括发射机和接收机: 发射机包括第一 FPGA处理模块、稳流源模块和ADC数据采集模块: 第一 FPGA处理模块包括主控CPU和与之连接的用于时序控制的第一 FPGA; 稳流源模块包括依次连接的驱动电路、稳流电源和标准电阻; ADC数据米集模块包括依次连接的第一运算放大器、第一差分放大器、第一 ADC、双口 RAM、第一 DSP,还包括用于算法集成的CPLD,所述CPLD分别与第一 ADC、双口 RAM和第一 DSP连 接,所述第一 FPGA处理模块通过同步接口与CPLD连接,所述第一 DSP连接有双口 RAM,且通过 USB控制器连接在PC上位机上; 发射机运行时,第一 FPGA处理模块的主控CPU控制第一 FPGA产生发射频率,经由驱动电 路及稳流电源至发射极,此时第一 FPGA同时产生同步信号,传递给闭环端CPLD,CPLD使第一 ADC采集发射信号,发射信号由串联在发射端的标准电阻得来,标准电阻上的微弱电压信号 经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给第一 ADC进行采集, 采集后的大量数据通过CPLD协调,先存入双口 RAM,第一DSP同时开始处理双口 RAM中的数 据,处理好的数据存入双口RAM备用,经由第一DSP与USB控制器传至PC上位机;接收机包括 依次连接的SMA接头、第二运算放大器、第二差分放大器、第二ADC、第二FPGA和第二DSP,接 收机的主控CPU分别与第二FPGA和第二DSP连接,第二DSP通过USB MCU模块连接在PC上位机 上; 信号由SMA接头进入,经由一级单端放大后通过第二运算放大器、第二差分放大器将单 端信号转化为差分信号提供给由第二FPGA主控的第二ADC进行采集,采集后的大量数据通 过第二FPGA直接传入第二DSP进行处理,处理好的数据存入储存SRAM备用,经由第二DSP和 USB MCU模块传至PC上位机; FPGA即现场可编程门阵列,ADC即模/数转换器,双口 RAM即先进先出缓存,DSP即数字信 号处理器,CPLD即复杂可编程逻辑器件,USB MCU即USB通讯专用单片处理器。
2. 如权利要求1所述的伪随机码电法仪,其特征在于,所述稳流源模块的发射极的伪随 机码电流波形长度可调、本源多项式可选、码速率可调、起始相位可调,所发送的信号初相 可调,按照设定的码长、本源多项式、码速率和初始相位将具有伪随机特性的电流波形发送 出去,以2n-l为周期,η是一个大于O小于20的整数。
3. 如权利要求1所述的伪随机码电法仪,其特征在于,所述第一FPGA处理模块和ADC数 据采集模块上还分别设有电源模块、复位电路和时钟频率综合器。
4. 如权利要求1所述的伪随机码电法仪,其特征在于,所述发射机和接收机的主控CPU 上还分别连接有GPS全球定位系统和显示屏。
5. 如权利要求1所述的伪随机码电法仪,其特征在于,所述接收机上还设有电源模块、 复位电路、调试电路和时钟频率综合器。
6. 如权利要求1所述的伪随机码电法仪,其特征在于,所述接收机的第二DSP上设有用 于存储其处理完毕数据的SRAM。
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