CN103297002B - 一种干扰抑制的方法和装置 - Google Patents

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Abstract

本发明实施例提供了一种干扰抑制的方法和装置，能够消除数字电路对模拟电路的干扰问题，并且方案有继承性，不需要多相时钟，物理布局简单。该方法包括：接收系统时钟，所述系统时钟当前的频带为第一频带；将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。本发明适用于通信领域。

Description

一种干扰抑制的方法和装置
技术领域
本发明涉及通信领域，尤其涉及一种干扰抑制的方法和装置。
背景技术
随着通信技术的发展，无线基站开始转向小型化、低成本、低功耗方向发展。ROC(Radio On Chip，片上无线射频收发系统)因将数字部分和RF(Radio Frequency，无线射频)部分集成到单芯片中，可以大大降低单板面积、基站成本及功耗，成为未来无线基站的发展趋势之一。
但是，ROC也引入一些新的问题，即如何避免数字电路对RF的干扰以及如何避免RF电路之间的干扰。现有技术中存在一种解决ROC芯片中的数字电路对RF电路干扰的方法，该方法采用数字多相时钟方案抑制数字电路对模拟电路的干扰问题，因为采用单相时钟时，芯片内部数字电路基本都在该时钟上升沿附近翻转，所以存在一个较大的充放电电流，从而在上升沿附近产生一个很高的干扰脉冲。如果采用N相时钟，芯片电流则被分散到N个不同相位的时钟上升沿处，故单个干扰的能量大大减少。而对于无线基站来说，有害的干扰是瞬时的高电平信号，而幅度较低的干扰则因为会淹没在底噪中，对无线通信没有严重影响，所以采用数字多相时钟方案能够抑制数字电路对模拟电路的干扰问题。
在采用数字多相时钟方案抑制数字电路对模拟电路的干扰问题的方法中，发明人发现该方法至少存在如下问题：第一，方案无继承性，即当数字芯片规模增大时，只能通过增加时钟相位来降低干扰峰值的能量；第二，当时钟相位需求较多时，需要高频的输入时钟，这样对PLL(Phase Locked Loop，锁相环)选型和STA(Static Timing Analysis，静态时序分析)后端收敛均不利；第三，由于该方法将芯片时钟分为多个相位，为了避免可能无法达到物理布局上某些模拟电路干扰隔离度的要求的问题，需要将相同相位时钟在物理布局上尽量离散，使得统一相位时钟对某一特定位置引入的干扰尽量小，增加了方案设计的复杂度；第四，该方法并不能消除干扰信号，仅能将干扰信号能量降低，使得在某些无线通信指标(如灵敏度，信号EVM(Error VectorMagnitude，误差向量幅度)、ACLR(Adjacent Channel Leakage Ratio，相邻频道泄露比)等)要求高的场景下仍无法满足要求。
发明内容
本发明的实施例提供一种干扰抑制的方法和装置，能够消除数字电路对模拟电路的干扰问题，并且方案有继承性，不需要多相时钟，物理布局简单。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种干扰抑制的方法，所述方法包括：
接收系统时钟，所述系统时钟当前的频率为第一频率；
将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。
在第一种可能的实现方式中，根据第一方面，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的具体包括：
根据所述第一频率，确定所述至少一个规划时钟，所述至少一个规划时钟的所述第二频率相对所述第一频率的频率增量小于等于所述阈值；
结合所述敏感频带，根据第一原则，从所述系统时钟和所述至少一个规划时钟中选取的，其中，所述第一原则包括：
选择无高次谐波落入发射带和接收带的时钟作为备选时钟，以使得在所述优选时钟为所述备选时钟时，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，且所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的发射带内；
若所述备选时钟为一个，则以所述备选时钟作为所述优选时钟；
若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为所述优选时钟；
当不存在所述备选时钟时，则选择在所述敏感频带的接收带内能够实现干扰抑制的时钟作为所述优选时钟，以使得所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
在第二种可能的实现方式中，根据第一方面或第一种可能的实现方式，所述第二频率为所述第一频率经过整数分频后产生的时钟频率。
在第三种可能的实现方式中，根据第一方面或第一种可能的实现方式或第二种可能的实现方式，在所述将所述系统时钟转化成所述敏感频带的优选时钟后，所述方法还包括：
拟合所述优选时钟，以使得拟合后的时钟频率相对于所述第一频率不发生变化。
在第四种可能的实现方式中，根据第三种可能的实现方式，所述拟合所述优选时钟具体包括：
确定所述系统时钟是否与所述优选时钟相同；
当所述系统时钟与所述优选时钟不相同时，对所述优选时钟的时钟沿数进行周期累加计数，获取当前计数值，其中，所述计数周期为周期T内所包含的优选时钟的时钟沿数；
确定所述当前计数值与预先配置的有效时钟沿数的大小关系，其中，所述预先配置的有效时钟沿数是所述周期T内所包含的系统时钟的时钟沿数；
若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿；
若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿；
当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿。
在第五种可能的实现方式中，根据第四种可能的实现方式，所述确定所述系统时钟是否与所述优选时钟相同具体包括：
根据预先配置的门限使能参数确定所述系统时钟是否与所述优选时钟相同。
第二方面，提供一种干扰抑制的装置，所述装置包括接收单元、转换单元；
所述接收单元，用于接收系统时钟，所述系统时钟当前的频率为第一频率；
所述转换单元，用于将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值，所述转换单元是根据所述第一频率的大小和所述优选时钟的时钟频率的大小配置的。
在第一种可能的实现方式中，根据第二方面，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的具体包括：
根据所述第一频率，确定所述至少一个规划时钟，所述至少一个规划时钟的所述第二频率相对所述第一频率的频率增量小于等于所述阈值；
结合所述敏感频带，根据第一原则，从所述系统时钟和所述至少一个规划时钟中选取的，其中，所述第一原则包括：
选择无高次谐波落入发射带和接收带的时钟作为备选时钟，以使得在所述优选时钟为所述备选时钟时，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，且所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的发射带内；
若所述备选时钟为一个，则以所述备选时钟作为所述优选时钟；
若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为所述优选时钟；
当不存在所述备选时钟时，则选择在所述敏感频带的接收带内能够实现干扰抑制的时钟作为所述优选时钟，以使得所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
在第二种可能的实现方式中，根据第二方面或第一种可能的实现方式，所述第二频率为所述第一频率经过整数分频后产生的时钟频率。
在第三种可能的实现方式中，根据第二方面或第一种可能的实现方式或第二种可能的实现方式，所述装置还包括拟合单元；
所述拟合单元，用于在所述转换单元将所述系统时钟转化成所述敏感频带的优选时钟后拟合所述优选时钟，以使得所述拟合后的时钟频率相对于所述第一频率不发生变化。
在第四种可能的实现方式中，根据第三种可能的实现方式，所述拟合单元包括第一确定模块、计数模块、第二确定模块、控制模块；
所述第一确定模块，用于确定所述系统时钟是否与所述优选时钟相同；
所述计数模块，用于当所述系统时钟与所述优选时钟不相同时，对所述优选时钟的时钟沿数进行周期累加计数，获取当前计数值，其中，所述计数模块的计数周期为周期T内所包含的优选时钟的时钟沿数；
所述第二确定模块，用于确定所述当前计数值与预先配置的有效时钟沿数的大小关系，其中，所述预先配置的有效时钟沿数是所述周期T内所包含的系统时钟的时钟沿数；
所述控制模块，用于若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿；
所述控制模块，还用于若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿；
所述控制模块，还用于当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿。
在第五种可能的实现方式中，根据第四种可能的实现方式，所述第一确定模块确定所述系统时钟是否与所述优选时钟相同具体包括：
根据预先配置的门限使能参数，确定所述系统时钟是否与所述优选时钟相同。
在第六种可能的实现方式中，根据第五种可能的实现方式，所述控制模块包括：或门、D触发器、时钟门控制单元；
其中，所述第一确定模块为非门限使能，所述或门的第一输入端与所述第一确定模块的非门限使能端相接，所述或门的第二输入端与所述第二确定模块的输出端相接，所述或门的输出端与所述D触发器的输入端相接，所述D触发器的时钟输入端输入所述优选时钟，所述D触发器的输出端接所述时钟门控制单元的使能端；
所述控制模块，用于若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟不相同，门限使能参数为使能1，所述第一确定模块的非门限使能端为0，若所述当前计数值大于预先配置的有效时钟沿数，所述第二输出模块的输出端为0，则所述或门的输出端输出0，当所述D触发器的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器输出端输出0，则所述时钟门控制单元的使能端接0，所述时钟门控制单元停止输出所述优选时钟的当前时钟沿；
所述控制模块，还用于若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟不相同时，门限使能参数为使能1，所述第一确定模块的非门限使能端为0，若所述当前计数值小于等于预先配置的有效时钟沿数，所述第二输出模块的输出端为1，则所述或门的输出端输出1，当所述D触发器的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器输出端输出1，则所述时钟门控制单元的使能端接1，所述时钟门控制单元输出所述优选时钟的当前时钟沿；
所述控制模块，还用于当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟相同时，门限使能参数为不使能0，所述第一确定模块的非门限使能端为1，则所述或门的输出端输出1，当所述D触发器的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器输出端输出1，则所述时钟门控制单元的使能端接1，所述时钟门控制单元输出所述优选时钟的当前时钟沿。
本发明实施例提供一种干扰抑制的方法和装置，所述方法包括：接收系统时钟，所述系统时钟当前的频率为第一频率；将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落入在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。。
基于上述实施例的描述，本发明通过灵活调整时钟频率，使得优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内的方法，能够消除数字电路对模拟电路的干扰问题，并且该方案中所述优选时钟不需要通过多相时钟产生，仅与当前敏感频带相关，使得方案物理布局简单，并且有继承性，减少了开发工作量。
附图说明
图1为本发明实施例提供的一种干扰抑制的方法；
图2为本发明实施例提供的另一种干扰抑制的方法；
图3为本发明实施例提供的一种采用时钟周期频率拟合优选时钟的方法；
图4为本发明实施例提供的频率为261.12MHz的时钟拟合到频率为245.76MHz的时钟的时序示意图；
图5为本发明实施例提供的频率为276.48MHz的时钟拟合到频率为245.76MHz的时钟的时序示意图；
图6为本发明实施例提供的一种时钟频率周期拟合的电路；
图7为本发明实施例提供的一种干扰抑制的装置；
图8为本发明实施例提供的另一种干扰抑制的装置；
图9为本发明实施例提供的一种干扰抑制的装置中的拟合单元示意图；
图10为本发明实施例提供的一种干扰抑制的装置中的拟合单元中的控制模块示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一、
本发明实施例提供一种干扰抑制的方法，如图1所示，所述方法包括：
101、接收系统时钟，所述系统时钟当前的频率为第一频率。
具体的，本发明的执行主体是一种干扰抑制的装置，所述装置具体可以为ROC芯片，也可以为存在数模干扰的PCB单板等，本发明实施例对此不作具体限定，适用于所有数模共存的场所。
这里以所述干扰抑制的装置具体为存在数字电路对RF电路的干扰的ROC芯片为例进行说明，当所述ROC芯片工作时，会接收系统时钟，所述系统时钟当前的时钟频率为第一频率，其中，所述第一频率中的“第一”没有任何特殊的含义，仅指代系统时钟当前的频率。
102、将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。
具体的，当ROC芯片中存在数字电路对RF电路的干扰时，所述ROC芯片存在敏感频带，所述敏感频带为容易受到干扰影响的频点所在的频带，具体为通信频带中的某一子频带。
目前3GPP协议定义的主要无线通信射频频段范围是从700MHz-4GHZ(频带1-频带43)，如表一所示，表一列出了3GPP协议定义的子频带的频率范围。当然，对于不同的协议，可能给出频带不同的频率范围，本发明实施例对此不作具体限定，仅以3GPP协议定义的子频带进行说明。例如，若所述ROC芯片容易受到干扰影响的频点所在的频带的频段范围为：接收带：1710MHz-1785MHz，发射带1805MHz-1880MHz，则此处的当前敏感频带具体为表一的频带3。
表一
当所述ROC芯片接收系统时钟后，将所述系统时钟转化成当前敏感频带的优选时钟，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。
具体的，因为数字时钟的表征参数为时钟频率，所以将所述系统时钟转化成所述敏感频带的优选时钟，实质是将逻辑时钟的时钟频率由系统时钟频率转换成优选时钟频率，所述优选时钟频率使得集中主要能量的时钟的高次谐波移出所述敏感频带的接收带外。
本发明提供一种确定优选时钟的方法，以3GPP协议定义的子频带进行说明，具体如下：
第一，根据所述系统时钟的第一频率，确定至少一个规划时钟，其中，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。
具体的，考虑到时钟频率变高可能导致时序收敛困难，为了便于后端收敛，这里假设预设阈值为15％，而且为了尽量满足PLL可以通过整数分频产生(避免频差和相差累积对数字系统的影响)以及VCO振荡频率的约束，这里选取261.12MHz和276.48MHz作为规划时钟的频率。
第二，结合所述敏感频带，根据第一原则，从所述至少一个规划时钟中选取优选时钟。
具体的，所述第一原则可以包括：
选择无高次谐波落入发射带和接收带的时钟作为备选时钟，以使得在所述优选时钟为所述备选时钟时，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，且所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的发射带内；
若所述备选时钟为一个，则以所述备选时钟作为所述优选时钟；
若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为所述优选时钟；
当不存在所述备选时钟时，则选择在所述敏感频带的接收带内能够实现干扰抑制的时钟作为所述优选时钟，以使得所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
需要说明的是，若想结合所述敏感频带，根据所述第一原则选取优选时钟，首先应分析系统时钟及其高次谐波在4GHz以内无线通信频带内的大致分布情况，和规划时钟及其高次谐波在4GHz以内无线通信频带内的大致分布情况。
具体的，假设系统时钟的所述第一频率为245.76MHZ，则系统时钟及其高次谐波在4GHz以内无线通信频带内的大致分布情况，和频率为261.12MHz和276.48MHz的规划时钟及其高次谐波在4GHz以内无线通信频带内的大致分布情况见表二。
表二
假设存在敏感频带分别为如表一所示的频带1-频带5的5个ROC芯片，结合表二所示的系统时钟及其高次谐波和规划时钟及其高次谐波在4GHz以内无线通信频带内的分布情况，则频带1-频带5接收带内和发射带内时钟谐波的落入情况分别如表三和表四所示，其中，“-”表示无高次谐波落入该频带内：
表三
表四
根据所述第一原则，对于频带1，可以确定频率为261.12MHz的规划时钟和频率为276.48的规划时钟为备选时钟，又因为所述第一原则规定若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为优选时钟，因此频带1的优选时钟为频率为261.12MHz的时钟。
同理，根据所述第一原则，可确定频带2-频带5的优选时钟频率分别为：
频带2：261.12MHz
频带3：276.48MHz
频带4：261.12MHz
频带5：245.76MHz
当然，若所述敏感频带为3GPP协议定义的其它子频带，则同样可以用上述方法确定3GPP协议定义的其它子频带的优选时钟，本发明实施例在此不再一一列举。当然，确定优选时钟的方法可能不仅上述一种，本发明实施例仅是示例性的给出一种确定优选时钟的方法，在此不作具体限定。
将所述系统时钟转化成所述敏感频带的优选时钟可以通过转换单元实现，其中，所述转换单元是根据所述第一频率的大小和所述优选时钟的时钟频率的大小配置的，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
本发明实施例提供一种干扰抑制的方法，所述方法包括：接收系统时钟，所述系统时钟当前的频率为第一频率；将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落入在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。
基于上述实施例的描述，本发明通过灵活调整时钟频率，使得优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内的方法，能够消除数字电路对模拟电路的干扰问题，并且该方案中所述优选时钟不需要通过多相时钟产生，仅与当前敏感频带相关，使得方案物理布局简单，并且有继承性，减少了开发工作量。
实施例二、
本发明实施例还提供一种数模干扰抑制的方法，具体如图2所示，包括：
201、接收系统时钟，所述系统时钟当前的频率为第一频率。
具体的，本发明的执行主体是一种干扰抑制的装置，所述装置具体可以为ROC芯片，也可以为存在数模系统的PCB单板等，本发明实施例对此不作具体限定，适用于所有数模共存的场所。
这里以所述干扰抑制的装置具体为存在数字电路对RF电路的干扰的ROC芯片为例进行说明，当所述ROC芯片工作时，会接收系统时钟，所述系统时钟当前的时钟频率为第一频率，其中，所述第一频率中的“第一”没有任何特殊的含义，仅指代系统时钟当前的频率。
202、将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。
具体的，当ROC芯片中存在数字电路对RF电路的干扰时，所述ROC芯片存在敏感频带，所述敏感频带为容易受到干扰影响的频点所在的频带，具体为通信频带中的某一子频带。
所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的具体包括：
根据所述第一频率，确定所述至少一个规划时钟，所述至少一个规划时钟的所述第二频率相对所述第一频率的频率增量小于等于所述阈值；
结合所述敏感频带，根据第一原则，从所述系统时钟和所述至少一个规划时钟中选取的，其中，所述第一原则包括：
选择无高次谐波落入发射带和接收带的时钟作为备选时钟，以使得在所述优选时钟为所述备选时钟时，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，且所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的发射带内；
若所述备选时钟为一个，则以所述备选时钟作为所述优选时钟；
若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为所述优选时钟；
当不存在所述备选时钟时，则选择在所述敏感频带的接收带内能够实现干扰抑制的时钟作为所述优选时钟，以使得所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
当然，在所述第一原则中，为了避免频差和相差累积对数字系统的影响，所述第二频率还可以是所述第一频率经过整数分频后产生的时钟频率，本发明实施例对此不作具体限定。
具体的，确定优选时钟的具体示例可参见实施例一步骤102的描述，本发明实施例对此不再赘述。
将所述系统时钟转化成所述敏感频带的优选时钟可以通过转换单元实现，其中，所述转换单元是根据所述第一频率的大小和所述优选时钟的时钟频率的大小配置的，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
203、拟合所述优选时钟，以使得拟合后的时钟频率相对于所述第一频率不发生变化。
具体的，为了能够最大程度复用数字IP，本发明在采用时钟频率规划方案抑制干扰的同时，希望整个系统的有效的时钟频率不发生变化，所以在所述将所述系统时钟转化成所述敏感频带的优选时钟后，还拟合所述优选时钟，其中，所述有效的时钟频率不发生变化指拟合后的时钟频率相对于所述第一频率不发生变化。
具体的，本发明给出一种采用时钟周期频率拟合所述优选时钟的方法，具体如图3所示，包括：
S301、确定所述系统时钟是否与所述优选时钟相同。
具体的，所述优选时钟可能与所述系统时钟相同，也可能与所述系统时钟不同，本发明实施例对此不作具体限定，在进行优选时钟拟合时，首先确定所述系统时钟是否与所述优选时钟相同。
所述确定所述系统时钟是否与所述优选时钟相同的方法可以包括：
根据预先配置的门限使能参数确定所述优选时钟是否与所述优选时钟相同。
当然，可能存在其它确定所述系统时钟是否与所述优选时钟相同的方法，本发明实施例对此不作具体限定。
当所述系统时钟与所述优选时钟相同时，执行步骤S306；
当所述系统时钟与所述优选时钟不相同时，执行步骤S302。
S302、当所述系统时钟与所述优选时钟不相同时，对所述优选时钟的时钟沿数进行周期累加计数，获取当前计数值，其中，所述计数周期为周期T内所包含的优选时钟的时钟沿数。
具体的，当所述系统时钟与所述优选时钟不相同时，需要对所述优选时钟的时钟沿数进行周期累加计数，获取当前计数值。
所谓周期累加计数，即当累加计数值达到预先配置的计数周期，计数模块再从1开始重新计数，接收到一个时钟沿，计数值加1，其中，所述计数周期为周期T内所包含的优选时钟的时钟沿数。
例如：若周期T＝15.36MHZ，根据上述实施例确定的3GPP协议定义的主要无线通信射频频带中，频带1的优选时钟的频率为261.12MHz，则因为15.36MHz中包含17个261.12MHz的时钟周期，故敏感频带为频带1的器件的计数模块可以预先配置的计数周期为17。
在当前计数值累加到17时，若再次接收到一个时钟沿，则当前计数值跳变为1。
S303、确定所述当前计数值与预先配置的有效时钟沿数的大小关系，其中，所述预先配置的有效时钟沿数是所述周期T内所包含的系统时钟的时钟沿数。
具体的，接上例，周期T＝15.36MHZ，若假设系统时钟频率为245.76MH，则因为15.36MHz中包含16个245.76MHz的时钟周期，则所述预先配置的有效时钟沿数为16。
确定所述当前计数值与预先配置的有效时钟沿数的大小关系，若所述当前计数值大于预先配置的有效时钟沿数，执行步骤S304；
若所述当前计数值小于等于预先配置的有效时钟沿数，执行步骤S305。
S304、若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿。
具体的，如图4所示，若当前敏感频带为3GPP协议定义的主要无线通信射频频带的频带1，对所述优选时钟的时钟沿数进行周期累加计数时，获取的当前计数值为17，而预先配置的有效时钟沿数是16，为了保证有效时钟频率不改变，此时应该门限所述优选时钟的当前时钟沿，从而器件在周期T＝15.36MH内仅输出16个时钟沿，保证了有效时钟频率不发生改变。其中，虚线表示当前时钟沿被门限。
当然，若所述优选时钟频率为276.48MHz，可参考上述拟合优选时钟的方法进行拟合，其中，图5为T＝30.72MHZ时，频率为276.48MHz的时钟拟合到频率为245.76MHz的时钟的时序示意图，本发明实施例对此不再赘述。
S305、若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿。
具体的，若所述当前计数值小于等于预先配置的有效时钟沿数，可以正常输出所述优选时钟的当前时钟沿，直至所述当前计数值大于预先配置的有效时钟沿数，这样，在周期T内，所述器件仅输出等于有效时钟沿数的时钟沿，使得有效时钟频率不会发生变化，保证了数字IP的复用。
S306、当所述系统时钟与所述优先时钟相同时，输出所述优选时钟的当前时钟沿。
具体的，当所述系统时钟与所述优选时钟相同时，说明不需要经过调频，采用当前的系统时钟即可使得集中主要能量的时钟的高次谐波移出敏感频带的接收带外。因为不需要经过调频，所以所述优选时钟的时钟频率等于所述系统时钟的时钟频率，进而周期T内输出的优选时钟的时钟沿数等于周期T内输出的系统时钟的时钟沿数，即在周期T内，输出的时钟沿数等于有效时钟沿数，使得有效时钟频率不会发生变化，保证了数字IP的复用。
其中，步骤S301-S306所述的时钟频率周期拟合的方法保证了在实现干扰抑制时，即使逻辑时钟频率发生变化时，有效时钟频率也不会发生变化，实现了最大程度的复用数字IP。
具体的，上述时钟频率周期拟合的方法可以通过如图6所示的时钟频率周期拟合的电路600实现，所述电路包括数字锁相环601、计数器602、第一确定模块603、第二确定模块604、或门605、D触发器606、时钟门控制单元607。
其中，所述或门605的第一输入端与所述第一确定模块603的输出端相接，所述或门605的第二输入端与所述第二确定模块604的输出端相接，所述或门605的输出端与所述D触发器606的输入端相接，所述D触发器606的时钟输入端输入所述优选时钟，所述D触发器606的输出端接所述时钟门控制单元607的使能端。
所述第一确定模块603用于确定所述系统时钟是否与所述优选时钟相同；所述第二确定模块604用于确定所述当前计数值与预先配置的有效时钟沿数的大小关系。在如图6所示的电路600中，假设所述第一确定模块603根据预先配置的门限使能参数确定所述系统时钟是否与所述优选时钟相同，并且所述第一确定模块603为非门限使能，则针对表一所示的3GPP协议定义的主要无线通信射频频带的配置可以如表五所示：
表五
根据表五所示的3GPP协议定义的主要无线通信射频频带的配置，所述电路600的工作原理如下：
当所述系统时钟与所述优选时钟不相同时，由表五可知，门限使能参数为使能1，故所述电路600中所述第一确定模块603的非门限使能端输出为0，则因为所述或门605的第一输入端与所述第一确定模块603的非门限使能端相接，所以所述或门605的第一输入端为0；若所述计数器602的当前计数值大于预先配置的有效时钟沿数，所述第二确定模块604的输出端为0，因为所述或门605的第二输入端与所述第二确定模块604的输出端相连，所以所述或门605的第二输入端为0，则此时所述或门605的第一输入端与第二输入端均为0，故所述或门605的输出端输出0，当所述D触发器606的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器606的输出端输出0，则与所述D触发器606的输出端相连的所述时钟门控制单元607的使能端接0，所述时钟门控制单元607停止输出所述优选时钟的当前时钟沿，对应步骤S304；
当然，在上述所述或门605的第一输入端为0时，若所述计数器602的当前计数值小于等于预先配置的有效时钟沿数，所述第二确定模块604的输出端为1，因为所述或门605的第二输入端与所述第二确定模块604的输出端相连，所以所述或门605的第二输入端为1，则此时所述或门605的第一输入端为0，第二输入端为1，故所述或门605的输出端输出1，当所述D触发器606的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器606的输出端输出1，则与所述D触发器606的输出端相连的所述时钟门控制单元607的使能端接1，所述时钟门控制单元607输出所述优选时钟的当前时钟沿，对应步骤S305；
当所述系统时钟与所述优选时钟相同时，由表五可知，门限使能参数为不使能0，故所述电路600中所述第一确定模块603的非门限使能端输出为1，则因为所述或门605的第一输入端与所述第一确定模块603的非门限使能端相接，所以所述或门605的第一输入端为1，进而直接可以得到所述或门605的输出端输出为1，当所述D触发器606的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器606的输出端输出1，则与所述D触发器606的输出端相连的所述时钟门控制单元607的使能端接1，所述时钟门控制单元607输出所述优选时钟的当前时钟沿，对应步骤S306。
由此可知，上述电路可以实现时钟频率的周期拟合，进而可以保证有效时钟频率不发生变化，实现最大程度的复用数字IP，并且通过开放部分参数，可以实现多频带甚至全频带的干扰抑制。
当然，上述实现时钟频率周期拟合的电路仅是实现时钟频率周期拟合的一种具体实现方式，当然也可能存在其它实现时钟频率周期拟合的电路，本发明实施例对此不再赘述，而且，除了上述采用时钟周期频率拟合所述优选时钟的方法，还可能存在其它拟合所述优选时钟的方法，本发明实施例对此也不作具体限定。
本发明实施例提供一种干扰抑制的方法，所述方法包括：接收系统时钟，所述系统时钟当前的频率为第一频率；将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落入在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值。。
基于上述实施例的描述，本发明通过灵活调整时钟频率，使得优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内的方法，能够消除数字电路对模拟电路的干扰问题，并且该方案中所述优选时钟不需要通过多相时钟产生，仅与当前敏感频带相关，使得方案物理布局简单，并且有继承性，减少了开发工作量。
实施例三、
本发明实施例提供一种干扰抑制的装置700，具体如图7所示，所述装置700包括：接收单元701、转换单元702。
所述接收单元701，用于接收系统时钟，所述系统时钟当前的频率为第一频率。
所述转换单元702，用于将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的频率增量小于等于预设阈值，所述转换单元702是根据所述第一频率的大小和所述优选时钟的时钟频率的大小配置的。
进一步的，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的具体包括：
根据所述第一频率，确定所述至少一个规划时钟，所述至少一个规划时钟的所述第二频率相对所述第一频率的频率增量小于等于所述阈值；
结合所述敏感频带，根据第一原则，从所述系统时钟和所述至少一个规划时钟中选取的，其中，所述第一原则包括：
选择无高次谐波落入发射带和接收带的时钟作为备选时钟，以使得在所述优选时钟为所述备选时钟时，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，且所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的发射带内；
若所述备选时钟为一个，则以所述备选时钟作为所述优选时钟；
若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为所述优选时钟；
当不存在所述备选时钟时，则选择在所述敏感频带的接收带内能够实现干扰抑制的时钟作为所述优选时钟，以使得所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
具体的，选取所述优选时钟的方法可参考实施例一步骤102的描述，本发明实施例对此不再赘述。
进一步的，为了避免频差和相差累积对数字系统的影响，所述第二频率为所述第一频率经过整数分频后产生的时钟频率。
进一步的，如图8所示，所述装置700还包括拟合单元703。
所述拟合单元703，用于在所述转换单元702将所述系统时钟转化成所述敏感频带的优选时钟后拟合所述优选时钟，以使得所述拟合后的时钟频率相对于所述第一频率不发生变化。
进一步的，如图9所示，所述拟合单元703包括第一确定模块7031、计数模块7032、第二确定模块7033、控制模块7034。
所述第一确定模块7031，用于确定所述系统时钟是否与所述优选时钟相同。
所述计数模块7032，用于当所述系统时钟与所述优选时钟不相同时，对所述优选时钟的时钟沿数进行周期累加计数，获取当前计数值，其中，所述计数模块的计数周期为周期T内所包含的优选时钟的时钟沿数。
所述第二确定模块7033，用于确定所述当前计数值与预先配置的有效时钟沿数的大小关系，其中，所述预先配置的有效时钟沿数是所述周期T内所包含的系统时钟的时钟沿数。
所述控制模块7034，用于若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿。
所述控制模块7034，还用于若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿。
所述控制模块7034，还用于当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿。
需要说明的是，所述第一确定模块7031可能与所述计数模块7032相连，也可能不与所述计数模块7032相连，本发明实施例不作具体限定，仅用虚线连接表示所述第一确定模块7031与所述计数模块7032之间的连线关系。
进一步的，所述第一确定模块7031确定所述系统时钟是否与所述优选时钟相同具体包括：
根据预先配置的门限使能参数，确定所述系统时钟是否与所述优选时钟相同。
进一步的，如图10所示，所述控制模块7034包括：或门7034a、D触发器7034b、时钟门控制单元7034c。
其中，所述第一确定模块7031为非门限使能，所述或门7034a的第一输入端与所述第一确定模块7031的非门限使能端相接，所述或门7034a的第二输入端与所述第二确定模块7033的输出端相接，所述或门7034a的输出端与所述D触发器7034b的输入端相接，所述D触发器7034b的时钟输入端输入所述优选时钟，所述D触发器7034b的输出端接所述时钟门控制单元7034c的使能端；
所述控制模块7034，用于若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟不相同时，门限使能参数为使能1，所述第一确定模块7031的非门限使能端为0，若所述当前计数值大于预先配置的有效时钟沿数，所述第二确定模块7033的输出端为0，则所述或门7034a的输出端输出0，当所述D触发器7034b的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器7034b输出端输出0，则所述时钟门控制单元7034c的使能端接0，所述时钟门控制单元7034c停止输出所述优选时钟的当前时钟沿；
所述控制模块7034，还用于若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟不相同时，门限使能参数为使能1，所述第一确定模块7031的非门限使能端为0，若所述当前计数值小于等于预先配置的有效时钟沿数，所述第二确定模块7033的输出端为1，则所述或门7034a的输出端输出1，当所述D触发器7034b的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器7034b输出端输出1，则所述时钟门控制单元7034c的使能端接1，所述时钟门控制单元7034c输出所述优选时钟的当前时钟沿；
所述控制模块7034，还用于当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟相同时，门限使能参数为不使能0，所述第一确定模块7031的非门限使能端为1，则所述或门7034a的输出端输出1，当所述D触发器7034b的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器7034b输出端输出1，则所述时钟门控制单元7034c的使能端接1，所述时钟门控制单元7034c输出所述优选时钟的当前时钟沿。
具体的，所述干扰抑制的装置具体可以为ROC芯片，也可以是存在数模干扰的PCB单板，本发明实施例对此不作具体限定。其中，通过所述干扰抑制的装置实现干扰抑制的方法可参考实施例一和实施例二的描述，本发明实施例对此不再赘述。
本法明实施例提供一种干扰抑制的装置，所述装置包括接收单元、转换单元。所述接收单元，用于接收系统时钟，所述系统时钟当前的频率为第一频率；所述转换单元，将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，所述至少一个规划时钟的频率为第二频率，所述第二频率相对所述第一频率的增量小于等于预设阈值，所述转换单元是根据所述第一频率的大小和所述优选时钟的时钟频率的大小配置的。
基于上述实施例提供的一种干扰抑制的装置，该装置通过灵活调整时钟频率，使得优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内的方法，能够消除数字电路对模拟电路的干扰问题，并且该方案中所述优选时钟不需要通过多相时钟产生，仅与当前敏感频带相关，使得方案物理布局简单，并且有继承性，减少了开发工作量。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种干扰抑制的方法，其特征在于，所述方法包括：
接收系统时钟，所述系统时钟当前的频率为第一频率；
将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，具体包括：
根据所述第一频率，确定所述至少一个规划时钟，所述至少一个规划时钟的第二频率相对所述第一频率的频率增量小于等于预设阈值；
结合所述敏感频带，根据第一原则，从所述系统时钟和所述至少一个规划时钟中选取的，其中，所述第一原则包括：
选择无高次谐波落入发射带和接收带的时钟作为备选时钟，以使得在所述优选时钟为所述备选时钟时，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，且所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的发射带内；
若所述备选时钟为一个，则以所述备选时钟作为所述优选时钟；
若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为所述优选时钟；
当不存在所述备选时钟时，则选择在所述敏感频带的接收带内能够实现干扰抑制的时钟作为所述优选时钟，以使得所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内。
2.根据权利要求1所述的方法，其特征在于，所述第二频率为所述第一频率经过整数分频后产生的时钟频率。
3.根据权利要求1所述的方法，其特征在于，在所述将所述系统时钟转化成所述敏感频带的优选时钟后，所述方法还包括：
拟合所述优选时钟，以使得拟合后的时钟频率相对于所述第一频率不发生变化。
4.根据权利要求3所述的方法，其特征在于，所述拟合所述优选时钟具体包括：
确定所述系统时钟是否与所述优选时钟相同；
当所述系统时钟与所述优选时钟不相同时，对所述优选时钟的时钟沿数进行周期累加计数，获取当前计数值，其中，所述计数周期为周期T内所包含的优选时钟的时钟沿数；
确定所述当前计数值与预先配置的有效时钟沿数的大小关系，其中，所述预先配置的有效时钟沿数是所述周期T内所包含的系统时钟的时钟沿数；
若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿；
若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿；
当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿。
5.根据权利要求4所述的方法，其特征在于，所述确定所述系统时钟是否与所述优选时钟相同具体包括：
根据预先配置的门限使能参数确定所述系统时钟是否与所述优选时钟相同。
6.一种干扰抑制的装置，其特征在于，所述装置包括接收单元、转换单元；
所述接收单元，用于接收系统时钟，所述系统时钟当前的频率为第一频率；
所述转换单元，用于将所述系统时钟转化成当前敏感频带的优选时钟，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，其中，所述优选时钟是根据所述第一频率，确定至少一个规划时钟，并结合所述敏感频带，从所述系统时钟和所述至少一个规划时钟中选取的，具体包括：
根据所述第一频率，确定所述至少一个规划时钟，所述至少一个规划时钟的第二频率相对所述第一频率的频率增量小于等于预设阈值；
结合所述敏感频带，根据第一原则，从所述系统时钟和所述至少一个规划时钟中选取的，其中，所述第一原则包括：
选择无高次谐波落入发射带和接收带的时钟作为备选时钟，以使得在所述优选时钟为所述备选时钟时，所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内，且所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的发射带内；
若所述备选时钟为一个，则以所述备选时钟作为所述优选时钟；
若所述备选时钟为多个，则选择所述备选时钟中频率较低的时钟作为所述优选时钟；
当不存在所述备选时钟时，则选择在所述敏感频带的接收带内能够实现干扰抑制的时钟作为所述优选时钟，以使得所述优选时钟及所述优选时钟的高次谐波不落在所述敏感频带的接收带内；
其中，所述转换单元是根据所述第一频率的大小和所述优选时钟的时钟频率的大小配置的。
7.根据权利要求6所述的装置，其特征在于，所述第二频率为所述第一频率经过整数分频后产生的时钟频率。
8.根据权利要求6所述的装置，其特征在于，所述装置还包括拟合单元；
所述拟合单元，用于在所述转换单元将所述系统时钟转化成所述敏感频带的优选时钟后拟合所述优选时钟，以使得所述拟合后的时钟频率相对于所述第一频率不发生变化。
9.根据权利要求8所述的装置，其特征在于，所述拟合单元包括第一确定模块、计数模块、第二确定模块、控制模块；
所述第一确定模块，用于确定所述系统时钟是否与所述优选时钟相同；
所述计数模块，用于当所述系统时钟与所述优选时钟不相同时，对所述优选时钟的时钟沿数进行周期累加计数，获取当前计数值，其中，所述计数模块的计数周期为周期T内所包含的优选时钟的时钟沿数；
所述第二确定模块，用于确定所述当前计数值与预先配置的有效时钟沿数的大小关系，其中，所述预先配置的有效时钟沿数是所述周期T内所包含的系统时钟的时钟沿数；
所述控制模块，用于若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿；
所述控制模块，还用于若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿；
所述控制模块，还用于当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿。
10.根据权利要求9所述的装置，其特征在于，所述第一确定模块确定所述系统时钟是否与所述优选时钟相同具体包括：
根据预先配置的门限使能参数，确定所述系统时钟是否与所述优选时钟相同。
11.根据权利要求10所示的装置，其特征在于，所述控制模块包括：或门、D触发器、时钟门控制单元；
其中，所述第一确定模块为非门限使能，所述或门的第一输入端与所述第一确定模块的非门限使能端相接，所述或门的第二输入端与所述第二确定模块的输出端相接，所述或门的输出端与所述D触发器的输入端相接，所述D触发器的时钟输入端输入所述优选时钟，所述D触发器的输出端接所述时钟门控制单元的使能端；
所述控制模块，用于若所述当前计数值大于预先配置的有效时钟沿数，门控所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟不相同，门限使能参数为使能1，所述第一确定模块的非门限使能端为0，若所述当前计数值大于预先配置的有效时钟沿数，所述第二输出模块的输出端为0，则所述或门的输出端输出0，当所述D触发器的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器输出端输出0，则所述时钟门控制单元的使能端接0，所述时钟门控制单元停止输出所述优选时钟的当前时钟沿；
所述控制模块，还用于若所述当前计数值小于等于预先配置的有效时钟沿数，输出所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟不相同时，门限使能参数为使能1，所述第一确定模块的非门限使能端为0，若所述当前计数值小于等于预先配置的有效时钟沿数，所述第二输出模块的输出端为1，则所述或门的输出端输出1，当所述D触发器的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器输出端输出1，则所述时钟门控制单元的使能端接1，所述时钟门控制单元输出所述优选时钟的当前时钟沿；
所述控制模块，还用于当所述系统时钟与所述优选时钟相同时，输出所述优选时钟的当前时钟沿具体包括：
当所述系统时钟与所述优选时钟相同时，门限使能参数为不使能0，所述第一确定模块的非门限使能端为1，则所述或门的输出端输出1，当所述D触发器的时钟输入端输入的所述优选时钟由低电平上升为高电平时，所述D触发器输出端输出1，则所述时钟门控制单元的使能端接1，所述时钟门控制单元输出所述优选时钟的当前时钟沿。
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