CN103235715B - 一种片上系统SoC命令处理的方法、装置及芯片 - Google Patents

Abstract

本发明提供了一种片上系统SoC命令处理的方法、装置及片上系统SoC芯片，所述片上系统SoC中包括微处理器及多个寄存器缓冲区，所述的方法包括：将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；分别从对应的寄存器缓冲区中按序读取并执行相应的命令；当所述命令全部执行完毕时，发送中断信号至所述微处理器。本发明保证了命令的处理效率。

Description

一种片上系统SoC命令处理的方法、装置及芯片

技术领域

本发明涉及SoC数据处理领域，特别是涉及一种片上系统SoC命令处理的方法，一种片上系统SoC命令处理的装置，以及一种片上系统SoC芯片。

背景技术

SoC(SystemonaChip，片上系统)自20世纪90年代后期出现以来，受到了学术界和工业界的极大关注，SoC通常将微处理器、模拟IP(IntelligenceProperty)核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，具有小型、轻量、低功耗、多功能、高可靠和低成本化等特征，在计算机、通信、消费类电子工控、交通运输等领域应用十分广泛。SoC并不是将这些功能组成模块简单地通过微电子集成工艺直接集成在一起，各个功能子模块之间必须有机地联系在一起，他们之间能够交换数据，并且能够避免发生错误，这样才能作为一个整体工作。所有这些需要一个具有交换数据功能的单元来实现系统的有效集成，即片上互连技术，或者更确切地说也就是确定IP核之间的通信机制。良好的片上互连策略不仅可以提高核的可重用性，而且是保证系统的可靠性和快速集成的重要前提。

参照图1所示的一种片上系统SoC的组成示意图，基于IP核和片上互连的SoC可以抽象划分为两个部分：数据通信模块和数据处理模块。对于片上系统而言，数据通信模块承担着片上系统各个数据处理模块之间的通信；数据处理模块则是系统中承担运算功能的基本单元，例如嵌入式微处理器中的RISC核心，负责运行程序并控制其他处理单元的运算。其中片上系统大部分的数据处理模块受到嵌入式微处理器的控制，数据处理模块与数据通信模块的接口通常包括两部分，master部分和slave部分。Master部分主要负责与其他数据处理模块的数据交换，而slave部分通常用于接收微处理器的命令。随着SoC系统的复杂性不断提高，数据处理模块的规模也越来越大，传统其slave部分接收微处理器的命令也越来越多。传统上通常采用寄存器的方式来存储所有微处理器发送的命令。但是随着规模的越来越大，数据处理模块不能进行及时的处理。

因此，本领域技术人员迫切需要解决的问题之一在于，提出一种片上系统SoC命令处理的方法和装置，用以保证命令的处理效率。

发明内容

本发明所要解决的技术问题是提供一种片上系统SoC命令处理的方法，一种片上系统SoC命令处理的装置，以及一种片上系统SoC芯片，用以保证命令的处理效率。

为了解决上述问题，本发明公开了一种片上系统SoC命令处理的方法，其特征在于，所述片上系统SoC中包括微处理器及多个寄存器缓冲区，所述的方法包括：

将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

当所述命令全部执行完毕时，发送中断信号至所述微处理器。

优选地，所述寄存器缓冲区为静态随机存储器SRAM。

优选地，所述片上系统SoC中还包括寄存器缓冲区接口，所述命令为所述微处理器在空闲时通过寄存器缓冲区接口集中发送。

优选地，所述分别从对应的寄存器缓冲区中按序读取并执行相应的命令的步骤包括：

确定当前读取的寄存器缓冲区；

从所述当前读取的寄存器缓冲区中读取相应的命令；

执行所述读取的相应命令；

依据所述执行结果确定下一个对应的寄存器缓冲区；

从所述下一个对应的寄存器缓冲区中读取下一命令；

执行所述读取的下一命令；

判断所述命令是否执行完毕，若否，则返回所述依据执行结果确定下一个对应的寄存器缓冲区的步骤继续执行，若是，则执行所述当命令全部执行完毕时，发送中断信号至所述微处理器的步骤。

优选地，所述执行读取的相应命令的步骤包括：

解析所述读取的相应命令；

依据所述解析结果执行相应的操作。

本发明实施例还公开了一种片上系统SoC命令处理的装置，所述片上系统SoC中包括微处理器及多个寄存器缓冲区，所述的装置包括：

命令存入模块，用于将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

命令执行模块，用于分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

中断信号发送模块，用于当所述命令全部执行完毕时，发送中断信号至所述微处理器。

优选地，所述寄存器缓冲区为静态随机存储器SRAM。

优选地，所述片上系统SoC中还包括寄存器缓冲区接口，所述命令为所述微处理器在空闲时通过寄存器缓冲区接口集中发送。

优选地，所述命令执行模块包括：

当前寄存器缓冲区确定子模块，用于确定当前读取的寄存器缓冲区；

当前命令读取子模块，用于从所述当前读取的寄存器缓冲区中读取相应的命令；

当前命令执行子模块，用于执行所述读取的相应命令；

下一寄存器缓冲区确定子模块，用于依据所述执行结果确定下一个对应的寄存器缓冲区；

下一命令读取子模块，用于从所述下一个对应的寄存器缓冲区中读取下一命令；

下一命令执行子模块，用于执行所述读取的下一命令；

执行判断子模块，用于判断所述命令是否执行完毕，若否，则继续调用下一寄存器缓冲区确定子模块，若是，则调用中断信号发送模块。

本发明实施例还公开了一种片上系统SoC芯片，所述片上系统SoC中包括微处理器及多个寄寄存器缓冲区，所述的片上系统SoC芯片包括：

命令存入模块，用于将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

命令执行模块，用于分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

中断信号发送模块，用于当所述命令全部执行完毕时，发送中断信号至所述微处理器。

与现有技术相比，本发明包括以下优点：

本发明提出采用寄存器缓冲区的方式来对命令进行存贮，微处理器可以在短时间内集中对数据处理模块进行命令的配置，然后数据处理模块分时从寄存器缓冲区中读取数据进行解析执行。由于微处理器将命令集中发送到寄存器缓冲区，数据处理模块可对命令可进行集中处理，并且在全部命令处理完毕之后会发送中断信号通知微处理器，从而保证了命令的处理效率。另外，由于本发明是在片上系统SoC的基础上实现命令的缓冲寄存及相应的解析执行，因此可靠性和集成度高。

附图说明

图1是一种片上系统SoC的组成示意图；

图2是本发明的一种片上系统SoC命令处理的方法实施例的步骤流程图；

图3是本发明的一种寄存器缓冲区示意图；

图4是本发明一种寄存器缓冲区中命令存放的示意图；

图5是本发明一种片上系统SoC命令处理的装置实施例的结构框图；

图6是本发明一种片上系统SoC芯片实施例的结构框图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

本发明的核心构思之一在于，提出采用寄存器缓冲区的方式来对命令进行存贮，微处理器可以在短时间内集中对数据处理模块进行命令的配置，然后数据处理模块分时从寄存器缓冲区中读取数据进行解析执行。由于微处理器将命令集中发送到寄存器缓冲区，数据处理模块可对命令可进行集中处理，并且在全部命令处理完毕之后会发送中断信号通知微处理器，从而保证了命令的处理效率。

参照图2，示出了本发明一种片上系统SoC命令处理的方法实施例的步骤流程图，所述片上系统SoC中包括微处理器及多个寄存器缓冲区，所述的方法具体可以包括如下步骤：

步骤101，将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

在实际运用中，片上系统SoC中可以包括多个数据处理模块，数据处理模块分别将微处理器发送的不同命令存入不同的寄存器缓冲区中。

较佳地，所述寄存器缓冲区可以为静态随机存储器SRAM。采用静态随机存储器SRAM作为寄存器缓冲区具有面积小的优点。通常的缓冲区由普通寄存器由触发器构成，1bit触发器大概有6～8逻辑门构成。而寄存器缓冲区通过采用片上静态随机存储器SRAM的方式来对命令进行存储，同样存储1bit数据，采用静态随机存储器SRAM的方式其面积只为采用触发器的五分之一左右，因此对于减少片上系统SoC的面积大有益处。

在本发明的一种优选实施例中，所述片上系统SoC中可以包括寄存器缓冲区接口，所述命令可以在所述微处理器在空闲时通过寄存器缓冲区接口集中发送。

在具体实现中，微处理器不能实时的发送命令，因此在空闲时通过寄存器缓冲区接口(buffer接口)集中发送一批命令到寄存器缓冲区buffer并存储所有的命令，然后数据处理模块按序执行所述的命令，保证了任务有效并及时执行。

参照图3所示的本发明的一种寄存器缓冲区示意图，包括嵌入式微处理器，数据通信模块，数据处理模块及寄存器缓冲池(寄存器缓冲区)，嵌入式微处理器通过数据通信模块将命令发送到不同数据处理模块的寄存器缓冲区中，数据处理模块根据嵌入式微处理器的命令进行相应的动作(如进行加减乘除)，由于微处理器在工作的过程中并不能及时来对数据处理模块进行命令动作的配置，通常在一次的集中发送命令过程中会通过数据通信模块发送尽可能多的命令存入寄存器缓冲区中。

步骤102，分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

在本发明的一种优选实施例中，所述步骤102具体可以包括如下子步骤：

子步骤S11，确定当前读取的寄存器缓冲区；

子步骤S12，从所述当前读取的寄存器缓冲区中读取相应的命令；

子步骤S13，执行所述读取的相应命令；

子步骤S14，依据所述执行结果确定下一个对应的寄存器缓冲区；

子步骤S15，从所述下一个对应的寄存器缓冲区中读取下一命令；

子步骤S16，执行所述读取的下一命令；执行所述读取的下一命令；

子步骤S17，判断所述命令是否执行完毕，若否，则返回所述子步骤S14继续执行，若是，则执行所述当命令全部执行完毕时，发送中断信号至所述微处理器的步骤。

在本发明的一种优选实施例中，所述子步骤S13具体可以包括如下子步骤：

子步骤S21，解析所述读取的相应命令；

子步骤S22，依据所述解析结果执行相应的操作。

数据处理模块将微处理器发送的不同命令存入相应的寄存器缓冲区buffer中，当开始执行存储在寄存器缓冲区buffer的命令时，首先从寄存器缓冲区buffer的开始位置读取命令，然后根据对该命令解析和处理的结果，再决定从寄存器缓冲区buffer中的不同位置读取后续的命令，因为后续的命令动作有可能取决于前面命令的解析，针对解析出来的结果，到相应地寄存器缓冲区相应的位置读取下一个命令。假设寄存器缓冲区buffer中有3个存放命令的区域，首先读取1区中的命令进行解析并执行，若解析出1区的命令是判断a+b是否大于c，如果大于c，则去2区读取并执行下一个命令，如果小于c，则去3区读取并执行下一个命令。

步骤103，当所述命令全部执行完毕时，发送中断信号至所述微处理器。

当数据处理模块将寄存器缓冲区中的全部命令处理完毕后，发送中断信号告知微处理器，此寄存器缓冲区中的命令都处理完毕。

为了使本领域技术人员进一步了解本发明实施例，下面通过一个具体的示例来说明本发明从寄存器缓冲区中分时读取命令并进行解析执行的过程。

参照图4所示的本发明的一种寄存器缓冲区中命令存放的示意图，从寄存器缓冲区中分时读取命令并进行解析执行的步骤如下所示：

1、微处理器短时间内通过总线slave接口发送命令给数据处理模块；

2、寄存器缓冲区(寄存器缓冲池)上总线接口根据不同的命令存储到不同的寄存器缓冲区；

3、数据处理模块先从1区读取第一个命令，根据命令进行动作；

4、动作结束后根据结果决定从其它几个区读取后续命令；

4、当全部命令处理完毕后，发送中断告知微处理器，此寄存器缓冲区中的命令都处理完毕。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本申请所必须的。

参照图5，示出了本发明的一种片上系统SoC命令处理的装置实施例的结构框图，所述片上系统SoC中可以包括微处理器及多个寄存器缓冲区，所述的装置具体可以包括如下模块：

命令存入模块201，用于将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

在本发明的一种优选实施例中，所述寄存器缓冲区可以为静态随机存储器SRAM。

在本发明的一种优选实施例中，所述片上系统SoC中可以包括寄存器缓冲区接口，所述命令为所述微处理器在空闲时通过寄存器缓冲区接口集中发送。

命令执行模块202，用于分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

在本发明的一种优选实施例中，所述命令执行模块202可以包括如下子模块：

当前寄存器缓冲区确定子模块，用于确定当前读取的寄存器缓冲区；

当前命令读取子模块，用于从所述当前读取的寄存器缓冲区中读取相应的命令；

当前命令执行子模块，用于执行所述读取的相应命令；

下一寄存器缓冲区确定子模块，用于依据所述执行结果确定下一个对应的寄存器缓冲区；

下一命令读取子模块，用于从所述下一个对应的寄存器缓冲区中读取下一命令；

下一命令执行子模块，用于执行所述读取的下一命令；

执行判断子模块，用于判断所述命令是否执行完毕，若否，则继续调用下一寄存器缓冲区确定子模块，若是，则调用中断信号发送模块。

在本发明的一种优选实施例中，所述当前命令执行子模块可以包括如下单元：

命令解析单元，用于解析所述读取的相应命令；

命令执行单元，用于依据所述解析结果执行相应的操作。

中断信号发送模块203，用于当所述命令全部执行完毕时，发送中断信号至所述微处理器。

对于图5所示的装置实施例而言，由于其与图2示的方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

参照图6，示出了本发明的一种片上系统SoC芯片实施例的结构框图，，所述片上系统SoC中可以包括微处理器及多个寄存器缓冲区，所述的片上系统SoC芯片具体可以包括如下模块：

命令存入模块301，用于将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

命令执行模块302，用于分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

中断信号发送模块303，用于当所述命令全部执行完毕时，发送中断信号至所述微处理器。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本申请的实施例可提供为方法、装置、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

最后，还需要说明的是，在本文中术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种片上系统SoC命令处理的方法，一种片上系统SoC命令处理的装置，以及一种片上系统SoC芯片，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种片上系统SoC命令处理的方法，其特征在于，所述片上系统SoC中包括微处理器及多个寄存器缓冲区，所述的方法包括：

将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

当所述不同寄存器缓冲区中的命令全部执行完毕时，发送中断信号至所述微处理器；

其中，所述分别从对应的寄存器缓冲区中按序读取并执行相应的命令的步骤包括：确定当前读取的寄存器缓冲区；从所述当前读取的寄存器缓冲区中读取相应的命令；执行读取的所述相应的命令；依据执行结果确定下一个对应的寄存器缓冲区；从所述下一个对应的寄存器缓冲区中读取下一命令；执行读取的所述下一命令；判断读取的所述下一命令是否执行完毕，若否，则返回依据执行结果确定下一个对应的寄存器缓冲区的步骤继续执行，若是，则执行当所述不同寄存器缓冲区中的命令全部执行完毕时，发送中断信号至所述微处理器的步骤。

2.根据权利要求1所述的方法，其特征在于，所述寄存器缓冲区为静态随机存储器SRAM。

3.根据权利要求1所述的方法，其特征在于，所述片上系统SoC中还包括寄存器缓冲区接口，所述微处理器发送的命令在微处理器空闲时通过寄存器缓冲区接口集中发送。

4.根据权利要求1所述的方法，其特征在于，所述分别从对应的寄存器缓冲区中按序读取并执行相应的命令的步骤包括：

解析读取的所述相应的命令；

依据解析结果执行相应的操作。

5.一种片上系统SoC命令处理的装置，其特征在于，所述片上系统SoC中包括微处理器及多个寄存器缓冲区，所述的装置包括：

命令存入模块，用于将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

命令执行模块，用于分别从对应的寄存器缓冲区中按序读取并执行相应的命令；中断信号发送模块，用于当所述不同寄存器缓冲区中的命令全部执行完毕时，发送中断信号至所述微处理器；

其中，所述命令执行模块包括：当前寄存器缓冲区确定子模块，用于确定当前读取的寄存器缓冲区；当前命令读取子模块，用于从所述当前读取的寄存器缓冲区中读取相应的命令；当前命令执行子模块，用于执行读取的所述相应的命令；下一寄存器缓冲区确定子模块，用于依据执行结果确定下一个对应的寄存器缓冲区；下一命令读取子模块，用于从所述下一个对应的寄存器缓冲区中读取下一命令；下一命令执行子模块，用于执行读取的所述下一命令；执行判断子模块，用于判断读取的所述下一命令是否执行完毕，若否，则继续调用下一寄存器缓冲区确定子模块，若是，则调用中断信号发送模块。

6.根据权利要求5所述的装置，其特征在于，所述寄存器缓冲区为静态随机存储器SRAM。

7.根据权利要求5所述的装置，其特征在于，所述片上系统SoC中还包括寄存器缓冲区接口，所述微处理器发送的命令在微处理器空闲时通过寄存器缓冲区接口集中发送。

8.一种片上系统SoC芯片，其特征在于，所述片上系统SoC中包括微处理器及多个寄存器缓冲区，所述的片上系统SoC芯片包括：

命令存入模块，用于将所述微处理器发送的不同命令分别存入不同寄存器缓冲区中；

命令执行模块，用于分别从对应的寄存器缓冲区中按序读取并执行相应的命令；

所述命令执行模块包括：当前寄存器缓冲区确定子模块，用于确定当前读取的寄存器缓冲区；

当前命令读取子模块，用于从所述当前读取的寄存器缓冲区中读取相应的命令；

当前命令执行子模块，用于执行读取的所述相应的命令；

下一寄存器缓冲区确定子模块，用于依据执行结果确定下一个对应的寄存器缓冲区；

下一命令读取子模块，用于从所述下一个对应的寄存器缓冲区中读取下一命令；

下一命令执行子模块，用于执行读取的所述下一命令；

执行判断子模块，用于判断读取的所述下一命令是否执行完毕，若否，则继续调用下一寄存器缓冲区确定子模块，若是，则调用中断信号发送模块；

中断信号发送模块，用于当所述不同寄存器缓冲区中的命令全部执行完毕时，发送中断信号至所述微处理器。