CN102801593A - 一种基于fpga和arm的数据传输方法及系统 - Google Patents

Abstract

本发明涉及一种基于FPGA和ARM的数据传输方法及系统，系统采用并行总线机制传输数据，它包括数据采集模块、FPGA模块、片外缓存模块和ARM控制模块。FPGA模块包括、片外缓存控制器、FPGA处理器和双向双时钟的片上缓存单元。数据传输的方法是数据采集模块将采集到的数据传输出给FPGA模块的数据采集缓冲单元；片外缓存控制器读取数据采集缓冲单元中的数据，并传输给片外缓存模块内存储；片外缓存控制器读取片外缓存模块中的数据，并传输给片上缓存单元内存储；ARM控制模块在其内置的存储控制器的控制下读取片外缓存模块中的数据，实现与FPGA模块之间的数据通信。本发明可以将采集的数据高速实时传输给上位计算机，满足如特高压电晕电流源数据传输等应用领域的要求。

Description

一种基于FPGA和ARM的数据传输方法及系统

技术领域

本发明涉及一种数据传输方法及系统，特别是关于一种可以用于传输特高压线路电晕电流数据的基于FPGA和ARM的数据传输方法及系统。

背景技术

电网建设的快速发展需要高等级电压的输电技术，特高压直流输电工程由于其容量大、损耗小、输电距离远和无同步电网运行问题等诸多优点，在远距离、大容量输电工程中占有举足轻重的地位。发展特高压输电技术，需要研究特高压输电线路和设备的电晕特性，目前我国关于特高压输电线路的电晕源效应测量研究项目较少，特高压电晕效应的相关计算大多参考国外的相关数据。而国外的特高压电晕电流测量试验大都在低频下进行，持续时间较短、试验气象条件不周全，导致试验数据不完备，因此我国需要在其基础上进行长时间的宽频域试验，开展进一步的研究。

研究电晕特性的源效应需要至少30MHz的高频电晕电流，这点对于特高压输电工程的电磁环境、外绝缘和设备研究至关重要。目前，现有技术中对电晕电流的测量采样通常在低频2MHz以下，测量性能远不能满足特高压输电技术研究的需要。另一方面，现有技术中基于单片机的低速数据传输方法也不能满足特高压电晕电流源数据传输的可靠性。

随着FPGA，嵌入式处理器等技术的发展，数据传输技术得到空前的发展，人们开始摆脱传统的单片机数据低传输状态，开始研究以嵌入式和FPGA相结合的数据传输方法。嵌入式技术是近年来日渐普及的电子技术，因其功耗低、处理能力强，在工控领域发挥越来越大的作用。其中ARM处理器采用RISC结构，资源丰富，运算速度快，可移植操作系统。因此，需要研究一种能够结合FPGA的数据高传输特性和ARM嵌入式处理器的高控制特性的基于FPGA和ARM的数据传输方法，以达到如传输特高压电晕电流源数据等应用领域所要求的数据实时可靠传输标准。

发明内容

针对上述问题，本发明的目的是提供一种能够高速传输特高压线路电晕电流数据的基于FPGA和ARM的数据传输方法及系统。

为实现上述目的，本发明采取以下技术方案：

一种基于FPGA和ARM的数据传输方法，其特征在于，包括以下步骤：1)设置一采用并行总线传输机制的片上嵌入式系统，它包括一数据采集模块、一FPGA模块、一片外缓存模块和一ARM控制模块；FPGA模块内设置一数据采集缓冲单元、一片外缓存控制器、一FPGA处理器、一双向双时钟的片上缓存单元和一时钟控制器；将片上嵌入式系统通过其内置的网络接口与一上位计算机建立通讯连接；2)片上嵌入式系统的数据采集模块将采集到的数据传输给FPGA模块的数据采集缓冲单元；3)FPGA模块的FPGA处理器控制片外缓存控制器读取数据采集缓冲单元中的数据，并将数据传输至片外缓存模块内存储；4)在上位计算机发出数据读取指令后，FPGA处理器控制片外缓存控制器读取片外缓存模块内的数据，并将数据传输至片上缓存单元内存储；5)ARM控制模块在其内部存储控制器的控制下，读取片上缓存单元内的数据，并将数据通过网络接口传输给上位计算机。

一种实现上述方法的基于FPGA和ARM的数据传输系统，其特征在于：它为一采用并行总线传输机制的片上嵌入式系统，包括一数据采集模块、一FPGA模块、一片外缓存模块和一ARM控制模块；FPGA模块内设置一数据采集缓冲单元、一片外缓存控制器、一FPGA处理器、一双向双时钟的片上缓存单元和一时钟控制器；数据采集模块的输出端连接数据采集缓冲单元的输入端，数据采集缓冲单元的输出端连接片外缓存控制器的输入端，片外缓存控制器的输出端连接片外缓存模块；FPGA处理器连接数据采集缓冲单元和片外缓存控制器的控制信号输入端；片上缓存单元的两端分别与片外缓存控制器和ARM控制模块连接；时钟控制器连接数据采集模块、数据采集缓冲单元和FPGA处理器的时钟信号端。

上述ARM控制模块内设置一用于与上位计算机通讯连接的网络接口。

上述ARM控制模块的总线通过一仲裁逻辑模块扩展后再与片上缓存单元连接。

上述片上缓存单元挂接在ARM控制模块的BANK4上，当ARM控制模块发出读信号时，片上缓存单元内地址0x20000000起始的4K字节空间作为数据存储空间使用；当ARM控制模块发出写信号时，片上缓存单元内地址0x20000000起始的4字节空间作为控制寄存器使用。

上述数据采集缓冲单元为一异步数据口FIFO。

上述FPGA模块为ALTERA公司型号为EP2C20F484C8的FPGA芯片；ARM控制模块为ARM9嵌入式处理器，型号为AT91RM9200；片外缓存模块由采用乒乓存储机制的若干32MB的SDR SDRAM芯片构成，型号为HY57V5620F。

本发明由于采取以上技术方案，其具有以下优点：1、本发明利用FPGA芯片的数据高传输特性和ARM嵌入式处理器的高控制特性，与传统的数据传输方法及系统相比，可以实现数据高速实时传输，满足如特高压电晕电流源数据传输等应用领域的要求。2、本发明的系统采用FPGA技术结合ARM嵌入式处理器技术，将数据采集模块、FPGA模块、片外缓存模块和ARM控制模块通过并行总线构建成一片上嵌入式系统，从而简化了数据传输系统的硬件设计，降低了制作成本。3、本发明的系统在FPGA模块内设置双向双时钟的片上缓存单元，其两端分别与FPGA模块内的片外缓存控制器和ARM控制模块连接，使ARM控制模块能够直接访问片上缓存单元中的数据，将数据上传给上位计算机，这样节省了数据传输时间，有效地提高了系统的数据传输效率。本发明可以广泛地用于高速传输各种类型数据。

附图说明

图1是本发明系统组成示意图

图2是本发明片上缓存单元与ARM控制模块连接示意图

具体实施方式

下面结合附图和实施例对本发明进行详细的描述。

如图1所示，本发明的数据传输可以通过一采用并行总线传输机制的片上嵌入式系统实现，该片上嵌入式系统包括一数据采集模块1、一FPGA模块2、一片外缓存模块3和一ARM控制模块4。FPGA模块2包括一数据采集缓冲单元21、一片外缓存控制器22、一FPGA处理器23、一双向双时钟的片上缓存单元24和一时钟控制器25。

其中，数据采集模块1的输出端连接数据采集缓冲单元21的输入端，数据采集缓冲单元21的输出端连接片外缓存控制器22的输入端，片外缓存控制器22的输出端连接片外缓存模块3。FPGA处理器23连接数据采集缓冲单元21和片外缓存控制器22的控制信号输入端。片上缓存单元24的两端分别与片外缓存控制器22和ARM控制模块4连接，这样FPGA模块2与ARM控制模块4都可以访问片上缓存单元24，实现对片上缓存单元24的共享。对于FPGA模块2而言，片上缓存单元24相当于一只写存储器；对于ARM控制模块4而言，片上缓存单元24相当于一只读存储器，ARM控制模块4在其内部存储控制器(图中未示出)的控制下访问片上缓存单元24。时钟控制器25与数据采集模块1、数据采集缓冲单元21和FPGA处理器23的时钟信号端连接，给它们提供时钟信号。

上述实施例中，ARM控制模块4内可以设置一网络接口(图中未示出)，通过该网络接口，片上嵌入式系统与一上位计算机通讯连接。

如图2所示，片上缓存单元24连接ARM控制模块4的总线，ARM控制模块4的总线包括地址线ADDRO-ADDR26，数据线DATAO-DATA31，片选线nGCS4，以及读写信号线nOE和nWE，其中nOE和nWE不能同时有效。地址线ADDRO-ADDR26为单向，地址始终从ARM控制模块4向片上缓存单元24传输。数据线为双向，当片选线nGCS4有效且nOE也有效(nWE必然无效)时，数据从片上缓存单元24向ARM控制模块4传输；当片选线nGCS4有效且nWE也有效(nOE必然无效)时，数据从ARM控制模块4向片上缓存单元24传输。

上述实施例中，为了使ARM控制模块4的总线不受干扰，ARM控制模块4的总线也可以通过一仲裁逻辑模块6扩展后再与片上缓存单元24连接。仲裁逻辑模块可以采用74LvCH16245芯片。

上述实施例中，数据采集缓冲单元11可以为一异步数据口FIFO。

上述实施例中，片上缓存单元24可以挂接在ARM控制模块4的BANK4上。片上缓存单元24内地址0x20000000起始的4K字节空间作为复用空间使用，即当ARM控制模块4发出读信号时，片上缓存单元24内地址0x20000000起始的4K字节空间作为数据存储空间使用；当ARM控制模块4发出写信号时，片上缓存单元24内地址0x20000000起始的4字节空间作为控制寄存器使用。

上述实施例中，FPGA模块2可以为ALTERA公司型号为EP2C20F484C8的FPGA芯片。ARM控制模块4可以为ARM9嵌入式处理器，型号为AT91RM9200。

上述实施例中，片外缓存模块3可以由采用乒乓存储机制的2片或者4片32MB的SDR SDRAM芯片构成，型号为HY57V5620F。

采用上述片上嵌入式系统实现的数据传输方法包括以下步骤：

1)设置上述片上嵌入式系统，将片上嵌入式系统与一上位计算机建立通讯连接；

2)片上嵌入式系统的数据采集模块1将采集到的数据传输给FPGA模块2的数据采集缓冲单元21；

3)FPGA模块2的FPGA处理器23控制片外缓存控制器22读取数据采集缓冲单元21中的数据，并将数据传输至片外缓存模块3内存储；

4)在上位计算机发出数据读取指令后，FPGA处理器23控制片外缓存控制器22读取片外缓存模块3内的数据，并将数据传输至片上缓存单元24内存储；

5)ARM控制模块4在其内部存储控制器的控制下，读取片上缓存单元24内的数据，并将数据通过网络接口传输给上位计算机。

上述各实施例仅用于说明本发明，其中各部件的结构、连接方式等都是可以有所变化的，凡是在本发明技术方案的基础上进行的等同变换和改进，均不应排除在本发明的保护范围之外。

Claims (9)

1.一种基于FPGA和ARM的数据传输方法，其特征在于，包括以下步骤：

1)设置一采用并行总线传输机制的片上嵌入式系统，它包括一数据采集模块、一FPGA模块、一片外缓存模块和一ARM控制模块；FPGA模块内设置一数据采集缓冲单元、一片外缓存控制器、一FPGA处理器、一双向双时钟的片上缓存单元和一时钟控制器；将片上嵌入式系统通过其内置的网络接口与一上位计算机建立通讯连接；

2)片上嵌入式系统的数据采集模块将采集到的数据传输给FPGA模块的数据采集缓冲单元；

3)FPGA模块的FPGA处理器控制片外缓存控制器读取数据采集缓冲单元中的数据，并将数据传输至片外缓存模块内存储；

4)在上位计算机发出数据读取指令后，FPGA处理器控制片外缓存控制器读取片外缓存模块内的数据，并将数据传输至片上缓存单元内存储；

5)ARM控制模块在其内部存储控制器的控制下，读取片上缓存单元内的数据，并将数据通过网络接口传输给上位计算机。

2.一种实现权利要求1所述方法的基于FPGA和ARM的数据传输系统，其特征在于：它为一采用并行总线传输机制的片上嵌入式系统，包括一数据采集模块、一FPGA模块、一片外缓存模块和一ARM控制模块；所述FPGA模块内设置一数据采集缓冲单元、一片外缓存控制器、一FPGA处理器、一双向双时钟的片上缓存单元和一时钟控制器；所述数据采集模块的输出端连接所述数据采集缓冲单元的输入端，所述数据采集缓冲单元的输出端连接所述片外缓存控制器的输入端，所述片外缓存控制器的输出端连接所述片外缓存模块；所述FPGA处理器连接所述数据采集缓冲单元和所述片外缓存控制器的控制信号输入端；所述片上缓存单元的两端分别与所述片外缓存控制器和所述ARM控制模块连接；所述时钟控制器连接所述数据采集模块、所述数据采集缓冲单元和所述FPGA处理器的时钟信号端。

3.如权利要求2所述的一种基于FPGA和ARM的数据传输系统，其特征在于：所述ARM控制模块内设置一用于与上位计算机通讯连接的网络接口。

4.如权利要求2所述的一种基于FPGA和ARM的数据传输系统，其特征在于：所述ARM控制模块的总线通过一仲裁逻辑模块扩展后再与所述片上缓存单元连接。

5.如权利要求3所述的一种基于FPGA和ARM的数据传输系统，其特征在于：所述ARM控制模块的总线通过一仲裁逻辑模块扩展后再与所述片上缓存单元连接。

6.如权利要求2或3或4或5所述的一种基于FPGA和ARM的数据传输系统，其特征在于：所述片上缓存单元挂接在所述ARM控制模块的BANK4上，当所述ARM控制模块发出读信号时，所述片上缓存单元内地址0x20000000起始的4K字节空间作为数据存储空间使用；当所述ARM控制模块发出写信号时，所述片上缓存单元内地址0x20000000起始的4字节空间作为控制寄存器使用。

7.如权利要求2或3或4或5所述的一种基于FPGA和ARM的数据传输系统，其特征在于：所述数据采集缓冲单元为一异步数据口FIFO。

8.如权利要求6所述的一种基于FPGA和ARM的数据传输系统，其特征在于：所述数据采集缓冲单元为一异步数据口FIFO。

9.如权利要求2～8任一项所述的一种基于FPGA和ARM的数据传输系统，其特征在于：所述FPGA模块为ALTERA公司型号为EP2C20F484C8的FPGA芯片；所述ARM控制模块为ARM9嵌入式处理器，型号为AT91RM9200；所述片外缓存模块由采用乒乓存储机制的若干32MB的SDR SDRAM芯片构成，型号为HY57V5620F。

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