CN102682836A

CN102682836A - 提供用于解决垂直双位故障的行冗余

Info

Publication number: CN102682836A
Application number: CN2011103999644A
Authority: CN
Inventors: 郑宏正; 杨荣平; 陆崇基; 陶昌雄; 李政宏; 廖宏仁
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2011-03-11
Filing date: 2011-12-02
Publication date: 2012-09-19
Anticipated expiration: 2031-12-02
Also published as: US20120230127A1; US8792292B2; KR20120103398A; CN102682836B

Abstract

本发明提供用于解决垂直双位故障的行冗余的方案，具体地，公开了一种电路，包括被配置为存储第一行地址的故障地址寄存器，连接到故障地址寄存器的行地址修改器，其中，行地址修改器被配置为修改从故障地址寄存器接收到的第一行地址，从而生成第二行地址。第一比较器被配置为接收和比较第一行地址和第三行地址。第二比较器被配置为接收和比较第二行地址和第三行地址。第一行地址和第二行地址是存储器中的故障行地址。

Description

提供用于解决垂直双位故障的行冗余

技术领域

本发明涉及计算机领域，并且特别地，能够提供用于解决垂直双位故障的行冗余。

背景技术

在存储器中经常会出现垂直双位(Vertical Twin Bit，简称为VTB)故障。VTB故障指的是位于相邻行中并且可能位于相同列中的两个位的故障。统计结果显示出，在所有静态随机存取存储器(SRAM)故障之中，单位(single-bit)故障所占的比率最高，为67.4％，次之的是VTB故障，比率为大约12.1％。因此，通常要提供行冗余来解决该VTB故障，其中，通常要提供两个冗余行来修复该VTB故障。

当发现VTB故障并且确定故障位时，用冗余行来替换故障位所在的行(在下文中称为故障行)。对于VTB故障，需要两个冗余行，每个冗余行都替换了其中一个故障行。需要存储该故障行的地址，从而，当每次对其中一个故障行实施读操作时，都要改为从相应的冗余行读取数据。类似地，当每次对其中一个故障行实施写操作时，实际上都要改为把将要写入的数据写到相应的其中一个冗余行中。

故障行的每个地址通常都存储在一组D触发器中。另外，该组D触发器还包括在单独的D触发器中存储了“使能”位的加法D触发器。“使能”位中的“真”表示该组D触发器能够存储行地址。需要两组触发器，每组触发器都对应于两个故障行中的一个。

为每组D触发器都提供了比较器，并且，对于读操作和写操作，将对应于该读/写操作的行地址与存储在相应的D存储器中的行地址相比较。如果读/写操作的行地址对相应的D触发器中存储的行地址相匹配，则找到了命中(hit)，并且将其上实施了读/写操作的行与相应的冗余行相替换。

每组中的D触发器的数量等于(log₂N)+1，其中，“N”是代表了存储器中的总行数的整数，整数“1”代表了供“使能”位使用的D触发器。例如，对于具有2048行的存储器阵列来说，每组D触发器都需要12个D触发器。由于在VTB故障中涉及两个故障行，因此，需要24个D触发器。因此，通过使用本方法，尽管用于修正VTB故障的修复比为100％，但是，形成两组D触发器的芯片面积损失也比较高。

在另一方法中，存储在D触发器中的行地址不包括故障行的最低有效位(LSB)。行地址的剩余位(在本文中称为高位)存储在D触发器中。由于LSB可以是“1”或者“0”，因此，存储的行地址的高位对应于两个行地址。在该方法中，只存储了一组行地址，并且提供了一个比较器，该比较器将在其上实施了读/写操作的行的行地址的高位与存储在D触发器中的行地址的高位相比较。LSB不参与比较。

然而，上述方法只能用于修复高位相同的两个相邻行。如果两个故障行的高位不同，则所存储的行地址只能记录其中一个故障行，修复比为50％。例如，如果VTB故障发生在行[0000]和[0001]中，则由于这两行的高位均为[000]，因此，上述两行的故障均得到了修复。如果VTB故障发生在行[0010]和[0011]，则由于这两行的高位均为[001]，因此，上述两行同样可以得到修复。然而，如果VTB故障发生在行[0001]和[0010]中，尽管这两行是相邻行，但是由于这两行的高位为[000]和[001]，因此，D触发器只能记录[000]和[001]中的一个。结果，故障行[0001]和[0010]中只有一个能够得到修复，而另一个无法得到修复。对于这种方法，在降低了可靠性成本的同时还降低了芯片面积使用率。

发明内容

为了解决上述问题，本发明提供了一种电路，该电路包括：第一比较器，包括第一输入端和第二输入端，第一输入端被配置为接收存储器的第一行地址，第二输入端被配置为接收存储器的第二行地址，其中，第一比较器被配置为比较第一行地址和第二行地址，并且输出第一比较结果；故障地址寄存器，被配置为存储第二行地址，其中，故障地址寄存器连接到第一比较器；行地址修改器，连接到故障地址寄存器，其中，行地址修改器被配置为修改从故障地址寄存器接收到的第二行地址，从而生成第三行地址；以及第二比较器，包括第一输入端和第二输入端，(第二比较器的)第一输入端被配置为从行地址修改器接收第三行地址，(第二比较器的)第二输入端被配置为接收第一行地址，其中，第二比较器被配置为比较第一行位置和第三行地址，并且输出第二比较结果。

其中，行地址修改器被配置为将第二行地址的值修改1。

其中，行地址修改器包括加法器，加法器被配置为将值加到第二行地址上。

其中，行地址修改器包括减法器，减法器被配置为将值从第二行地址中减去。

该电路进一步包括：第一寄存器，存储故障地址寄存器的使能状态。

该电路进一步包括：第二寄存器，存储第三行地址的使能状态。

其中，故障地址寄存器的位的总数量等于log₂N，并且其中，N是存储器的行的总数量。

该电路进一步包括：第一冗余行和第二冗余行，被配置为替换存储器的第一故障行和存储器的第二故障行，其中，第二行地址和第三行地址分别是第一故障行的地址和第二故障行的地址。

根据本发明的另一方面，提供了一种电路，包括：故障地址寄存器，包括串联连接的多个D触发器，其中，故障地址寄存器被配置为存储存储器的第一行地址；地址线；第一比较器，包括第一输入端和第二输入端，第一输入端连接到故障地址寄存器，第二输入端连接到地址线，从而从地址线接收存储器的第二行地址，其中，第一比较器被配置为比较第一行地址和第二行地址，并且输出第一比较结果；行地址修改器，连接到故障地址寄存器，其中，行地址修改器被配置为将第一行地址修改1，从而生成第三行地址；第二比较器，包括第一输入端和第二输入端，第一输入端连接到行地址修改器，第二输入端连接到地址线，从而接收第二行地址，其中，第二比较器被配置为比较第二行地址和第三行地址，并且输出第二比较结果；以及第一D触发器，与多个D触发器串联连接，其中，第一D触发器的输出端连接到第一比较器。

该电路进一步包括：第二D触发器，与多个D触发器串联连接，其中，第二D触发器的输出端连接到第二比较器。

其中，行地址修改器包括加法器，加法器被配置为对第一行地址的最低有效位加1。

其中，行地址修改器包括减法器，减法器被配置为从第一行地址的最低有效位减1。

其中，故障地址寄存器的D触发器的总数量等于log₂N，并且其中，N是存储器的行的总数量。

该电路进一步包括：第一冗余行和第二冗余行，被配置为分别替换对应于第一行地址和第三行地址的存储器的第一行和存储器的第二行。

根据本发明的再一方面，提供了一种向存储器提供冗余的方法，该方法包括：从故障地址寄存器重新获得第一行地址，其中，第一行地址是存储器的垂直双位(VTB)故障的第一故障行的地址；修改第一行地址以生成第二行地址，其中，第二行地址是VTB故障的第二故障行的地址；比较第一行地址和存储器的第三行地址，从而生成第一比较结果；以及比较第二行地址和第三行地址，从而生成第二比较结果。

其中，第一行地址的值和第二行地址的值相差1。

其中，修改第一行地址的步骤包括：对第一行地址的最低有效位加1。

其中，修改第一行地址的步骤包括：从第一行地址的最低有效位减1。

该方法进一步包括：使用第一冗余行将冗余提供到第一故障行；以及使用第二冗余行将冗余提供到第二故障行，其中，当第一比较结果和第二比较结果的值为真时，在第一冗余行和第二冗余行上实施读操作和写操作。

其中，第一故障行和第二故障行是相邻行。

附图说明

为了全面理解本公开及其优点，现在结合附图进行以下描述作为参考，其中：

图1示出了根据实施例的垂直双位(VTB)修复电路的框图；以及

图2示出了图1中所示出的VTB修复电路的示例性实现方式。

具体实施方式

下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。

根据实施例，提供了一种新的垂直双位(VTB)修复电路。论述了该实施例的变化和运行。在各个视图和所示实施例中，相似的参考标号用于表示相似的部件。

图1示出了根据实施例的VTB修复电路10的框图。VTB修复电路10包括故障地址寄存器24，该故障地址寄存器用于存储与VTB故障相关的其中一个故障行的行地址。VTB修复电路10被配置为修复存储器12中的VTB故障，该存储器连接到VTB修复电路10。故障行(例如，行4A和4B)是存储器12的行，在该存储器中发生了VTB故障。故障行4A和4B是相邻行，其中，行4B的行地址比行4A的行地址大“1”。例如，行4A和行4B可以分别是[00111]和[01000]。因此，行4B的行地址可以通过向行4A的行地址(的最低有效位(LSB))加1获得。相反，行4A的行地址可以通过从行4B的行地址(的LSB)减1获得。

冗余行6A和6B可以分别用于替换故障行4A和4B。冗余行6A和6B连接到VTB修复电路10，并且由该VTB修复电路进行控制。无论何时需要在故障行4A和/或4B上实施读操作和写操作，都将分别在相应冗余行6A和6B上实施读操作或者写操作。

存储器12包括N行，即行0到行2^N-1。因此，存储器12中的行的相应行地址包括log₂N位，存储器12中的行的行地址可以利用带有log²N位的二进制码表示。故障地址寄存器24存储了故障行4A和4B的行地址中的一个(而非两个)作为行地址27。在整个描述中，存储在故障地址寄存器24中的行地址27被称为“存储行地址”27。故障地址寄存器24连接到比较器20的输入端20A，该比较器从故障地址寄存器24接收到存储行地址27。另外，还利用比较器20通过输入端20B接收到行地址25。在一行上实施了读操作或写操作，行地址25是该行的行地址。因此，在下文中，行地址25被称为操作行地址。

在存储行地址27和操作行地址25的比较中，如果存储行地址27与操作行地址相同，则发现命中，比较器20的输出HIT0被设定为“真”。否则，比较器20的输出端HIT0被设定为“假”。

VTB修复电路10进一步包括行地址修改器26，该行地址修改器26被配置为从故障地址寄存器24接收存储行地址27，修改存储行地址27以生成修改的行地址(修改行地址)28，然后，将修改行地址28输出到比较器30的输入端30A。在实施例中，行地址修改器26包括加法器29，并且被配置为将存储行地址加1。例如，如果存储行地址27为[00111]，则修改行地址28为[00111]+1，即[01000]。在可选实施例中，行地址修改器26包括减法器(还示出为29)，并且被配置为将存储行地址27减1。例如，如果存储行地址27为[00111]，则修改行地址28为[00111]-1，即[00110]。

VTB修复电路10进一步包括比较器30，该比较器包括输入端30A，该输入端连接到行地址修改器26。比较器30通过输入端30A从行地址修改器26接收到修改行地址28。比较器30进一步包括用于接收操作行地址25的输入端30B，并且将修改行地址28与操作行地址25相比较。如果修改行地址28与操作行地址25相同，则发现命中，并且将比较器30的输出HIT1设定为“真”。否则，比较器30的输出HIT1被设定为“假”。

由于每个VTB故障都涉及两个相邻行4A和4B，该两个相邻行的行地址的差为1，因此，通过将故障行地址中的一个存储在故障地址寄存器24中，并且使用行地址修改器26计算另一个故障行地址，可以获得与VTB故障有关的两个故障行地址。当故障地址寄存器24包括加法器时，可以存储故障行4A的行地址，并且可以通过将故障行4A的行地址加1来获得故障行4B的行地址。相反，当故障地址寄存器24包括减法器时，可以存储故障行4B的行地址，并且可以通过将故障行4B的行地址减1来获得故障行4A的行地址。由于只存储了故障行4A和4B的行地址中的一个(而非两个)，因此，用于存储故障行的行地址中的一个的电路所包括的寄存器比用于存储两个行地址的电路的寄存器更少，从而节省了芯片面积。

图2示出了实现图1中所示出的VTB修复电路10的电路图的一部分。在示例性实施例中，使用了D触发器来实现故障地址寄存器24中的寄存器，然而，还可以使用任何其他位存储器件来实现这些寄存器。在所示出的示例性实施方式中，可以假设存储器12包括32行，因此，使用5个寄存器(包括D1到D5)来存储5位行地址，其中，寄存器D1到D5中的每个都存储了1位。然而，可以了解，实际的存储器可以包括更多行，因此在故障地址寄存器24中可以包括更多寄存器。寄存器D1可以存储存储行地址27(未在图2中示出，请参考图1)的LSB，寄存器D5可以存储行地址27的最高有效位(MSB)。寄存器D0所存储的“使能”位表示出故障地址寄存器24是否被使能，以存储故障行(比如图1中的行4A)的行地址。寄存器D0’所存储的“使能”位表示修改行地址(比如图1中的行地址28，该行地址由存储行地址27生成)是否被激活修改行地址是否被激活，以存储另一个故障行(比如，图1中的行4B)的行地址。地址线AX[4:0]被配置为传送操作行的操作行地址，在该操作行上，实施了读操作或者写操作。数据线SDIN是串行数据输入，通过该串行数据输入，存储行地址27(图1)和“使能”位D0和D0’可以被串行发送到寄存器D1到D5。时钟信号CLK驱动故障地址寄存器24。信号CLR用于清除故障地址寄存器24和寄存器D0和D0’的内容。

在图2中所示出的实施例中，行地址修改器26包括加法器，该加法器包括多路复用器36和“AND”门38，该多路复用器和“AND”门被配置为从寄存器D1到D5接收位值(和/或反相位值)。多路复用器36的每个都包括控制输入端40和数据输入端42和44。当控制输入端的值为“0”时，输入端42的值被输出到比较器30。当控制输入端的值为“1”时，输入端44的值被输出到比较器30。行地址修改器26的功能是将存储行地址27(图1)的行地址加1，从而生成修改行地址28(图1)，并且将修改行地址28的位发送到比较器30。

在可选实施例中，可以使用减法器(未在图2中示出，请参考图1中的29)来实现故障地址寄存器24，该减法器将存储在寄存器D1到D5中的存储位地址27(图1)减1，从而生成修改行地址28(图1)，并且将行地址28提供到比较器30。本领域技术人员将会了解减法器的实现方式。

如果存储在寄存器D0中的“使能”位为真，比较器20比较由寄存器D1到D5的存储行地址27(图1)与由数据线AX[4:0]传输的操作行地址25(图1)，并且，取决于存储地址27与操作行地址25是否相同，相应的输出HIT0被设定为真或者假。否则，如果存储在寄存器D0中的“使能”位为假，则不会实施上述比较。如果存储在寄存器D0中的“使能”位为真，则比较器30将修改行地址28(图1)与由数据线AX[4:0]传输的操作行地址25(图1)相比较，并且，取决于修改行地址28与操作行地址25是否相同，相应的输出HIT1被设定为真或者假。否则，如果存储在寄存器D0’中的“使能”位为假，则不会实施上述比较。

在该实施例中，存储了与VTB故障有关的故障行的行地址中的一个(而非两个)。因此，节省了VTB修复电路的芯片面积使用率。然而，修复比仍旧为100％。

根据一个实施例，一种电路，包括：故障地址寄存器，被配置为存储第一行地址，行地址修改器，连接到故障地址寄存器，其中，行地址修改器被配置为修改从故障地址寄存器接收到的第一行地址，从而生成第二行地址。第一比较器，被配置为接收并比较第一行地址和第三行地址。第二比较器，被配置为接收并比较第二行地址和第三行地址。第一行地址和第二行地址为存储器中故障行的地址。

根据其他实施例，一种电路，包括：故障地址寄存器，包括串联连接的多个D触发器，其中，故障地址寄存器被配置为存储存储器的第一行地址；地址线。第一比较器，包括第一输入端和第二输入端，第一输入端连接到故障地址寄存器，第二输入端连接到地址线，从而从地址线接收存储器的第二行地址。第一比较器被配置为比较第一行地址和第二行地址，并且输出第一比较结果。行地址修改器，连接到故障地址寄存器，其中，行地址修改器被配置为将第一行地址修改1，从而生成第三行地址。第二比较器包括第一输入端和第二输入端，第一输入端连接到行地址修改器，第二输入端连接到地址线，从而接收第二行地址，其中，第二比较器被配置为比较第二行地址和第三行地址，并且输出第二比较结果。第一D触发器与多个D触发器串联连接，其中，第一D触发器的输出端连接到第一比较器。

根据另外的其他实施例，一种向存储器提供冗余的方法，方法包括：从故障地址寄存器重新获得第一行地址，其中，第一行地址是存储器的VTB故障的第一故障行的地址；修改第一行地址以生成第二行地址，其中，第二行地址是VTB故障的第二故障行的地址；比较第一行地址和存储器的第三行地址，从而生成第一比较结果；以及比较第二行地址和第三行地址，从而生成第二比较结果。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims

1.一种电路，包括：

第一比较器，包括第一输入端和第二输入端，所述第一输入端被配置为接收存储器的第一行地址，所述第二输入端被配置为接收所述存储器的第二行地址，其中，所述第一比较器被配置为比较所述第一行地址和所述第二行地址，并且输出第一比较结果；

故障地址寄存器，被配置为存储所述第二行地址，其中，所述故障地址寄存器连接到所述第一比较器；

行地址修改器，连接到所述故障地址寄存器，其中，所述行地址修改器被配置为修改从所述故障地址寄存器接收到的所述第二行地址，从而生成第三行地址；以及

第二比较器，包括第一输入端和第二输入端，所述第一输入端被配置为从所述行地址修改器接收所述第三行地址，所述第二输入端被配置为接收所述第一行地址，其中，所述第二比较器被配置为比较所述第一行位置和所述第三行地址，并且输出第二比较结果。

2.根据权利要求1所述的电路，其中，所述行地址修改器被配置为将所述第二行地址的值修改1。

3.根据权利要求1所述的电路，其中，所述行地址修改器包括加法器，所述加法器被配置为将值加到所述第二行地址上。

4.根据权利要求1所述的电路，其中，所述行地址修改器包括减法器，所述减法器被配置为将值从所述第二行地址中减去。

5.根据权利要求1所述的电路，进一步包括：

第一冗余行和第二冗余行，被配置为替换所述存储器的第一故障行和所述存储器的第二故障行，其中，所述第二行地址和所述第三行地址分别是所述第一故障行的地址和所述第二故障行的地址。

6.一种电路，包括：

故障地址寄存器，包括串联连接的多个D触发器，其中，所述故障地址寄存器被配置为存储存储器的第一行地址；

地址线；

第一比较器，包括第一输入端和第二输入端，所述第一输入端连接到所述故障地址寄存器，所述第二输入端连接到所述地址线，从而从所述地址线接收所述存储器的第二行地址，其中，所述第一比较器被配置为比较所述第一行地址和所述第二行地址，并且输出第一比较结果；

行地址修改器，连接到所述故障地址寄存器，其中，所述行地址修改器被配置为将所述第一行地址修改1，从而生成第三行地址；

第二比较器，包括第一输入端和第二输入端，所述第一输入端连接到所述行地址修改器，所述第二输入端连接到所述地址线，从而接收所述第二行地址，其中，所述第二比较器被配置为比较所述第二行地址和所述第三行地址，并且输出第二比较结果；以及

第一D触发器，与所述多个D触发器串联连接，其中，所述第一D触发器的输出端连接到所述第一比较器。

7.根据权利要求6所述的电路，进一步包括：

第二D触发器，与所述多个D触发器串联连接，其中，所述第二D触发器的输出端连接到所述第二比较器。

8.根据权利要求6所述的电路，其中，所述行地址修改器包括加法器，所述加法器被配置为对所述第一行地址的最低有效位加1。

9.根据权利要求6所述的电路，进一步包括：

第一冗余行和第二冗余行，被配置为分别替换对应于所述第一行地址和所述第三行地址的所述存储器的第一行和所述存储器的第二行。

10.一种向存储器提供冗余的方法，所述方法包括：

从故障地址寄存器重新获得第一行地址，其中，所述第一行地址是所述存储器的垂直双位(VTB)故障的第一故障行的地址；

修改所述第一行地址以生成第二行地址，其中，所述第二行地址是所述VTB故障的第二故障行的地址；

比较所述第一行地址和所述存储器的第三行地址，从而生成第一比较结果；以及

比较所述第二行地址和所述第三行地址，从而生成第二比较结果；

并且，该方法进一步包括：

使用第一冗余行将冗余提供到所述第一故障行；以及

使用第二冗余行将冗余提供到所述第二故障行，其中，当所述第一比较结果和所述第二比较结果的值为真时，在所述第一冗余行和所述第二冗余行上实施读操作和写操作。