CN102291119B - 分频装置及方法 - Google Patents

分频装置及方法 Download PDF

Info

Publication number
CN102291119B
CN102291119B CN201110151406.6A CN201110151406A CN102291119B CN 102291119 B CN102291119 B CN 102291119B CN 201110151406 A CN201110151406 A CN 201110151406A CN 102291119 B CN102291119 B CN 102291119B
Authority
CN
China
Prior art keywords
frequency
frequency division
path
factor
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110151406.6A
Other languages
English (en)
Other versions
CN102291119A (zh
Inventor
曾名志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanechips Technology Co Ltd
Original Assignee
ZTE Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZTE Corp filed Critical ZTE Corp
Priority to CN201110151406.6A priority Critical patent/CN102291119B/zh
Publication of CN102291119A publication Critical patent/CN102291119A/zh
Priority to PCT/CN2012/075539 priority patent/WO2012167686A1/zh
Application granted granted Critical
Publication of CN102291119B publication Critical patent/CN102291119B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种分频装置及方法，上述装置包括：反馈控制平台、复用分频器，其中，反馈控制平台包括：参数设置模块，用于设置分频参数的初始值；复用分频器包括：复用选择模块，用于依次在复用的多路中选择一路进行分频处理；分频处理模块，用于获取并根据选定的路对应的分频参数对选定的路进行分频处理，输出分频时钟。通过本发明提供的技术方案，解决了现有技术中存在的分频资源浪费的问题，进而实现了多路频率合成复用一个分频装置的效果。

Description

分频装置及方法
技术领域
本发明涉及通信领域，具体而言，涉及一种分频装置及方法。
背景技术
频率合成是数字系统设计中的基本技术，在数字系统特别是无线通信系统中有着广泛的应用，是现代数字通信中必不可少的部分，如载波恢复、上下变频、比特同步、时隙同步等等，都需要各种不同性能指标的频率合成器。频率合成器可由锁相环实现，完成频率的捕获、跟踪和锁定，再通过倍频或分频得到所需要的频率。
通常的数字分频技术，采用的都是需要预置分频模数，为静态分频器，采用计数器计数实现分频。比如要进行一个2.5分频，则可以通过事先预置一个模为2和一个模为3的分频器，进行交替组合分频，来实现2.5分频，若要得到5.3的小数分频，只要在每10次分频中，作7次5分频再作3次6分频，就可以实现小数分频。上述的分频原理能够实现大部分的静态分频要求，但是必须事先算好两个分频器的分频模数和各自的分频次数，而且，对于需要输出无理小数分频的应用，将存在一个固定的漂移，漂移效果会累积，且无法消除，从而导致分频精度较低。
现在很多的频率合成应用，都受限于应用环境和资源消耗要求，例如，要求使用全数字锁相环、分频精度要求高，而且多数时候需要用到无理小数分频，且要求分频器，能将无理小数的累积效益进行自我消除，分频模数也需要根据系统反馈进行不断的动态调整，以达到动态调频的目的，同时，也需要在进行多路频率合成时，能尽可能的实现多路频率合成复用一个分频器，以尽可能多的节省资源。针对这些需求，目前尚未提出有效的解决方案。
发明内容
本发明的主要目的在于提供一种分频装置及方法，以至少解决上述问题之一。
根据本发明的一个方面，提供了一种分频装置，包括：反馈控制平台、复用分频器，其中，反馈控制平台包括：参数设置模块，用于设置分频参数的初始值；复用分频器包括：复用选择模块，用于依次在复用的多路中选择一路进行分频处理；分频处理模块，用于获取并根据选定的路对应的分频参数对选定的路进行分频处理，输出分频时钟。
根据本发明的另一方面，提供了一种分频方法，包括：设置分频参数的初始值；依次在复用的多路中选择一路进行分频处理；获取并根据选定的路对应的分频参数对选定的路进行分频处理，输出分频时钟。
通过本发明，采用在分频装置中设置复用分频器，依次在复用的多路中选择一路进行分频处理，然后依次根据预置的分频参数对选定的路进行分频处理，输出相应的分频时钟的方案，解决了现有技术中存在的分频资源浪费的问题，进而实现了多路频率合成复用一个分频装置的效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明实施例的分频装置结构框图；
图2是根据本发明优选实施例的分频装置结构框图；
图3是根据本发明实施例的分频方法的流程图；
图4是根据本发明实例的分频方法实施装置的结构示意图；
图5是根据本发明实例的分频方法的简要流程图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1是根据本发明实施例的分频装置结构框图。如图1所示，根据本发明实施例的分频装置包括：反馈控制平台10、复用分频器12，其中，
反馈控制平台10包括：
参数设置模块102，连接至复用分频器12，用于设置分频参数的初始值；
复用分频器12包括：
复用选择模块122，用于依次在复用的多路中选择一路进行分频处理；
分频处理模块124，连接至复用选择模块122，用于获取并根据选定的路对应的分频参数对选定的路进行分频处理，输出分频时钟。
上述分频装置主要通过复用选择模块122实现分频处理的复用功能。上述装置在进行分频处理时，复用选择模块122会在待处理的多路中一次选择一条交给分频处理模块124进行分频处理，分频处理模块124始终保持对一路进行分频处理的状态，依次地对待处理的多路进行分频处理，其实质就是待处理的多路共用一个分频处理模块124进行分频处理。这样，即实现了分频处理的多路复用，从而节省了大量资源。这里所说的路，实际上是指对一种分频时钟的需求，不同的路需求的分频时钟可以是相同的也可以是不同的，具体体现在各路的分频参数是否相同上，因此，参数设置模块102在设置初始值时，可以根据不同的需要，对不同的路区别的设置其分频参数的初始值。
优选地，如图2所示，反馈控制平台10还可以进一步包括：
参数调整模块104，用于根据复用分频器12输出的各路的分频时钟对各路的分频参数的值进行调整。
参数调整模块104提供了一种负反馈的功能，即参数调整模块104以复用分频器12输出的各路的分频时钟为输入，通过比对复用分频器12输出的各路的分频时钟与各路实际需要的分频时钟的差异，对分频参数进行调整，从而可以在需要的分频时钟不断变化时，依旧准确地输出需要的分频时钟，实现动态分频功能。
优选地，如图2所示，参数设置模块102可以进一步包括：
参数设置单元1022，用于根据用户的操作设置以下分频参数的初始值：中心频点fcenter、偏移范围±lppm、累加器位宽n、参考时钟频率fref、调频系数w及调频系数w的位宽z；
参数确定单元1024，连接至参数设置单元1022，用于根据参数设置单元1022设置的分频参数的初始值确定以下分频参数的初始值：极限频率flimit、复用路数m、分频常数c及乘法因子μ。
分频参数可以分为两类，一类是需要由用户根据实际需要自行设定的，即中心频点fcenter、偏移范围±lppm、累加器位宽n、参考时钟频率fref、调频系数w及调频系数w的位宽z；一类是根据用户设定的参数确定出来的，即极限频率flimit、复用路数m、分频常数c及乘法因子μ。
优选地，参数调整模块104，用于根据复用分频器12输出的各路分频时钟对各路的调频系数w的值进行调整。
在进行动态分频时，主要是通过对调频系数w进行调整，得到所需的分频时钟，其他分频参数在应用环境及应用要求确定后一般是不宜调整的。通过调整调频系数w即可进而改变分频模数，从而进一步影响输出的分频时钟，因此仅通过调整调频系数w即可准确地得到所需的分频时钟。
优选地，参数确定单元1024，用于根据以下公式确定极限频率flimit、复用路数m、分频常数c及乘法因子μ：flimit＝fcenter(1±lppm)；
参数设置单元1022和参数确定单元1024主要负责分频处理的准备工作，即为各路确定其分频参数的初始值。参数设置单元1022设置的分频参数一般都是由分频装置所处的应用环境决定的，例如，应用环境要求：频率合成器最后输出的时钟要求满足以fcenter为中心频点，偏移范围为±lppm。据此，参数确定单元1024首先就可以确定出极限频率flimit，flimit＝fcenter(1±lppm)，之后就可以进一步确定分频常数constant简称为c，分频精度由累加器的位宽n决定，n值越大，分频精度越高，但是同时资源消耗也就越多，因此需要根据需要，合理配置好累加器位宽n。调频系数w是用来动态改变分频模数的，一般w为正整数，调频系数w的位宽，决定了调频精度及w的取值范围，如果w的位宽为z，则w的值改变1，对应的分频输出将改变l/2z-1ppm，其取值范围为[1，2z-1]。配置好调频系数w后，再确定乘法因子μ，
复用路数m的最大值取决于参考时钟频率与分频输出极限频率之间的比值，m即代表m路频率合成复用1个分频器。它与中心频点fcenter、偏移极值±lppm以及参考时钟频率fref之间，需满足如下关系：
其中，表示对取整。
优选地，如图2所示，复用选择模块122可以进一步包括：
计数单元1222，用于在每个参考时钟上升沿来临时，将计数值累加1，上述计数值的范围为[0，m-1]；
选择单元1224，连接至计数单元1222，用于在计数单元1222的计数值为j时，选择j+1路进行分频处理，其中，0≤j≤m-1。
在具体实施过程中，可以通过计数的方式来选择对哪一路进行分频处理，首先设置一个计数器，当复用路数为m时，计数器的取值范围就是[0，m-1]，计数器的计数值在每个参考时钟上升沿来临时累加1，当计数器的计数值为j时，表示此时分频处理模块124被第j+1路占用，其中0≤j≤m-1。这样，即可简单可靠的实现m路的分频复用。
优选地，如图2所示，分频处理模块124可以进一步包括：
乘法单元1242，用于计算并输出选定路的调频系数w和乘法因子的μ的乘积；
累加单元1244，连接至乘法单元1242，用于接收乘法器1242的输入，根据乘法器1242的输入和选定路的分频常数c确定选定路的分频时钟的频率foutput及分频因子kfactor，并对分频因子kfactor进行累加，根据分频因子kfactor的累加结果输出分频时钟。
分频处理模块124用于具体的实施分频处理的操作。整个过程可以分为两个部分，首先由乘法单元124计算调频系数w和乘法因子的μ的乘积，之后累加单元1244确定分频时钟的频率foutput及分频因子kfactor，并对分频因子kfactor进行累加，根据分频因子kfactor的累加结果输出分频时钟。采用累加输出，可消除通常无理小数分频的漂移累积效益。
优选地，如图2所示，分频处理模块124还可以进一步包括：
寄存单元1246，连接至累加单元1244，用于寄存各路分频因子kfactor的累加结果。
寄存单元1246可以提高分频时钟的输出效率，尤其是当复用路数m较大时，这种提高更为明显。在具体实施过程中，寄存单元1246可以由RAM构成，也可以由m个寄存器构成，在m较大时，优先使用RAM寄存累加值，以节省资源。
优选地，累加单元1244可以根据以下公式确定选定路的分频时钟的频率foutput、分频因子kfactor、输出分频时钟：
其中，表示第j+1路的输出时钟，表示第j+1路、第i次累加后，寄存到寄存单元1246里的值， 表示的是第j+1路、第i-1次反馈控制平台10输入的调频系数，cj、μj表示第j+1路的分频常数及乘法因子，表示寄存单元1246的最高位。
分频输出时钟频率foutput与参考时钟频率fref以及各分频参数之间满足以下关系：
对于m路频率合成来说，在m个参考时钟周期里，每一路只使用一次累加单元1244。对第j路来说，每一次累加时，累加m×(constantj+μj×wj)。表示第j+1路、第i次累加后，寄存到第j+1个寄存器(以寄存单元1246由m个寄存器构成为例)里的值，则满足：式中的表示的是第j+1路、第i-1次的反馈控制平台10输入的调频系数，每改变一次，分频模数就被相应的改变了一次。第j+1路的时钟输出与第j+1个寄存器的寄存值满足如下关系：式中的表示寄存器的最高位。
这样，反馈控制平台10就可以通过输出时钟的反馈，动态的为每一路配置调频系数w，改变每一路的分频模数，直到最后稳定在系统所需频率。
下面结合实例对上述优选实施例进行详细说明。
在现代通信中，常用的业务是E1和T1业务，E1和T1都有其标准的中心频点，对于E1来说，中心频点为2.048MHZ，对于T1业务来说，中心频点为1.544MHZ，业务时钟容许的偏离范围都是±50ppm。
本实例就以T1业务为例。假设系统的参考时钟为280MHZ，并有多路T1业务时钟频率需要跟踪并合成输出，各路T1业务都有其各自的最终稳定的频点。
根据以上需求，由于需处理多路时钟频率合成，为节省资源消耗，因此使用根据上述优选实施例的分频装置处理多路频率合成。
首先，根据上述优选实施例的分频装置会根据参考时钟280MHZ和极限时钟频率1.544×(1+50ppm)＝1.5440772MHZ，计算一个分频器最多能实现多少路的频率合成。m的最大值mmax满足下式：
从上式可以得出，m的最大值mmax＝90，也即一个分频装置最多可以被90路的频率合成复用。由此，可以确定的计数单元的计数值只需在[0，89]内循环即可。
其次，根据资源和精度要求，设置累加器位宽，分频精度的计算：取n＝32，则可精度可达到0.07HZ，完全能满足应用要求。具体最优n值的设置，可根据具体的应用需要，进行设置。
与此同时，根据频率跟踪需要，对调频系数w的位宽，进行确定，调频系数的位宽，决定调频精度。调频精度的计算：取z＝20，则调频精度可达到0.09ppb，也即w每增加1或者减1，调频后的频率也相应的增加或减少0.09ppb。w的取值范围为[0，1048575]。
再次，在确定上述参数后，确定分频常数的配置。分频常数constant，由系统参考时钟fref、累加器位宽n、中心频点fcenter以及偏移范围±lppm确定。分频常数constant满足式：带入相关的参数值，可得constant＝2368249.261981696，取整，即可得constant＝2368249。
最后，根据已设置好的各参数，设置乘法因子μ，乘法因子μ需满足：代入各相关参数，可得μ＝40.6560296，取整，μ＝41。
至此，分频装置已完全确定各分频参数。如果只进行静态分频，即各路频率合成的输出时钟频率不变，则在确定好乘法因子μ值后，可对分频常数constant进行进一步的调整，以分频出与要求的分频时钟频率更接近的时钟。如分频为动态分频，也即各路频率合成的输出，需根据输出反馈不断改变调频系数w，进而改变分频模数，而各参数不需调整。
分频装置确定好各参数后，可以取m＝90，也即90路频率合进行复用，以最大可能的节省资源。各路频率合成的寄存单元中的累加值，每90个参考时钟周期，改变1次。
反馈控制平台，在系统启动时，会为每1路频率合成，预置1个调频系数w初始值，以后每路的调频系数w的输出，则取决于输出时钟的反馈，反馈控制平台对反馈回来的时钟，进行相应的信息处理，输出新的调频系数w，直到最后，分频出来的时钟满足系统需求。
各路频率合成对乘法单元和累加单元的使用，采用“轮循”的方式实现，通过服用选择模块进行控制，每来1个参考时钟上升沿，则计数单元加1。计数值为j时，选择单元选择第j+1路占用乘法单元和累加单元，j的取值范围为[0，89]。
寄存单元可以由90个32位的寄存器组成，在具体应用环境下，如果在处理的路数很多时，可采用RAM替代寄存器来存储累加值，以进一步的节省资源，降低成本。
在本实例中，采用累加输出，可消除通常无理小数分频的漂移累积效益；采用多路复用1路，可节省大量资源；还可通过改变调频系数，进而改变分频模数，使得各路频率输出动态可调。
图3是根据本发明实施例的分频方法的流程图。如图3所示，根据本发明实施例的分频方法包括：
步骤S302，设置分频参数的初始值；
步骤S304，依次在复用的多路中选择一路进行分频处理；
步骤S306，获取并根据选定的路对应的分频参数对选定的路进行分频处理，输出分频时钟。
使用上述方进行分频处理时，可以在待处理的多路中一次选择一路进行处理，始终保持在对一路进行分频处理的状态，依次对待处理的多路进行分频处理，从而实现了分频处理的多路复用，节省了大量资源。
优选地，步骤S306之后还可以进一步包括以下处理：根据各路输出的分频时钟对各路的分频参数的值进行调整。
上述处理提供了一种负反馈的功能，即以输出的各路的分频时钟为输入，通过比对输出的各路的分频时钟与各路实际需要的分频时钟的差异，对分频参数进行调整，从而可以在所需分频时钟不断变化时，依旧准确地输出需要的分频时钟，实现动态分频功能。
下面结合实例对上述优选实施例进行详细说明。在具体实施过程中，上述方法通过一个乘法器、一个累加器、一个计数器、一组寄存器和一个反馈控制平台即可实现，具体的结构如图4所示。其中，乘法器用来控制调频范围和调频精度，累加器用来实现对分频因子的累加和分频时钟的输出，计数器用来控制选择某路进行分频，寄存器用于寄存各路的累加分频因子，反馈控制平台根据要求和反馈信息，调整相关参数，实现所需分频。
在执行上述方法时(可参考图5)，首先，要确定分频参数的初始值，包括：反馈控制平台根据应用需要，确定动态分频的中心频点。中心频点的确定，由所处的应用环境决定。比如应用环境要求：频率合成器最后输出的时钟要求满足以fcenter为中心频点，偏移范围为±lppm。反馈控制平台首先根据分频输出的极限频率flimit＝fcenter(1±lppm)，配置好分频常数constant，分频常数constant满足式：fref为参考时钟频率。分频精度由累加器的位宽n决定，n值越大，分频精度越高，但是同时资源消耗也就越多，反馈控制平台需要根据需要，合理配置好累加器位宽n。反馈控制平台对乘法器的参数配置，首先配置调频系数w，w用来动态改变分频模数，一般w为正整数，调频系数w的位宽，决定了调频精度，比如，如果w的位宽为z，则w的值改变1，对应的分频输出将改变l/2z-1ppm。配置好调频系数w后，然后根据偏移范围±lppm，配置好乘法因子μ，乘法因子μ满足：
寄存器位宽设置与累加器的位宽一致，寄存器组内的寄存器总数m，其最大值取决于参考时钟频率与分频输出极限频率之间的比值，m代表m路频率合成复用1个分频器。它与中心频点fcenter、偏移极值±lppm以及参考时钟频率fref之间，需满足的关系如下式所示：其中，表示对取整。
计数器用于控制当前哪路占用分频器，计数器的计数值在每个参考时钟上升沿来临时累加1，计数器的计数范围为[0，m-1]，当计数器的计数值为j时，表示此分频器被第j+1路占用，其中0≤j≤m-1。
分频输出时钟频率foutput与参考时钟频率fref以及各配置参数之间满足的关系如下式所示：
对于m路频率合成来说，在m个参考时钟周期里，每一路只使用一次累加器。对第j路来说，每一次累加时，累加m×(constantj+μj×wj)。表示第j+1路、第i次累加后，寄存到第j+1个寄存器里的值，则满足：式中的表示的是第j+1路、第i-1次的反馈控制平台输入的调频系数，每改变一次，分频模数就被相应的改变了一次。第j+1路的时钟输出与第j+1个寄存器的寄存值满足如下关系：式中的表示寄存器的最高位。
反馈控制平台通过输出时钟的反馈，动态的为每一路配置调频系数w，改变每一路的分频模数，直到最后稳定在系统所需频率。这样，在一个分频器上就实现了m路频率合成的动态输出。
从以上的描述中，可以看出，通过本发明提供的技术方案特别适用于处理多路频率跟踪的应用场景，如一个数字锁相环处理多路频率跟踪。根据本发明进行频率合成，分频精度高，完成无理小数分频时，能将漂移累积效应通过累加，进行自我消除，自动消除无理小数分频的漂移。同时能实现多路频率合成复用一个分频装置，且分频模数动态可调，调频精度也可根据反馈的调频系数的位宽，动态可调。既实现了频率动态跟踪，又实现了多路频率合成复用一个分频器，从而节省了大量的资源。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种分频装置，其特征在于，包括：反馈控制平台、复用分频器，其中，
所述反馈控制平台包括：
参数设置模块，用于设置分频参数的初始值；
所述复用分频器包括：
复用选择模块，用于依次在复用的多路中选择一路进行分频处理；
分频处理模块，用于获取并根据选定的路对应的分频参数对所述选定的路进行分频处理，输出分频时钟；
其中，所述参数设置模块包括：参数设置单元，用于根据用户的操作设置以下分频参数的初始值：中心频点fcenter、偏移范围±l ppm、累加器位宽n、参考时钟频率fref、调频系数w及调频系数w的位宽z；参数确定单元，用于根据所述参数设置单元设置的分频参数的初始值确定以下分频参数的初始值：极限频率flimit、复用路数m、分频常数c及乘法因子μ。
2.根据权利要求1所述的装置，其特征在于，所述反馈控制平台还包括:
参数调整模块，用于根据所述复用分频器输出的各路的分频时钟对各路的分频参数的值进行调整。
3.根据权利要求2所述的装置，其特征在于，所述参数调整模块，用于根据所述复用分频器输出的各路分频时钟对各路的调频系数w的值进行调整。
4.根据权利要求1或2所述的装置，其特征在于，所述参数确定单元，用于根据以下公式确定所述极限频率flimit、所述复用路数m、所述分频常数c及所述乘法因子μ：
flimit＝fcenter(1±l ppm)；
5.根据权利要求1或2所述的装置，其特征在于，所述复用选择模块包括：
计数单元，用于在每个参考时钟上升沿来临时，将计数值累加1，所述计数值的范围为[0,m-1]；
选择单元，用于在所述计数单元的计数值为j时，选择j+1路进行分频处理，其中，0≤j≤m-1。
6.根据权利要求5所述的装置，其特征在于，所述分频处理模块包括：
乘法单元，用于计算并输出所述选定路的调频系数w和乘法因子的μ的乘积；
累加单元，用于接收所述乘法单元的输入，根据所述乘法单元的输入和所述选定路的分频常数c确定所述选定路的分频时钟的频率foutput及分频因子kfactor，并对所述分频因子kfactor进行累加，根据所述分频因子kfactor的累加结果输出分频时钟。
7.根据权利要求6所述的装置，其特征在于，所述分频处理模块还包括：
寄存单元，用于寄存各路分频因子kfactor的累加结果。
8.根据权利要求7所述的装置，其特征在于，所述累加单元根据以下公式确定选定路的分频时钟的频率foutput、分频因子kfactor、输出分频时钟：
其中，表示第j+1路的输出时钟，表示第j+1路、第i次累加后，寄存到所述寄存单元里的值， 表示的是第j+1路、第i-1次所述反馈控制平台输入的调频系数，cj、μj表示第j+1路的分频常数及乘法因子，表示寄存单元的最高位。
9.一种分频方法，其特征在于，包括：
设置分频参数的初始值；
依次在复用的多路中选择一路进行分频处理；
获取并根据选定的路对应的分频参数对所述选定的路进行分频处理，输出分频时钟；
其中，设置分频参数的初始值包括：根据用户的操作设置以下分频参数的初始值：中心频点fcenter、偏移范围±l ppm、累加器位宽n、参考时钟频率fref、调频系数w及调频系数w的位宽z；根据设置的分频参数的初始值确定以下分频参数的初始值：极限频率flimit、复用路数m、分频常数c及乘法因子μ。
10.根据权利要求9所述的方法，其特征在于，在获取并根据选定的路对应的分频参数对所述选定的路进行分频处理，输出分频时钟之后，还包括:
根据各路输出的分频时钟对各路的分频参数的值进行调整。
CN201110151406.6A 2011-06-07 2011-06-07 分频装置及方法 Active CN102291119B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110151406.6A CN102291119B (zh) 2011-06-07 2011-06-07 分频装置及方法
PCT/CN2012/075539 WO2012167686A1 (zh) 2011-06-07 2012-05-15 分频装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110151406.6A CN102291119B (zh) 2011-06-07 2011-06-07 分频装置及方法

Publications (2)

Publication Number Publication Date
CN102291119A CN102291119A (zh) 2011-12-21
CN102291119B true CN102291119B (zh) 2017-08-08

Family

ID=45337264

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110151406.6A Active CN102291119B (zh) 2011-06-07 2011-06-07 分频装置及方法

Country Status (2)

Country Link
CN (1) CN102291119B (zh)
WO (1) WO2012167686A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102291119B (zh) * 2011-06-07 2017-08-08 中兴通讯股份有限公司 分频装置及方法
CN104363015A (zh) * 2014-10-08 2015-02-18 四川和芯微电子股份有限公司 小数分频器电路
US11487871B2 (en) * 2015-01-31 2022-11-01 San Diego Gas & Electric Company Methods and systems for detecting and defending against invalid time signals
CN106685412B8 (zh) * 2016-12-06 2020-01-10 浙江大学 分频器、分频器系统及分频处理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1372719A (zh) * 2000-05-01 2002-10-02 皇家菲利浦电子有限公司 功率自适应分频器
CN101316112A (zh) * 2007-05-28 2008-12-03 安国国际科技股份有限公司 应用于跳频系统的频率合成器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004023187A (ja) * 2002-06-12 2004-01-22 Matsushita Electric Ind Co Ltd データ送信装置、データ受信装置
CN102291119B (zh) * 2011-06-07 2017-08-08 中兴通讯股份有限公司 分频装置及方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1372719A (zh) * 2000-05-01 2002-10-02 皇家菲利浦电子有限公司 功率自适应分频器
CN101316112A (zh) * 2007-05-28 2008-12-03 安国国际科技股份有限公司 应用于跳频系统的频率合成器

Also Published As

Publication number Publication date
WO2012167686A1 (zh) 2012-12-13
CN102291119A (zh) 2011-12-21

Similar Documents

Publication Publication Date Title
CN1983819B (zh) Pll频率发生器
US7996704B2 (en) Asynchronous first in first out interface and operation method thereof
EP3573242A1 (en) Frequency generator and frequency generation method
US6728526B2 (en) Fractional-N frequency synthesizer with multiple clocks having different timings
US9054677B2 (en) Clock multiplexing for baseband automatic frequency correction
CN102291119B (zh) 分频装置及方法
CN101501992A (zh) 用于多个通信系统的参考信号生成
JP2013168990A (ja) 多出力周波数シンセサイザにおける周波数制御のための装置と方法
US10312923B2 (en) Electronic circuit, phase-locked loop, transceiver circuit, radio station and method of frequency dividing
EP3311492B1 (en) Quadrature phase detector circuit, quadrature phase corrector, multi-antenna radio circuit, radio station and method
US7292832B2 (en) Timing and frequency control method and circuit for digital wireless telephone system terminals
US6317476B1 (en) Suppressing channel-dependent spurious signals in fractional-N synthesizer
WO2007099875A1 (ja) Ｐｌｌ回路
CN1866746B (zh) 优化锁相环阻尼系数的系统和方法
WO2020046489A1 (en) Phase-continuous reference clock frequency shift for digital phase locked loop
CA2724373C (en) Clock generation using a fractional phase detector
RU2554542C2 (ru) Схема тактирования для устройства беспроводной связи
US20120007640A1 (en) Multi-Channel Multi-Protocol Transceiver With Independent Channel Configuration Using Single Frequency Reference Clock Source
US8428212B2 (en) Frequency synthesis using upconversion PLL processes
US20070279110A1 (en) Tuning of a phase-locked loop, and an electronic device
CN110324040A (zh) 一种时钟频率调整的方法及装置
CN108366429B (zh) 一种上下行时隙的调整方法及装置
CN111600603A (zh) 一种应用adf4360-7整数分频的七通道变频模块

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20111221

Assignee: SANECHIPS TECHNOLOGY Co.,Ltd.

Assignor: ZTE Corp.

Contract record no.: 2015440020319

Denomination of invention: Frequency division device and method

License type: Common License

Record date: 20151123

LICC Enforcement, change and cancellation of record of contracts on the licence for exploitation of a patent or utility model
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221104

Address after: 518055 Zhongxing Industrial Park, Liuxian Avenue, Xili street, Nanshan District, Shenzhen City, Guangdong Province

Patentee after: SANECHIPS TECHNOLOGY Co.,Ltd.

Address before: 518057 No. 55 South Science and technology road, Shenzhen, Guangdong, Nanshan District

Patentee before: ZTE Corp.