CN102194668A

CN102194668A - 一种在半导体器件中形成开口结构的方法

Info

Publication number: CN102194668A
Application number: CN2010101319389A
Authority: CN
Inventors: 王铁柱
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2010-03-15
Filing date: 2010-03-15
Publication date: 2011-09-21
Anticipated expiration: 2030-03-15
Also published as: CN102194668B

Abstract

本发明提出了一种在半导体器件中形成开口结构的方法，通过在同一晶圆的中心部位以及边缘部位形成具有不同厚度的BARC层，来解决同一晶圆上的边缘部位的AEI CD小于中心部位的AEI CD的问题。

Description

一种在半导体器件中形成开口结构的方法

技术领域

本发明涉及半导体制造工艺，特别涉及在半导体器件中形成开口结构的方法。

背景技术

由于诸如装备有存储器件的个人便携设备和个人计算机的信息介质的快速普及，已经要求发展出用于制造高度集成的半导体器件的工艺，这种半导体器件具有高的存储容量、改善的可靠性以及用于存储数据的快速操作速度。随着图案的关键尺寸，即图案的大小的减小，半导体器件的速度的提高，为了改善半导体器件的集成度，较为重要的是控制图案的关键尺寸。

通常，一个晶圆被划分为多个管芯(die)，这些管芯具有相同的结构。在实际制作过程中，为了减少工艺步骤，缩短生产周期，会对这些管芯相同结构同时进行图案化工艺，如图1A至1C所示，为采用传统的在半导体器件中形成开口结构的方法制作的半导体器件的剖面示意图。

如图1A所示，提供一晶圆100，该晶圆100包括位于晶圆100中心部位的第一前端器件层101A与位于晶圆100边缘部位的第二前端器件层101B。第一前端器件层101A与第二前端器件层101B可包括前序工艺中所形成的器件结构层，例如金属互连结构层等。在第一前端器件层101A与101B的表面分别形成第一刻蚀停止层102A与第二刻蚀停止层102B，在第一刻蚀停止层102A与第二刻蚀停止层102B的表面分别形成第一层间介质层103A与第二层间介质层103B，在第一层间介质层103A与第二层间介质层103B的表面分别形成第一硬掩膜层104A与第二硬掩膜层104B。第一硬掩膜层104A与第二硬掩膜层104B可以作为形成通孔过程中的刻蚀阻挡层，以避免刻蚀工艺中对第一层间介质层103A与第二层间介质层103B的损伤。

如图1B所示，在第一硬掩膜层104A的表面形成第一BARC(底部抗反射)层105A，在第二硬掩膜层104B的表面涂敷第二BARC层105B。BARC层可以在图案化光刻胶层时降低光反射。然后在第一BARC层105A与第二BARC层105B的表面分别涂覆光刻胶，通过曝光显影工艺形成具有开口图案的第一光刻胶层106A与第二光刻胶层106B。

如图1C所示，以第一光刻胶层106A与第二光刻胶层106B为掩膜，采用各向异性刻蚀方式，刻蚀下方的膜层结构，直到第一刻蚀停止层102A与第二刻蚀停止层102B为止。形成第一开口108A与第二开口108B。

但是这种方法会存在一定的问题。光刻后特定图案尺寸的大小通过显影后检测(ADI，After Develop Inspection)关键尺寸(CD，Critical Dimension)来表征，ADI CD的大小直接影响着刻蚀后检测(AEI，After Etch Inspection)CD。而传统的在半导体器件中形成开口结构的方法会使得同一晶圆上的边缘部位的AEI CD小于中心部位的AEI CD。目前现有的解决方法是扩大晶圆边缘部位的ADI CD，但是这种方法的效果并不明显。因此，需要一种新的工艺，能够有效解决同一晶圆上边缘部位的AEI CD小于中心部位的AEI CD的方法，以便使得同一晶圆上所有的管芯所具有的图案的关键尺寸保持一致，保持同一批产品整体的良品率，不会因为个别管芯刻蚀后出现的偏差导致产品的质量出现参差不齐的情况，有利于产品的竞争。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提出了一种在半导体器件中形成开口结构的方法，包括：(a)提供位于晶圆中心部位的第一前端器件层与位于所述晶圆边缘部位的第二前端器件层，所述第一前端器件层上形成有第一硬掩膜层，所述第二前端器件层上形成有第二硬掩膜层；(b)在所述第一硬掩膜层上形成第一结构层，在所述第二硬掩膜层上形成第二结构层，所述第一结构层的厚度大于所述第二结构层的厚度；(c)在所述第一结构层上涂覆并形成具有图案的第一光刻胶层，在所述第二结构层上涂覆并形成具有图案第二光刻胶层，以所述第一光刻胶层与所述第二光刻胶层为掩膜，同时刻蚀所述第一结构层和所述第二结构层，刻蚀时间为刻蚀穿透所述第一结构层的时间，形成具有图案的第一结构层和具有图案的第二结构层；(d)以所述具有图案的第一结构层和所述具有图案的第二结构层为掩膜，刻蚀所述第一硬掩膜层和所述第二硬掩膜层，形成具有图案的第一硬掩膜层和具有图案的第二硬掩膜层；(e)以所述具有图案的第一硬掩膜层和所述具有图案的第二硬掩膜层为掩膜，刻蚀所述前端器件层，形成开口。

优选地，还包括：在所述第一结构层和所述第一光刻胶之间形成第一低温氧化物层并对其进行刻蚀，在所述第二结构层和所述第二光刻胶层之间形成第二低温氧化物层并对其进行刻蚀。

优选地，所述第一结构层的厚度比所述第二结构层的厚度大400～500埃。

优选地，所述第一结构层的厚度比所述第二结构层的厚度大420～460埃。

优选地，所述第一结构层的厚度比所述第二结构层的厚度大440埃。

优选地，所述第一结构层和所述第二结构层为底部抗反射层。

优选地，刻蚀所述第一结构层和所述第二结构层的方式为干刻蚀法，所述干刻蚀法的气体选自CF₄或CF₄与O₂的混合气体，放电功率大概在200～800W。

优选地，所述第一硬掩膜层和所述第二硬掩膜层的材料为采用四乙基正硅酸盐为源气体的二氧化硅。

优选地，刻蚀所述第一硬掩膜层和所述第二硬掩膜层的方式为干刻蚀法，所述干刻蚀法的气体选自C₄F₆或C₄F₈，放电功率为1500～2500W。

优选地，刻蚀所述第一硬掩膜层和所述第二硬掩膜层的方式为干刻蚀法，所述干刻蚀法的气体为CH₂F₂，放电功率大概在350～800W。

根据本发明，能够有效解决同一晶圆上边缘部位的AEI CD与中心部位的AEI CD不一致的问题，从而精确了半导体器件图案化的关键尺寸，提高了半导体器件的整体性能，提高了产品的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1C是采用传统的在半导体器件中形成开口结构的方法制作的半导体器件的剖面示意图；

图2A至2D采用根据本发明一个方面的一个实施例的方法制作的半导体器件的剖面示意图；

图3A至3D是采用根据本发明一个方面的另一个实施例的方法制作的半导体器件的剖面示意图；

图4是根据本发明在半导体器件中形成开口结构的过程中出现部分各项同性刻蚀的示意图；

图5是根据本发明实施例在半导体器件中形成开口结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决同一晶圆上边缘部位的AEI CD小于中心部位的AEI CD的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了克服传统工艺中同一晶圆上边缘部位的AEI CD小于中心部位的AEI CD的问题，本发明采用晶圆上边缘部位的需要图案化的半导体膜层结构上方的结构层的厚度小于同一晶圆上中心部位的需要图案化的半导体膜层结构上方的结构层的厚度。由于在图案化半导体结构层的时候，通常要在光刻胶的下面加入一层BARC层以减小光的反射，所以结构层的材料可以选用BARC。

采用根据本发明一个方面的一个实施例的方法制作的半导体器件的剖面示意图如图2A至2D所示。需要指出的是，本发明中的实施例示意图中显示的各个结构仅以示意的方式表现出来，并不代表比例。

如图2A所示，提供一晶圆200，该晶圆200包括位于晶圆200中心部位的第一前端器件层201A与位于晶圆200边缘部位的第二前端器件层201B。第一前端器件层201A与第二前端器件层201B可包括前序工艺中所形成的器件结构层，例如金属互连结构层等。具体的举例为导线层形成于第一前端器件层201A与第二前端器件层201B内，导线层是需要引出到器件表面的金属层，例如铜。在第一前端器件层201A与201B的表面分别形成第一刻蚀停止层202A与第二刻蚀停止层202B，材料可以选择为氮化硅，形成方式可以选择为CVD(化学气相沉积)法。接着，在第一刻蚀停止层202A与第二刻蚀停止层202B的表面分别形成第一层间介质层203A与第二层间介质层203B，材料可以是但不限于氧化硅、碳化硅、氮化硅、碳硅氧化合物、掺氮碳化硅中的一种或其组合，形成方式可以选择为CVD法。然后，在第一层间介质层203A与第二层间介质层203B的表面分别形成第一硬掩膜层204A与第二硬掩膜层204B，材料可以是采用TEOS(四乙基正硅酸盐)为源气体的二氧化硅，形成方式可以是CVD。第一硬掩膜层204A与第二硬掩膜层204B可以作为形成通孔过程中的刻蚀阻挡层，以避免刻蚀工艺中对第一层间介质层203A与第二层间介质层203B的损伤。

如图2B所示，在第一硬掩膜层204A的表面形成第一结构层205A，在第二硬掩膜层204B的表面形成第二结构层205B，第一结构层205A的厚度高于第二结构层205B的厚度约400～500埃，优选为420～460埃，更优选为440埃。第一结构层205A与第二结构层205B可以是但不限于BARC，BARC为有机材料，有机材料可以是但不限于聚酰胺和聚砜。BARC层可以在图案化光刻胶层时降低光反射。第一结构层205A与第二结构层205B的高度差可通过沉积膜层的时间的不同来达到。当第一结构层205A与第二结构层205B的材料选择为BARC层时，可通过形成BARC时旋转晶圆200，随着时间改变其转速、加速度和加速时间即可达到在晶圆中心部位以及边缘部位形成具有高度差的BARC层。例如，转速在400～2000转/分钟内变化，加速时间在0.1～1秒内变化，匀速旋转时间在0.5～25秒内变化。具体举例为，转速为从400转/分钟变化到600转/分钟所用的加速时间为0.25秒，然后以600转/分钟的速度匀速旋转1.8秒。

如图2C所示，在第一结构层205A与第二结构层205B的表面分别形成第一LTO(低温氧化物)层206A与第二LTO层206B，形成方式可以选择为CVD。第一LTO层206A与第二LTO层206B的厚度可以选择为一致。第一LTO层206A与第二LTO层206B的作用在于能够在后续工艺中作为硬掩膜层，以便更好地形成半导体器件的开口图案。在第一LTO层206A与第二LTO层206B的表面分别涂覆光刻胶，通过曝光显影工艺形成具有开口图案的第一光刻胶层207A与第二光刻胶层207B。

如图2D所示，以第一光刻胶层207A与第二光刻胶层207B为掩膜，采用各向异性刻蚀方式，刻蚀下方的膜层结构，直到第一刻蚀停止层202A与第二刻蚀停止层202B为止，形成第一开口208A与第二开口208B。其中，在对第一结构层205A以及第二结构层205B进行刻蚀时，由于第二结构层205B的厚度小于第一结构层205A的厚度，刻蚀时间以第一结构层205A为准，即以较厚的结构层为准，也就是说整体的刻蚀时间是刻蚀穿透第一结构层205A的时间，形成具有图案的第一结构层205A和具有图案的第二结构层205B。刻蚀方法可以选择为干法刻蚀，采用的气体可选择为CF₄或CF₄与O₂的混合气体，放电功率大概在200～800W。还可以采用本领域公知的其它气体对第一层结构205A以及第二层结构205B进行刻蚀。还可以采用RIE(反应离子刻蚀)法进行刻蚀。对第一硬掩膜层204A和第二硬掩膜层204B的刻蚀方式选择为干法刻蚀，采用的气体可选择为C₄F₆或C₄F₈，放电功率大概在1500～2500W。最后采用刻蚀或灰化工艺去除第一结构层205A、第二结构层205B、第一LTO层206A、第二LTO层206B、第一光刻胶层207A与第二光刻胶层207B。由于在实际工艺中还未形成第一开口208A与第二开口208B的时候，第一光刻胶层207A、第二光刻胶层207B、第一LTO层206A以及第二LTO层206B就已经被完全刻蚀掉，所以最后一般采用刻蚀或灰化工艺去除第一结构层205A和第二结构层205B即可。

采用根据本发明一个方面的又一实施例的方法制作的半导体器件的剖面示意图如图3A至3D所示，为形成大马士革结构的剖面结构图。

如图3A所示，采用图2D所示的结构，在第一开口208A、第一硬掩膜层204A以及第二开口208B内、第二硬掩膜层204B的表面分别涂覆第三结构层301A与第四结构层301B，第三结构层301A的厚度高于第四结构层301B的厚度约400～500埃，优选为420～460埃，更优选为440埃。第三结构层301A与第四结构层301B可以是但不限于BARC，BARC为有机材料，有机材料可以是但不限于聚酰胺和聚砜。BARC层可以在图案化光刻胶层时降低光反射。第三结构层301A与第四结构层301B的高度差可通过沉积膜层的时间的不同来达到。当第三结构层301A与第四结构层301B的材料选择为BARC层时，可通过形成BARC时旋转晶圆200，随着时间改变其转速、加速度和加速时间即可达到在晶圆中心部位以及边缘部位形成具有高度差的BARC层。例如，转速在400～2000转/分钟内变化，加速时间在0.1～1秒内变化，匀速旋转时间在0.5～25秒内变化。具体举例为，转速为从400转/分钟变化到600转/分钟所用的加速时间为0.25秒，然后以600转/分钟的速度匀速旋转1.8秒。

如图3B所示，在第三结构层301A与第四结构层301B的表面分别形成第三LTO层302A与第四LTO层302B，形成方式可以选择为CVD法。然后在第三LTO层302A与第四LTO层302B的表面涂覆光刻胶层，通过曝光显影方式形成具有图案的第三光刻胶层303A与第四光刻胶层303B。

如图3C所示，以第三光刻胶层303A与第四光刻胶层303B为掩膜，采用各向异性刻蚀方式，刻蚀下方的膜层结构，直到达到预定刻蚀深度为止，形成第一凹槽304A与第二凹槽304B。其中，对第三结构层301A与第四结构层301B刻蚀时，由于第三结构层301A与第四结构层301B有一定的高度差，刻蚀时间以第三结构层301A为准，即以较厚的结构层为准，也就是说整体的刻蚀时间是刻蚀穿透第三结构层301A的时间，形成具有图案的第三结构层301A和具有图案的第四结构层301B。刻蚀方法可以选择为干法刻蚀，采用的气体可选择为CF₄或CF₄与O₂的混合气体，放电功率大概在200～800W。还可以采用本领域公知的其它气体对第三层结构301A以及第四层结构301B进行刻蚀。还可以采用RIE(反应离子刻蚀)法进行刻蚀。对第一硬掩膜层204A和第二硬掩膜层204B的刻蚀方式选择为干法刻蚀，采用的气体可选择为CH₂F₂，放电功率大概在350～800W。可选地，在第一层间介质层203A与第二层间介质层203B内分别形成第三刻蚀停止层与第四刻蚀停止层，材料可以选择为氮化硅，形成方式可以选择为CVD法。第三刻蚀停止层与第四刻蚀停止层可以作为以第三光刻胶层303A与第四光刻胶层303B刻蚀下方膜层结构的刻蚀停止层。

如图3D所示，采用灰化或刻蚀工艺去除第三光刻胶层303A与第四光刻胶层303B、去除第三LTO层302A与第四LTO层302B和去除第三结构层301A与第四结构层301B。由于在实际工艺中还未形成第一凹槽304A与第二凹槽304B的时候，第三光刻胶层303A、第四光刻胶层303B、第三LTO层302A以及第四LTO层302B就已经被完全刻蚀掉，所以刻蚀形成第一凹槽304A与第二凹槽304B后，一般采用刻蚀或灰化工艺去除第三结构层301A与第四结构层301B即可。然后进行后续的打开刻蚀阻挡层等工艺步骤，完成整个大马士革结构的制作。

根据本发明，不仅解决了同一晶圆上中心部位AEI CD与边缘部位AEICD不一致的问题，而且通过检测，图案稀疏区与图案密集区的BARC层的高度差未发生太大的变化，仅增加了5～10埃左右。这样就不会由于图案稀疏区与图案密集区BARC层较大的高度差而出现刻蚀不精确的情况。

根据本发明，可以有效解决传统工艺中出现的同一晶圆上中心部位AEI CD与边缘部位AEI CD不一致的问题。这是由于中心部位的第一结构层和/或第三结构层与边缘部位的第二结构层和/或第四结构层厚度不同，而刻蚀时间又是以较厚的第一结构层和/或第三结构层为准，这样第二结构层和/或第四结构层的刻蚀完成后，由于第一结构层和/或第三结构还未完成刻蚀，将在边缘部位以刻蚀第二结构层和/或第四结构层的条件刻蚀第二结构层和/或第四结构层下方的第二硬掩膜层和/或第四硬掩膜层，而刻蚀第二结构层和/或第四结构层的条件并不适用于刻蚀第二硬掩膜层和/或第四硬掩膜层，会出现“刻蚀不动”的情况，这样干法刻蚀或RIE刻蚀中采用的气体就会向旁边发散，出现类似于“各向同性刻蚀”的情况，从而导致第二结构层和/或第四结构层靠着第二硬掩膜层和/或第四硬掩膜层的位置开口比设定值大，如图4所示，401区域示出了开口程度大于第四光刻胶层的开口程度。因此，在接下来的刻蚀工艺中，部分刻蚀气体会由于401区域开口的存在偏离原来的位置，最终导致边缘部位刻蚀后开口的尺寸大于传统工艺边缘部位刻蚀后开口的尺寸，减小了同一晶圆上中心部位AEI CD与边缘部位AEI CD的差值，经检测，(中心部位的AEI CD-边缘部位的AEICD)/中心部位的AEI CD的值减小到6％。

图5的流程图示出了根据本发明实施例在半导体器件中形成开口结构的工艺流程图。在步骤501中，提供位于晶圆中心部位的第一前端器件层与位于晶圆边缘部位的第二前端器件层，第一前端器件层上形成有第一硬掩膜层，第二前端器件层上形成有第二硬掩膜层。在步骤502中，在第一硬掩膜层上形成第一结构层，在第二硬掩膜层上形成第二结构层，第一结构层的厚度大于第二结构层的厚度。在步骤503中，在第一结构层上涂覆并形成具有图案的第一光刻胶层，在第二结构层上涂覆并形成具有图案第二光刻胶层，以第一光刻胶与第二光刻胶层为掩膜，同时刻蚀第一结构层和第二结构层，刻蚀时间为刻蚀穿透第一结构层的时间，形成具有图案的第一结构层和具有图案的第二结构层。在步骤504中，以具有图案的第一结构层和具有图案的第二结构层为掩膜，刻蚀第一硬掩膜层和第二硬掩膜层，形成具有图案的第一硬掩膜层和具有图案的第二硬掩膜层。在步骤505中，以具有图案的第一硬掩膜层和具有图案的第二硬掩膜层为掩膜，刻蚀前端器件层，形成开口。

采用根据如上所述的方法形成图案的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种在半导体器件中形成开口结构的方法，包括：

(a)提供位于晶圆中心部位的第一前端器件层与位于所述晶圆边缘部位的第二前端器件层，所述第一前端器件层上形成有第一硬掩膜层，所述第二前端器件层上形成有第二硬掩膜层；

(b)在所述第一硬掩膜层上形成第一结构层，在所述第二硬掩膜层上形成第二结构层，所述第一结构层的厚度大于所述第二结构层的厚度；

(c)在所述第一结构层上涂覆并形成具有图案的第一光刻胶层，在所述第二结构层上涂覆并形成具有图案第二光刻胶层，以所述第一光刻胶层与所述第二光刻胶层为掩膜，同时刻蚀所述第一结构层和所述第二结构层，刻蚀时间为刻蚀穿透所述第一结构层的时间，形成具有图案的第一结构层和具有图案的第二结构层；

(d)以所述具有图案的第一结构层和所述具有图案的第二结构层为掩膜，刻蚀所述第一硬掩膜层和所述第二硬掩膜层，形成具有图案的第一硬掩膜层和具有图案的第二硬掩膜层；

(e)以所述具有图案的第一硬掩膜层和所述具有图案的第二硬掩膜层为掩膜，刻蚀所述前端器件层，形成开口。

2.一种半导体器件中形成开口结构的方法，还包括：

在所述第一结构层和所述第一光刻胶之间形成第一低温氧化物层并对其进行刻蚀，在所述第二结构层和所述第二光刻胶层之间形成第二低温氧化物层并对其进行刻蚀。

3.如权利要求1所述的方法，其特征在于，所述第一结构层的厚度比所述第二结构层的厚度大400～500埃。

4.如权利要求1所述的方法，其特征在于，所述第一结构层的厚度比所述第二结构层的厚度大420～460埃。

5.如权利要求1所述的方法，其特征在于，所述第一结构层的厚度比所述第二结构层的厚度大440埃。

6.如权利要求1所述的方法，其特征在于，所述第一结构层和所述第二结构层为底部抗反射层。

7.如权利要求6所述的方法，其特征在于，刻蚀所述第一结构层和所述第二结构层的方式为干刻蚀法，所述干刻蚀法的气体选自CF₄或CF₄与O₂的混合气体，放电功率大概在200～800W。

8.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层和所述第二硬掩膜层的材料为采用四乙基正硅酸盐为源气体的二氧化硅。

9.如权利要求8所述的方法，其特征在于，刻蚀所述第一硬掩膜层和所述第二硬掩膜层的方式为干刻蚀法，所述干刻蚀法的气体选自C₄F₆或C₄F₈，放电功率为1500～2500W。

10.如权利要求8所述的方法，其特征在于，刻蚀所述第一硬掩膜层和所述第二硬掩膜层的方式为干刻蚀法，所述干刻蚀法的气体为CH₂F₂，放电功率为350～800W。

11.一种包含如权利要求1所述的方法形成的图案的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频器件。

12.一种包含如权利要求1所述的方法形成的图案的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。