CN102110182A - 集成电路设计方法 - Google Patents

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CN102110182A CN2010102305449A CN201010230544A CN102110182A CN 102110182 A CN102110182 A CN 102110182A CN 2010102305449 A CN2010102305449 A CN 2010102305449A CN 201010230544 A CN201010230544 A CN 201010230544A CN 102110182 A CN102110182 A CN 102110182A
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郑英周
欧宗桦
冯睿璇
蔡正隆
刘如淦
黄文俊
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Abstract

本发明以许多不同实施例的方式提供一种集成电路设计方法。一种示范集成电路设计方法包含：提供第一技术节点的电路的集成电路设计布局；将此电路的集成电路设计布局移转至第二技术节点；根据此电路的电性参数对移转的集成电路设计布局实施电性图案化(ePatterning)修改；之后根据第二技术节点的电路的移转集成电路设计布局制作光罩(mask)。

Description

集成电路设计方法
互相参照
本发明与下列共同受让的美国专利申请案有关，在此将这些发明的整体一并列入参照：于2008年10月13日申请且发明人为侯永清(Yung-Chin HOU)等人的美国专利申请案编号第12/250424号“准确的布局后分析的以对应表为基础的可制造性设计(TABLE-BASED DFM FOR ACCURATE POST-LAYOUTANALYSIS)”(代理人编号TSMC 2008-0074)；以及于2009年11月25日申请且发明人为郑英周(Ying-Chou Cheng)等人的美国专利申请案编号第12/625749号“客制化图案化修改与最佳化(CUSTOMIZED PATTERNINGMODULATION AND OPTIMIZATION)”。
技术领域
本发明是有关于一种集成电路，且特别是有关于一种集成电路设计方法。
背景技术
半导体集成电路(IC)工业已历经快速成长。在集成电路发展的进程中，随着几何尺寸(亦即，利用一制程可形成的最小构件(或线))的减少，功能密度(亦即，每芯片面积的互连元件的数量)大体上已获得增加。此一尺寸缩减过程通常可提供增进生产效率与降低相关成本的优势。这样的尺寸缩减亦已增加了处理与制造集成电路的复杂性，为了实现这些进展，在集成电路处理与制造上需要相似的发展。
举例而言，芯片设计的性能受到电阻/电容(RC)、时序(timing)、漏电(leakage)与金属/介电内层地形的控制的严重影响。在半导体制造中，包含各种处理模块。每个模块对后续工作的设计模型释放出一些代表性的信息。之后，仅有一统计角可加至模拟模型上来作为设计参考。这样的设计流程缺少跨团队互动，特别是当特征尺寸极遽缩小时。此外，在现行的集成电路设计流程中，应用在模拟中的图案远较经常设计的图案简单。现存的设计方法遭受到种种问题的挑战。举例而言，在现行半导体处理模式中的每个模块，例如微影图案化、薄膜沉积、蚀刻等等，独立于其它模块。没有最大化模式效率，无法达成全芯片设计定案，如最终设计产品。在另一问题中，统计角是用以作为设计参考，而会降低设计弹性与设计余裕。此外，若想要利用来自第一技术节点的设计布局来制造第二技术节点的元件，在设计者与半导体制造者之间需要众多的互动。
因此，需要一种方法与系统来提供先进集成电路科技有效且改进的集成电路设计。
发明内容
因此，本发明的一目的就是在提供一种集成电路设计方法，可同时提升光学性能与电性性能，来达到多目标最佳化。
本发明提供许多不同实施例。一种示范集成电路设计方法包含：提供第一技术节点的电路的集成电路设计布局；将此电路的集成电路设计布局移转至第二技术节点；根据此电路的电性参数对移转的集成电路设计布局实施电性图案化(ePatterning)修改；之后根据第二技术节点的电路的移转集成电路设计布局制作光罩(mask)。
另一示范方法包含：提供第一技术节点的集成电路设计布局；以及对此集成电路设计布局进行微缩(shrinking)、格网(gridding)与小型化(compacting)制程，其中此微缩、格网与小型化制程提供第二技术节点的移转集成电路设计布局。可对移转集成电路设计布局进行一最佳化制程，以最佳化移转集成电路设计布局的种种特性，其中这种种特性包含移转集成电路设计布局的数个电性指标。可确定的是，第二技术节点的移转集成电路设计布局的种种特性与第一技术节点的集成电路设计布局的特性匹配。
又一示范方法包含：由一集成电路设计者提供第一技术节点的原始集成电路设计布局。此方法还包含将第一技术节点的原始集成电路设计布局转换成第二技术节点的经转换的集成电路设计布局，其中此转换步骤是由制造半导体晶圆的半导体制造者根据经转换的集成电路设计布局所进行。半导体制造者可进一步根据元件的电性参数，对定义在经转换的集成电路设计布局中的元件特征进行修改。之后，可根据经转换与修改过的集成电路设计布局来制作光罩，而可利用此光罩制作半导体晶圆。
本发明的优点为应用本发明可同时提升光学性能与电性性能，来达到多目标最佳化。
附图说明
从上述结合所附附图所作的详细描述，可对本发明有更佳的了解。需强调的是，根据业界的标准实务，各特征并未依比例绘示，且目的仅是用以说明。事实上，为了使讨论更为清楚，各特征的数量及尺寸都可任意地增加或减少。
图1是绘示依照本发明的各实施方式的一种集成电路处理移转的实施例的方块图；
图2是绘示依照本发明的各实施方式的一种集成电路设计布局处理移转流程的实施例的流程图；
图3是绘示依照本发明的各实施方式的一种集成电路设计法的实施例的流程图；
图4是绘示依照本发明的各实施方式的一种集成电路设计法的实施例的流程图；
图5是绘示依照本发明的各实施方式的一种集成电路设计法的实施例的流程图。
【主要元件符号说明】
200：布局移转流程         202：原始设计布局
204：设计微缩             206：设计格网
208：设计小型化           210：最佳化
212：经最佳化的设计布局   214：设计规则检查
216：方块                 218：方块
220：设计布局             300：方法
302：方块                 304：方块
306：方块                 308：方块
310：方块                 312：方块
314：方块                 316：方块
318：集成电路设计数据库   320：ePatterning表及/或ePatterning收藏库
322：ePatterning方程式    400：方法
402：方块              404：方块
404A：方块             404B：方块
404C：方块             404D：方块
406：方块              408：方块
410：方块              412：方块
414：方块              416：方块
500：方法
具体实施方式
可了解的是以下的揭示提供了许多不同的实施例或例子，以执行本发明的不同特征。以下所描述的构件与安排的特定例子是用以简化本发明。当然这些仅为例子，并非限制。举例而言，在描述中，第一特征形成于第二特征之上或上可能包含第一与第二特征以直接接触的方式形成的实施例，且亦可包含额外特征可能形成在第一与第二特征之间而使第一与第二特征并未直接接触的实施例。此外，本发明可能会在各例子中重复参考数字及/或文字。这样的重复是基于简单与清楚的目的，以其本身而言并非用以指定所讨论的各实施例及/或配置之间的关系。
在传统集成电路处理与制程控制模式中，每个模块团队收集数据并将这些数据制作成表。一设计团队，例如特别为集成电路模拟的程序(SPICE)团队，来执行最终模式。接着，提供统计角给SPICE半实验性模型(SPICEsemi-empirical modeling)的设计团队。目前，设计科技处理进行至可制造性设计(design for manufacturability；DFM)或DFM法，DFM或DFM法为制造数据与设计程序的整合，以获得较佳良率与设计效率/可靠度。DFM法可提升设计者与制造者之间的互动与沟通。通过设计机台贩卖者的共同研究，DFM可在各设计阶段实现。在一例子中，制造者可为半导体制造厂；设计者可为集成电路设计室；且设计机台贩卖者可为电子设计自动化(EDA)机台贩卖者。DFM法的设计常包含晶体管级模拟，而需要制造者提供机密的制造信息给设计者。此外，当产品从一制造场所转移至另一制造场所时，或者从一种制作技术转移至另一种制作技术时，设计者因重新设计而必须以额外的努力/成本忙于制作信息沟通与设计者/制造者互动上。
本发明提供一种改进的设计法。所揭示的设计法根据产品的性能，来提升处理模块与设计团队之间的沟通，而达到多目标最佳化。对更特殊的处理配方、处理模式与光罩制作技术，充分利用制作信息，且全面性最佳化集成电路设计布局。首先，在所揭示的设计方法中，设计与晶圆(和光罩)制作之间的互动发生在光学近接修正(OPC)步骤，其中光学近接修正步骤在半导体制造者的光罩制作模块中进行。光学近接修正步骤包含电性性能参数与最佳化。因此，所揭示的方法亦称为电性光学近接修正图案化(亦为eOPC或ePatterning)技术。第二，ePatterning技术不同于传统的光学近接修正。光学近接修正技术是设计用以增加辅助特征至集成电路设计布局，并修饰此集成电路设计布局，以提升光学分辨率，因此仅对准光学性能，例如微影制程的光学性能。相比之下，ePatterning技术是设计用以增加辅助特征至集成电路设计布局，并修饰此集成电路设计布局，以提升将形成的集成电路元件的电性性能，因此可达到多目标最佳化(即，最佳化光学性能与电性性能)。第三，在最佳化元件的电性性能期间，来自于各种处理模块的各种处理偏差可通过调整元件的设计布局而获得抵销，以达到元件的设计的电性性能。举例而言，修改晶体管的栅极的设计布局，以降低源自于各种制作制程的电性性能偏差，并最佳化晶体管的电性性能，因此提供桥梁与方法来有效沟通设计模块与各种制作模块。ePatterning技术将透过各种实施例而进一步详细描述于下。
本发明实施改进的设计法(包含ePatterning技术)来获得集成电路设计布局(即，例如由设计者所提供的已完成的实际布局)，并自动将此集成电路设计布局转换成另一组处理设计规则，而使此布局以新的目标处理技术来加以制作。此经常称为处理移转，可用以移转一设计至下一技术节点，而使更高的积集度、更小的晶粒尺寸、更高的性能与较佳的电力消耗成为可能。处理移转亦可用以移转一设计至相同技术节点中的不同制造设备或制造厂，以获得第二开源、更高的体积可利用性或其它商业原因。
图1是绘示从90纳米技术节点至65纳米的技术节点的一种示范处理移转。处理移转包含微缩技术节点、以及最佳化更小技术节点元件的性能。技术节点移转包含重复利用与分析硬式智慧财产权(hard IP)。在本例子中，硬式IP提供GDSII文件格式(或DFII文件格式)的光罩级设计区块。可考虑其它文件格式。示范的硬式IP可包含有关光罩、制造此光罩的制程规格、以及设计规则。
在处理移转期间，修改并重新调整硬式IP文件(hard IP file)的尺寸使其具有较小的布局，较小的布局一般需要新处理设计规则。技术节点移转重新调整每个个别特征的尺寸，以符合时序与功率限制，并产生最佳化且设计规则修正的布局。重新调整尺寸与最佳化制程决定各种变化，将执行这些变化以制造更小技术节点元件。这类的变化(修改)包含制程变化(即，材料规格，例如光阻、内金属介电质与内层介电材料考虑；曝光参数，例如曝光能量与时间；聚焦考虑；植入制程参数，包含植入能量、时序与压力等等；回火处理参数；及/或其它考虑)；SPICE模式变化(例如，因不同元件目标与性能)；设计流程(即，可提出新的设计流程，设计者可增加设计复杂度)；OPC分析变化(即，对于更小的技术节点可能需要精细的OPC配方)；制造厂变化；以及其它变化。亦需考虑深次微米效应，既然这些效应的冲击随着元件尺寸的进一步缩减而增加。在本例子中，如将于以下所进一步讨论的，重新调整尺寸与最佳化制程将利用在此所描述的ePatterning技术，以不仅最佳化集成电路设计布局，也最佳化光学与电性参数。
图2是绘示简化的集成电路设计布局移转流程200，其可实施微缩与最佳化图1所示的90纳米技术节点元件至65纳米技术节点元件。如图1所示，90纳米技术节点元件的区块的性能需与65纳米技术节点元件的同一区块进行实质相同的运转。布局移转流程200以一原始设计布局(GDS)202开始，此原始设计布局202反映出较大技术节点元件(即，90纳米技术节点元件)的设计布局。原始设计(电路)布局202可包含一组排列的几何形状，每个形状由特定罩幕层(particular mask layer)(即，多晶硅或不同金属层)所构成，以形成描述在一电路元件级描述中的元件(即，晶体管、电阻、电容)。根据所有必须设置的集成电路元件与内连(interconnections)，每个制造过程包含其拥有的罩幕层组与其拥有的布局设计规则。在一例子中，设计者提供原始设计布局202给半导体制造者。在另一例子中，半导体制造者可从半导体制造者的数据库中的制作数据中获取原始设计布局202。
原始设计布局202接着历经设计微缩204、设计格网206与设计小型化208。设计微缩204包含考虑元件尺寸估算(sizing)与路线安排(routing)的规则。举例而言，设计微缩规则包含用来形成电路元件与绕线(routing wires)的每一罩幕层的最小宽度、长度与凹槽。设计格网206可包含设计格网规则，例如调整每单一形状成一特定格网。设计小型化208可包含设计小型化规则，例如一对罩幕层之间的最小间隙、围场(enclosure)、延伸与重叠。
经由例子而非限制，90纳米技术节点元件的设计布局历经设计微缩204、设计格网206与设计小型化208，而移转至65纳米技术节点元件的设计布局。经移转的设计布局接着可接受最佳化210。最佳化210执行改进的设计法，此设计法包含ePatterning技术，ePatterning技术将于以下更详细地描述。此改进的设计法进行性能基础的图案化最佳化，因此最终移转设计布局的性能参数(包含光学与电性参数)与原始设计布局所达成的性能参数匹配。
经最佳化的设计布局212接着可进行设计规则检查(DRC)214制程。设计规则检查技术可决定是否经最佳化的设计布局212的实质布局满足建议的参数(或设计规则)。设计规则规定特定的几何与连接限制，以确保有足够的余裕来解释半导体制作过程中的变化性。示范设计规则包含规定设计中的任何形状的最小宽度的宽度规则、规定二相邻对象之间的最小距离的间距规则、规定必须存在二层之间的关系(即，可能规定一种形式的对象的围场规则，例如一接触或介层窗，必须以一些额外的余裕，而为一金属层所覆盖)的二层规则、最小面积规则、其它适合规则、及/或上述规则的组合。
若经最佳化的设计布局无法符合设计规则检查214中的建议参数，经最佳化的设计布局212接受进一步的最佳化210。若经最佳化的设计布局212符合提供在设计规则检查214中的建议参数时，接着在方块216中，检查经最佳化的设计布局212，以判断经最佳化的设计的特性是否符合原始设计的特性。在方块218中，取得原始设计布局202的特性(或设计信息)来与经最佳化的设计布局的特性比较。原始设计布局202的特性可从制作数据中取得，此制作数据例如为储存在一半导体制造者的一模块的一数据库中。
因为ePatterning技术的利用，本发明可核对与最佳化设计布局、光学性能参数(目标)与电性性能参数(目标)。再本实施例中，从一较大技术节点元件的原始设计布局取得的电性特性/目标与一较小技术节点元件的经最佳化及移转过的设计布局的电性特性/目标做比较。如同以上所提，原始设计布局中的一方块的特性和性能需与经最佳化及移转过的设计布局的相对应方块的特性和性能匹配。若性能参数不匹配，经最佳化及移转过的设计布局可能需接受进一步的最佳化210。若性能参数匹配，此经最佳化及移转过的设计布局220代表最终设计布局220。最终设计布局220可应用在半导体制造或光罩制造制程中。利用ePatterning技术可在设计布局移转制程中提供数个优势，包含但不限于：维持经移转的设计布局中的原始设计布局的方块级电路的主要结构；维持经移转的设计布局中的原始设计布局的元件(与个别方块)的性能；提供一步成形(one-step)的实体与设计意识移动过程而无需交互参照(cross-referencing)设计过程与来自各贩卖者的多种EDA机台；对设计布局移转提供有成本效益的方法；缩减电路级确认的转作时间；易于整合至集成电路设计与制造过程；及/或各种其它优势。
图3是绘示以一或多个实施例，且依照本发明的各实施例建构的集成电路设计(或光罩制作)的方法300的流程图。在本实施例中，方法300为光罩设计或光罩制作方法。上述参照图2所描述的布局移转流程200实施方法300，以确保经移转的技术节点(即，65纳米技术节点)元件的性能与原始技术节点(即，90纳米技术节点)元件的性能匹配。更特别的是，最佳化方法300确保经转移的技术节点元件的方块表现出与原始技术节点元件的同一方块实质相同的性能。可了解的一点是，在方法300进行之前、期间或之后，可提供额外的步骤，本方法的另外的实施例可取代或消除以下所描述的步骤中的一些步骤。
方法300开始于方块302，而提供IC设计布局。设计者可提供IC设计布局。在一例子中，设计者为一设计室或一设计团队，其独立于指派来根据此IC设计布局制作IC产品的半导体制造者(或IC工厂)。在一例子中，半导体制造者为一半导体厂。IC设计布局包含各种根据一IC产品的规格而设计的IC产品的几何图案。此IC设计布局以一或多个具有几何图案的信息的数据文件加以呈现。举例而言，IC设计布局可以任何适合格式，例如GDS格式，来加以表示。IC设计布局可以为GDSII文件格式(或DFII文件格式)。
根据欲制作的IC产品的规格，设计者执行一适当设计程序来形成IC设计布局。设计程序可包含逻辑设计、实体设计、及/或布局与绕线。在一例子中，举例而言，部分的IC设计布局包含各种IC特征，例如欲形成在半导体基材(例如硅晶圆)或设置在半导体基材上的各材料层中的主动区、栅极电极、源极与漏极、内层内连线的金属线或介层窗、以及焊垫的开口。设计者接着将此IC设计布局提供给指派或商定来根据此IC设计布局制作IC产品的半导体制造者。替代地，半导体制造者可从半导体制造者的数据库的制造数据中取得原始设计布局。举例而言，在本实施例中，IC设计布局为经移转的设计布局，例如较大技术节点(即，90纳米)的原始设计布局，此原始设计布局已利用制程移转(设计微缩、格网与小型化)来达到较小技术节点(即，65纳米)的经移转设计布局。
在方块304中，方法300对IC设计布局进行逻辑操作(或LOP)。逻辑操作根据制作规则修改IC设计布局。在本实施例中，半导体制造者进行逻辑操作。各种制造者模块将制造限制转换成一组IC设计布局必须符合的规则。若IC设计布局不符合此组规则，将因此而修改此IC设计布局，直到此经修改的IC设计布局符合这些规则。这样的修改是由逻辑操作所执行。
在方块306中，方法300进行前处理与交换制程。在前处理与交换制程期间，划分、匹配与取代IC设计布局中的几何图案，以提供数个IC设计布局的重复方块，如此可简化IC设计布局来进行进一步的处理。举例而言，为了缩减制程成本与时间以提升效率，取代一重复图案，如此一来，对每一重复图案，将不会重复对此重复图案的任何进一步修改。若一重复出现在各种设计中，可将其取出并置入数据库或收藏室中，以供未来使用。在此例子中，此重复图案由收藏室的一标准图案所取代。
在方块308中，对此IC设计布局进行目标转移制程。在此步骤中，将各种光学近接修正(OPC)特征，例如散射条、截线(serif)、及/或锤头(hammerheads)，加入IC设计布局中。根据光学模式或规则，增加各种OPC特征(及/或斜线)或改变这些OPC特征的位置，如此在微影制程后，晶圆上的最终图案可获得改善而具有增进的分辨率与精确度。此外，如以下将进一步讨论的，目标转移制程不仅会将正常的OPC特征并入IC设计布局中，也会将ePatterning特征并入IC设计布局中，以提升光学性能与电性性能，来达到多目标最佳化。
在方块310中，方法300对IC设计图案进行重复与修正制程。在此步骤中，可重复与提高加入OPC特征与eOPC特征的制程，直至所形成的IC设计布局可达到高分辨率或符合根据欲形成在晶圆中的最终图案的预期规则。在此，可根据模拟结果，例如模拟的近接效应，来执行重复与修正制程。举例而言，根据通过微影制程及/或蚀刻制程所形成的模拟晶圆结果，来调整IC设计布局。在一例子中，模拟过程从半导体制造者取得制造数据，例如来自于微影曝光制程及/或蚀刻制程的数据，来做为输入，并提供虚拟的经显影光阻图案或蚀刻图案做为输出。可改变IC设计布局的各个特征，例如所新增的OPC与ePatterning特征，的位置或尺寸，以获得制作优势及/或产品性能的提升，例如微影分辨率的提升。附加地或替代地，可于IC设计布局加入其它特征，或对此IC设计布局实施其它动作。举例而言，可将数个虚设插入特征加入IC设计布局，来获得提升的化学机械研磨(CMP)或其它处理优点。
在方块312中，可对IC设计布局进行光罩规则检查(MRC)。此包含根据光罩规则进一步检查IC设计布局，以及若有需要则修改此IC设计布局。举例而言，从光罩制造模块，例如光罩店，取得MRC制程中的光罩规则。光罩制造模块可为半导体制造者的一部分。从光罩制造模块收集各种光罩制作数据并取出而形成一组规则，作为欲造像成光罩的图案的IC设计布局应遵循此组规则。附加地或替代地，光罩规则或光罩规则子集用以作为指导方针，来调整IC设计布局。MRC制程亦可或替代性地执行设计规则检查(DRC)制程，如参照图2与DRC制程214所做的描述。
在方块314中，方法300可修改IC设计布局，以提供具有光罩制作机台可理解的格式的经修改的IC设计布局。一示范经修改的IC设计布局以GDS格式表示。若方法300实施于IC设计布局移转流程200中，则比较经修改后的IC设计布局的特性与原始IC设计布局的特性。特别的是，进行电性性能的检查。
接着，在方块316中，根据IC设计布局制作一光罩或一组光罩。举例而言，利用电子束(e-beam)或多重电子束机制，并根据IC设计布局，而于光罩上形成图案。可以各种技术制作光罩。在一例子中，利用二元技术制作光罩。在本实施例中，光罩图案包含不透光区与透光区。用来曝光涂布在晶圆上的成像敏感材料层(即，光阻)的辐射光束，例如紫外光束，会受到不透光区的阻挡，但会穿过透光区。在一例子中，二元光罩包含透光基材(即，熔融石英)与不透光材料(即，铬)覆盖在光罩的不透光区中。在另一例子中，利用相移技术来制作光罩。在相移光罩(PSM)中，形成在光罩上的图案中的各种特征设置成具有适当的相差，以提升分辨率与成像质量。在各例子中，相移光罩可为在此技术领域中已知的衰减式相移光罩(attenuated PSM)或交替式相移光罩(alternatingPSM)。
在光罩形成后，接下来可进行其它处理步骤。在本实施例中，利用上述方法所形成的光罩来制造半导体晶圆。半导体晶圆包含具有数个材料层形成于其上的硅基材或其它合适基材。其它合适的基材材料包含：适合元素半导体，例如钻石或锗；适合化合物半导体，例如碳化硅、砷化铟或磷化铟；或适合的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。半导体晶圆还可包含各种掺杂区、介电特征与多层内连线(或形成在后续制作步骤)。光罩可应用在各种制程中。举例而言，光罩可应用在离子植入制程中，以在半导体晶圆中形成各种掺杂区；可应用在蚀刻制程中，以在半导体晶圆中形成各种蚀刻区；可应用在沉积制程中(即，化学气相沉积(CVD)或物理气相沉积(PVD))，以在半导体晶圆上的各区中形成薄膜；及/或其它合适制程。可从各种制作制程，包含化学气相沉积、物理气相沉积、蚀刻、离子植入与微影制程，来收集各种制作数据，其中这些制作制程是来自于先前处理过的半导体晶圆、处理机台与度量衡机台。
方法300还应用一集成电路(IC)设计数据库318，以简化并改进IC设计。IC设计数据库318包含ePatterning表及/或ePatterning收藏库320，以提供IC设计的标准ePatterning表及/或收藏库，其中此IC设计可由方法300所实施。IC设计数据库318额外包含一机制，以从IC设计布局的ePatterning表及/或ePatterning收藏库320取出相关数据。ePatterning表及/或ePatterning收藏库320包含建立用以连结IC设计布局与晶圆处理结果(在一些例子中，为光罩处理结果)的表格。在一例子中，IC设计数据库318额外包含ePatterning方程式322，ePatterning方程式322应用于可由方法300执行的IC设计中。
在本实施例中，应用制作数据来模拟晶圆处理结果，包含光学结果与电性结果。将晶圆处理结果(包含光学结果与电性结果)反馈至方块308与310，以进行目标转移制程与重复/修正，并通过遭OPC与ePatterning特征并入IC设计布局中的方式，来修改IC设计布局。这可使得IC设计者与各个制造模块之间的互动更为有效率地执行在半导体制造者中(例如方块308与310所述步骤)，并使此过程对于IC设计者而言更为清晰。在一些实施例中，对一程序简化晶圆模拟结果，此程序包含根据对应晶圆结果的IC设计布局，来检查ePatterning表。举例而言，根据栅极电极与主动区(active region)的几何形状，来模拟一晶体管(即，互补式金属氧化物半导体(CMOS)晶体管)的光学结果与电性结果时，将对应的几何形状转换成简化的几何形状，例如矩形，如此可从ePatterning表决定模拟的光学与电性结果。特别是，可利用制造数据，例如来自于微影制程及/或蚀刻制程的数据，从模拟中获得光学结果，例如栅极电极与主动区的轮廓。
同样应用ePatterning收藏库来提供晶体管及/或其它特征的模拟结果。可预先处理并聚集重复出现在各种IC设计布局中的晶体管或其它特征于ePatterning收藏库中，以供应用。在一实施例中，在方块302中，处理IC设计布局，以获取任何代表性的特征。此代表性的特征可在先前的IC设计布局中找到，因此可根据表及/或收藏库，来简化代笔性特征的模拟。在一例子中，若此代表性特征可能会发生在未来的IC设计布局中，从IC设计布局中取出此代表性特征，并预先处理一次，再将其储存在ePatterning表/收藏库中，以供本次或其它未来的IC设计布局中重复使用，来提高效率。在另一例子中，在方块302中，提供IC设计布局给ePatterning数据库，以获取代表性特征，并使IC设计布局的一些特征相配于IC设计数据库318中的现存代表性特征，例如相配于ePatterning表/收藏库。此外，通过根据栅极电极与主动区的轮廓，来模拟晶体管的方式，可进一步决定电性结果(即，晶体管的电性性能)。
在一示范晶体管实施例中，晶体管通道是定义为栅极电极与主动区之间的重叠区。更特别的是，通道轮廓定义为栅极电极与主动区的轮廓之间的重叠区。可利用模拟机台来模拟通道轮廓，而获得其电性参数，例如饱和电流、漏电流与临界电压。可将通道轮廓简化成一有效的几何形状，例如有效的矩形。对有效形状进行模拟，以提升效率。亦可通过模拟方式而从IC设计布局中产生通道的轮廓，接着根据用以有效率且精确地简化特征(例如通道)的几何形状的程序，来从通道轮廓产生有效的矩形。这样的程序可能执行描述于2008年10月13日申请且发明人为侯永清(Yung-Chin HOU)等人的美国专利申请案编号第12/250424号“准确的布局后分析的以对应表为基础的可制造性设计(TABLE-BASED DFM FOR ACCURATE POST-LAYOUT ANALYSIS)”中的方法。在一例子中，有效的矩形为一几何形状，SPICE机台或其它适合模拟机台可有效地且高效率地模拟此几何形状来获得电性性能。
因此，将此ePatterning设计阶段(例如方块308与310)应用在本发明中，而本发明不仅将传统OPC特征并入IC设计布局中，也将其它额外的修改/特征并入IC设计布局中。这些额外的修改/特征称为ePatterning修改/特征，其可应用或增加至IC设计布局中。这些额外的修改/特征包含但不限于，可调特征(例如通道)的修改/特征。这些特征可针对调整最终电性性能，且额外包含供更进一步的化学机械研磨处理的虚设插入特征。利用模型化基础(model-based)及/或规则基础(rule-based)程序，将ePatterning修改/特征应用或加入IC设计布局。
为了说明的目的，详细解释有效矩形的产生。首先，找出相关栅极电极轮廓与主动区轮廓所定义的IC布局轮廓中的晶体管的通道轮廓内的最大矩形。接着，根据通道轮廓与最大矩形之间的差距，找出对最大矩形的宽度修正。同样地，根据通道轮廓与最大矩形之间的差距，找出对最大矩形的长度修正。在一实施例中，通道的等效宽度为最大矩形的宽度加上宽度修正，通道的等效长度为最大矩形的长度加上长度修正。
接着，为了元件的性能估算，提供IC设计布局的对应特征(即，通道(channel))的有效几何形状给晶体管的电性参数的模拟机台(即，SPICE)。电性参数包含晶体管的饱和电流、漏电流与临界电压。为了获得较佳了解，根据制造数据而应用于IC设计布局以产生轮廓的模拟亦称为第一模拟(或光学模拟)。应用于轮廓(或经简化的几何形状)以产生电性参数的模拟亦称为第二模拟(或电性模拟)。因此，通过电性模拟，且根据通道的轮廓，可获得晶体管的电性参数，其中此轮廓是透过光学模拟且根据IC设计布局与制造数据所决定。透过这两种形式的模拟，元件(例如晶体管)的电性参数与IC设计布局有关。
同样地，透过模拟(光学模拟与电性模拟)，IC设计布局的改变也与电性参数的改变有关。这样的相关可用以修改IC设计布局，以获得最佳化或改善的电性性能。此外，这样的相关可以利用方程式来量化表示，这些方程式可称为ePatterning方程式322，并储存在ePatterning IC设计数据库318中。在一例子中，每个ePatterning方程式表示有效几何形状与电性参数之间的数学关系。因此，可简化电性模拟，以从ePatterning方程式获得电性结果。在另一例子中，每个ePatterning方程式表示IC设计布局中的特征的的几何形状与相对应元件的电性参数之间的数学关系。
在本实施例中，简化光学模拟与电性模拟，以从ePatterning方程式取得电性结果。在另一例子中，透过应用ePatterning方程式或额外检查ePatterning表/收藏库的方式，可简化应用或加入IC设计布局的ePatterning修改/特征。在一例子中，IC设计布局中的通道的特定宽度及长度与对应晶体管的特定饱和电流有关。在又一例子中，IC设计布局中的通道的特定宽度/长度的变化与饱和电流的特定变化有关。若饱和电流不符合规格，根据ePatterning方程式，很容易判断什么变化施加在IC设计布局中的晶体管的通道，借以将饱和电流调整至预设在规格内的范围中。同样地，漏电流或临界电压亦可以ePatterning方程式来加以表示。
如上所提，可根据方块308与310的制造数据修改与微调IC设计布局，其中应用或增加修改/特征至IC设计布局中。因此，可根据来自ePatterning IC设计数据库318的输出，来执行方块308的目标转移制程及/或方块310的重复/修正制程。可直接从ePatterning方程式得到元件特征(例如通道)的模拟结果，而无需历经费时的模拟。可避免费时的模拟，以达到短设计时间与高效益成本。举例而言，根据直接来自ePatterning IC设计数据库318的目标特征的模拟电性结果，来进行方块308的目标转移制程。
以下所描述的至少一些优点与好处可以IC设计的所揭示方法的各种实施例来加以表现，其中IC设计包含光罩制作与晶圆制造。举例而言，根据制造信息，所揭示的方法允许设计者聚焦在IC设计上，而不会造成考虑制造能力与调整IC设计的负担。替代的是，半导体制作端可通过增加在此所描述的ePatterning技术与特征，并根据正常OPC步骤的制造数据，来修改与微调IC设计。因此，制造数据散布在半导体制造者之内，而允许制造信息与营业秘密维持机密。此外，当半导体制造者中的IC产品欲从一产品线转移至不同产品线或不同制造技术时(例如，将IC设计从第一技术节点移转至第二技术节点)，设计者无需根据新制造信息而重新设计现存产品。半导体制造者可根据来自新指定产品线或半导体技术的新制造数据，并通过修改或微调IC设计布局的方式，而使用所揭示的方法300独立地重新设计IC设计布局。因此，根据来自于相关产品线或半导体技术的实验数据与生产数据，包含ePatterning表、收藏库与方程式的新ePatterning数据库积聚地建立在预处理程序中。此外，IC设计的调整不仅根据半导体晶圆上的成像图案，也根据形成在半导体晶圆上的最终元件的电性参数与元件性能。透过IC设计在ePatterning特征执行的阶段的调整，完成光学目标(利用微影制程在晶圆上形成的成像图案)与电性目标(元件性能)。
在一些例子中，并未利用OPC特征，且根据设计者所提供的原始IC设计布局来将IC设计布局调整成目标图案。替代的是，利用在此所描述的ePatterning技术，且根据设计者所提供的集成电路的规格，来调整电性目标，以获得最佳化性能。举例而言，调整IC设计布局时，欲形成在半导体晶圆上的栅极电极的图案并未调整成设计者所提供的IC设计布局。替代的是，利用ePatterning技术来调整栅极电极(或主动区)的图案，因此可最佳化饱和电流，且可最小化漏电流。在各实施例中，ePatterning技术包含辅助特征，例如散射条、截线、及锤头，这些辅助特征不仅可提升光学分辨率，也可提升电路性能。此外，ePatterning技术包含其它对IC设计布局的修改，例如重新调整尺寸、重新摆设、以及调整IC设计布局中的特征的边界。通过在OPC阶段执行对IC设计布局的修改，所揭示的针对最佳化性能(或最佳化电性参数)的ePatterning方法，可透过经修改的IC设计布局反映来自所有处理模块的制造数据的反馈的方式，来有效协调所有处理模块，这些处理模块甚至包含来自测试模块的测试数据，例如来自元件电性性能的针测(probe test)的测试数据。因此，透过所揭示的方法300中的ePatterning技术，IC设计布局、光学目标(对于IC图案化)以及电性目标(对于电性性能)所有均可有效互动，以提供经最佳化的IC设计布局、光学目标与电性目标。
在一例子中，IC设计数据库318用以修改IC设计布局，借此使半导体制造者所在晶圆上形成的相对应集成电路具有增进或最佳化的电性性能，因为IC设计布局有特别调整给半导体制造者。根据来自半导体制造者的制造数据来建立ePatterning数据库。方法300提供一机制，以从ePatterning表及/或ePatterning收藏库320取得数据，并将所取出的数据应用至IC设计布局，以供修改或增加新特征。来自各处理模块的制造数据用来模拟晶圆处理结果，并最佳化电性性能的IC设计。IC设计者与制造模块之间的互动与协调在制造者内的ePatterning阶段执行，因此此制程对于IC设计者而言是清晰的。各种晶圆模拟结果以ePatterning表或ePatterning收藏库来加以表示。因此，透过查询ePatterning表或收藏库，可简化修改及/或增加新特征至IC设计布局的程序。由于此方法，设计者无需处理特别半导体制造者的制造细节。
根据规则(因此为规则基础)或根据模型(因此为模型化基础)或其组合，可达成ePatterning修改/特征。在规则基础型ePatterning中，根据ePatterning表及/或ePatterning收藏库320及/或ePatterning方程式，逻辑操作制程在方块304中修改IC设计布局。举例而言，可从储存在ePatterning数据库中的制造数据与模拟，取得各种规则。逻辑操作可应用这些规则来修改IC设计布局，以改进IC设计布局中的元件的电性性能。通过执行方法300，ePatterning设计与OPC操作流程兼容且相称，其中OPC操作流程是由根据IC设计布局而将形成于晶圆上的元件的电性性能所驱动。根据电性影响，IC设计布局可在正常OPC操作之前、期间或之后修改。在一例子中，应用于或增加至IC设计布局中的ePatterning修改/特征可在OPC机台中执行。通过在OPC机台中执行ePatterning设计，设计调整操作具有成本效益且有效率。
方块304至310的制程可实施于IC设计布局超过一个循环，直至符合预设标准。举例而言，若漏电流小于定义在生产规格中的一值，根据ePatterning表及/或ePatterning收藏库320与ePatterning方程式322，在方块304的逻辑操作制程中修改IC设计布局，接着进行方块308与310的目标转移及重复与修正制程。之后，若需要进一步的逻辑操作与目标转移，利用预设标准来查核IC设计布局。若IC设计布局通过标准，方法300将进行至方块312的MRC制程。否则方法300将回道方块304，而重复进行方块304至310，来进一步调整IC设计布局，直至符合标准。
图4是绘示依照本发明的各实施例所架构的一种集成电路设计的方法400的流程图。参照图2所描述的布局移转流程200可执行方法400，以确保经移转的技术节点(即，65纳米技术节点)元件的性能与原始技术节点(即，90纳米技术节点)元件的性能匹配。更特别的是，最佳化方法400确保经转移的技术节点元件的方块表现出与原始技术节点元件的同一方块实质相同的性能。方法400的实施例相似于方法300。可了解的一点是，在方法400进行之前、期间或之后，可提供额外的步骤，本方法的另外的实施例可取代或消除以下所描述的步骤中的一些步骤。
方法400开始于方块402，而提供原始设计布局。设计者可提供IC设计布局。在一例子中，设计者为一设计室或一设计团队，其独立于指派来根据此IC设计布局制作IC产品的半导体制造者(或IC工厂)。在一例子中，半导体制造者为一半导体厂。IC设计布局包含各种根据一IC产品的规格而设计的IC产品的几何图案。此IC设计布局以一或多个具有几何图案的信息的数据文件加以呈现。举例而言，IC设计布局可以任何适合格式，例如GDS格式，来加以表示。IC设计布局可以为GDSII文件格式(或DFII文件格式)。
在方块404中，对IC设计布局进行逻辑操作(或LOP)。逻辑操作根据制作规则修改IC设计布局。在本实施例中，半导体制造者进行逻辑操作。各种制造者模块将制造限制转换成一组IC设计布局必须符合的规则。若IC设计布局不符合这些规则，将因此而修改此IC设计布局。这样的修改是由逻辑操作在此步骤中所执行。
在方块406中，进行在此所述的ePatterning技术(e-OPC技术)。亦可进行OPC技术。在此，对此IC设计布局施加各种修改。这些修改是根据半导体制造者中的各种处理模块所提供的制造数据，此半导体制造者通常已指派来根据IC设计布局制作集成电路元件于半导体晶圆上(或根据IC设计布局制作光罩于基材上)。这些处理模块包含，如代表性例子，离子植入、蚀刻、化学气相沉积、物理气相沉积、原子层沉积、磊晶成长、微影与热氧化模块。其它处理模块可加以考虑。对于IC设计布局的修改包含加入新特征、重新调整特征尺寸、重新摆设一现存特征、及/或改变现存特征的边界线。如上所述，OPC是设计来对IC设计布局增加辅助特征与修改IC设计布局，借此提升光学解晰度。ePatterning则是设计来对IC设计布局增加辅助特征与修改IC设计布局，借此提升电性性能。ePatterning技术可并入OPC功能，借此ePatterning可对IC设计布局增加辅助特征与修改IC设计布局，以提升光学分辨率，并改善电性性能。
方块406的ePatterning可利用进一步描述于下的各种子步骤来执行。在本实施例中，方块406的ePatterning执行方块404A、404B、404C与404D的子步骤。在方块404A中，方块406的ePatterning可产生数个栅极。举例而言，IC设计布局包含一或多个晶体管，例如金属氧化物半导体(MOS)晶体管。每个晶体管包含一栅极定义在一通道上，栅极设计来控制此通道。每个栅极包含栅极介电质与栅极电极位于栅极介电质上。根据来自半导体制造者的制造数据，对栅极进行模拟制程，以形成一对应的栅极轮廓。此栅极轮廓亦称为ePatterning轮廓，其代表相关半导体制造者所制造的栅极的几何形状与尺寸。同样地，亦形成主动区的轮廓。通道轮廓为介于栅极与主动区的轮廓之间的重叠区，于是通道轮廓因而形成。方块404A还包含寻找几何参数，例如间距S与高度H。举例而言，主动区包含第一线段垂直于栅极且与栅极重叠。主动区亦包含第二线段与第一线段接触，并与栅极相隔开，且以平行于栅极的方向延伸。间距S代表栅极与主动区的第二线段之间的间隔。高度H代表主动区的第二线段平行于栅极的方向的尺寸。可利用模拟制程找到栅极轮廓与几何参数。
在方块404B中，方块406的ePatterning可计算出对IC设计布局中的通道的各种电性参数的变化与几何参数的对应变化(或几何变化)。几何变化代表IC设计布局的几何参数的原始値的相关变化。IC设计布局的IC元件的几何参数的例子为通道的长度与宽度。因此，IC设计布局的修改直接与电性性能的变化有关。接着，IC设计布局的调整可直接针对电性性能。为此目的，可利用商业模拟机台，例如SPICE。如同上述，可将通道轮廓简化成矩形，称为有效矩形。此外，可以一或多个表(eOPC或ePatterning表)来表示通道的各有效矩形的模拟结果，因此这些参数可通过查ePatterning表而决定。在此制程中，可利用内插(interpolation)程序来决定对应电性参数。
在方块404B中所决定的示范几何变化包含dWs与dLs，其分别代表通道的宽度与长度的变化。电性参数包含饱和电流Isat与饱和电流变化dIsat的相关变化。其它电性参数可包含漏电流Ioff、临界电压Vth、其它合适电性参数、及/或其组合。因此，电性参数变化包含dIoff与dVth、其它合适电性参数变化、及/或其组合。可将电性参数视为施加在IC设计布局上的限制。为了使制造的元件符合这些限制，通过改变几何参数，例如宽度W与长度L的方式，来调整电性参数，例如饱和电流Isat。可利用模拟来决定几何参数、电性参数及二者之间的关系。因此，几何参数与电性参数相关。几何参数的一变化与电性参数的一变化、或多个电性参数的多个变化有关。这些相关可表示在ePatterning表中，且可从ePatterning表取得。根据元件的规格，可从ePatterning表决定电性参数的必要变化，接着从ePatterning表决定几何参设的变化。
在方块404C中，方块406的ePatterning应用这些变化dWs与dLs至定义在IC设计布局中的通道上。此IC设计布局因此而获得电性参数的最佳化。可在方块404D中检查最佳化，其中方块406的ePatterning检查上述的ePatterning是否要重复。举例而言，检查一电性参数，例如饱和电流，以查看是否其位于定义在生产规格中的范围内。替代性地或额外地，检查其它电性参数，例如漏电流与临界电压，以查看是否它们位于规格范围内。若电性参数不位于特定范围内，则需要更多的重复，而重复方块404A、404B与404C，以进一步调整IC设计布局，直至符合生产规格。若电性参数字于特定范围内，无需更多重复，且方法400可进行更进一步的处理。
在本实施例，方法400进行至方块408，其中设计规则检查(DRC)应用在IC设计布局。DRC技术为应用至IC设计布局的规则基础型修改。可从方块406的ePatterning取得设计规则。举例而言，利用方块406的ePatterning可决定通道的宽度与长度的变化，并在方块408的DRC中将此变化应用在IC设计布局。在本例子中，DRC技术进行整合在正常DRC步骤中的ePatterning修改/特征。替代性地，可了解的是，方块404与406可相反，其中方块406的ePatterning技术决定ePatterning修改/特征，接着逻辑操作可在正常逻辑操作步骤中进行ePatterning修改/特征。
在方块410中，进行目标转移制程，以对IC设计布局进行模型修正。可目标转移IC设计布局，如此可应用正常的OPC特征与修改至IC设计布局中。IC设计布局的目标转移包含增加OPC特征、重新摆设特征、以及重新调整特征的尺寸。替代性地，可在此步骤中，将ePatterning特征并入IC设计布局中。
在方块412中，模型修正应用在IC设计布局中，以根据模型化基础OPC技术修改布局。模拟微影制程，以决定形成在半导体晶圆上的光敏材料层(例如光阻)上的IC设计布局的影像。替代性地，模拟微影制程与蚀刻制程，以决定形成在半导体晶圆的一材料层(例如多晶硅层)上的IC设计布局的影像。此外，亦可在此步骤中，附加地或共同地将ePatterning修改/特征并入IC设计布局中。
在方块414中，以光罩制作机台可接受的格式，例如GDS格式，提供经修改、最佳化的设计布局。在方块416中，从最佳化的设计布局，可根据最佳化的设计布局，进行一光罩或一组光罩的制作。可以各种技术制作光罩。举例而言，可利用二元技术制作光罩。二元光罩包含透光基材(即，熔融石英)与不透光材料(即，铬)覆盖在光罩的不透光区中。在另一例子中，利用相移技术来制作光罩，其中形成在光罩上的图案中的各种特征设置成具有适当的相差，以提升分辨率与成像质量。在各例子中，相移光罩可为在此技术领域中已知的衰减式相移光罩或交替式相移光罩。在光罩形成后，接下来可进行其它处理步骤。在本实施例中，利用上述方法所形成的光罩来制造半导体晶圆。
图5是绘示依照本发明的各实施例所架构的一种集成电路设计的方法500的流程图。方法500的布局移转流程可确保经移转的技术节点(即，65纳米技术节点)元件的性能与原始技术节点(即，90纳米技术节点)元件的性能匹配。更特别的是，最佳化方法500确保经转移的技术节点元件的方块表现出与原始技术节点元件的同一方块实质相同的性能。方法500的实施例相似于在此所描述的方法，而方法500将布局转移分成两阶段-阶段I，执行DRC验证(DRCClean)；以及阶段II，执行电性移转制程。在此描述阶段I与阶段II的步骤。可了解的是，在方法500进行之前、期间或之后，可提供额外的步骤，本方法500的另外的实施例可取代或消除以下所描述的步骤中的一些步骤。
本发明可采用一整个硬件实施例、一整个软件实施例、或包含硬件与软件元件的实施例的型式。此外，本发明可采用可从有形的计算机可用或计算机可读媒介得到的计算机程序产品的型式，其中有形的计算机可用或计算机可读媒介提供程序代码供计算机或任何指示执行系统使用或与计算机或任何指示执行系统连接。为了说明的目的，有形的计算机可用或计算机可读媒介可为任何设备，这些设备可包含、储存、通讯、传播或运送程序，以供指示执行系统、设备或元件使用，或与指示执行系统、设备或元件连接。此媒介可为电子、磁性、光学、电磁、红外线、半导体系统(或设备或元件)、或传播媒介。
上述已概述数个实施例的特征，因此熟悉此技艺者可更了解本发明的目的。熟悉此技艺者应了解到，其可轻易地利用本发明作为基础，来设计或润饰其它制程与结构，以实现相同的目的及/或达到与在此所揭示的实施例相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本发明的精神和范围，且熟悉此技艺者可在不脱离本发明的精神和范围下，进行各种的更动、取代与润饰。

Claims (15)

1.一种集成电路设计方法，其特征在于，包含：
提供一第一技术节点的一电路的一集成电路设计布局；
移转该电路的该集成电路设计布局至一第二技术节点；
根据该电路的一电性参数，对经移转的该集成电路设计布局进行一电性图案化修改；以及
之后根据该第二技术节点的该电路的经转移的该集成电路设计布局，制造一光罩。
2.根据权利要求1所述的集成电路设计方法，其特征在于，移转该电路的该集成电路设计布局至该第二技术节点的步骤包含从该第一技术节点至该第二技术节点，微缩、格网与小型化该集成电路设计布局。
3.根据权利要求1所述的集成电路设计方法，其特征在于，还包含对经移转的该集成电路设计布局进行一光学近接修正修改。
4.根据权利要求1所述的集成电路设计方法，其特征在于，进行该电性图案化修改的步骤包含实施一电性图案化表/收藏库。
5.根据权利要求4所述的集成电路设计方法，其特征在于，实施该电性图案化表/收藏库的步骤包含连结定义在经移转的该集成电路设计布局中的一特征的一几何尺寸与该电路的该电性参数。
6.根据权利要求1所述的集成电路设计方法，其特征在于，进行该电性图案化修改的步骤包含执行一电性图案化方程式。
7.根据权利要求1所述的集成电路设计方法，其特征在于，还包含对经移转的该集成电路设计布局进行一逻辑操作制程与设计规则检查制程。
8.一种集成电路设计方法，其特征在于，包含：
提供一第一技术节点的一集成电路设计布局；
对该集成电路设计布局进行一微缩、格网与小型化制程，其中该微缩、格网与小型化制程提供一第二技术节点的一经移转的集成电路设计布局；
对该经移转的集成电路设计布局进行一最佳化制程，以最佳化该经移转的集成电路设计布局的各种特性，其中该各种特性包含经移转的集成电路设计布局的多个电性目标；以及
确认该第二技术节点的该经移转的集成电路设计布局的该各种特性与该第一技术节点的该集成电路设计布局的多个特性匹配。
9.根据权利要求8所述的集成电路设计方法，其特征在于，进行该最佳化步骤包含进行多个重复与修正制程，以根据一模型化基础光学近接修正模拟来修改该集成电路设计布局。
10.根据权利要求8所述的集成电路设计方法，其特征在于，对该经移转的集成电路设计布局进行该最佳化制程包含根据一元件的一电性参数，来对定义在该经移转的集成电路设计布局的该元件的一特征进行一修改。
11.根据权利要求10所述的集成电路设计方法，其特征在于，进行该修改的步骤包含实施一表，其中该表连结该元件的该特征的一几何参数与该电性参数。
12.根据权利要求10所述的集成电路设计方法，其特征在于，进行该修改的步骤包含修改一几何参数，其中该几何参数包含对该元件的该特征增加一辅助特征、重新摆设该元件的该特征、重新调整该元件的该特征的尺寸或其组合的至少一者。
13.根据权利要求8所述的集成电路设计方法，其特征在于，对该经移转的集成电路设计布局进行该最佳化制程的步骤包含：
对该经移转的集成电路设计布局进行一光学图案化修改；以及
对该经移转的集成电路设计布局进行一电性图案化修改。
14.根据权利要求8所述的集成电路设计方法，其特征在于，还包含在对该经移转的集成电路设计布局进行该最佳化制程后，进行一设计规则检查制程。
15.一种集成电路设计方法，其特征在于，包含：
由一集成电路设计者提供一第一技术节点的一原始集成电路设计布局；
将该第一技术节点的该原始集成电路设计布局转换成一第二技术节点的一经转换的集成电路设计布局，其中该转换步骤是由根据该经转换的集成电路设计布局制造一半导体晶圆的一半导体制造者所进行；
由该半导体制造者根据一元件的一电性参数对定义在该经转换的集成电路设计布局中的该元件的一特征进行一修改；
之后根据该经转换的集成电路设计布局制作一光罩；以及
利用该光罩制作该半导体晶圆。
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