CN102054067A - 降低随机良率缺陷的方法及系统 - Google Patents

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Abstract

本发明涉及一种降低随机良率缺陷的方法与装置。半导体制程中意外掉落的微粒子容易造成电路布局中局部线路的开路或短路，本发明降低随机良率缺陷的方法是用于更正后绕线布局中的很可能产生开路或短路的线路。将该待更正线路中每一个的开路及短路的临界面积分别乘以权重并累加，且同时进行线路扩展及线路加宽的不同调整而使得该累加值改变，从而得到这些线路的线路扩展及线路加宽的最佳化更正。

Description

降低随机良率缺陷的方法及系统
技术领域
本发明是关于降低随机良率缺陷的方法及系统，特别是关于藉由线路扩展(wire spreading)及线路加宽(wire widening)以降低随机良率缺陷的方法及系统。
背景技术
最常见的随机良率缺陷的失效模式为开路及短路，其是由于半导体制程中意外掉落的微粒子(particles)引起。虽然半导体无尘室或操作台已尽可能地将超过规格的微粒子除去，但是当导入纳米级先进制程，仍然会因为微粒子不当附着于集成电路芯片上而造成线路的失效。
一般而言，非导电微粒子若正好掉落一金属线路预定路径的中间，则很有可能会造成开路(或称断路)的发生，此发生的机率视该非导电微粒子的附着位置及其直径而定。又导电微粒子若正好掉落两金属线路预定路径中的间隙，则很有可能会造成短路的发生，同样发生的机率也是取决于该导电微粒子的附着位置及其直径。如果要求半导体无尘室或操作台提高其洁净度，似乎可以改善上述开路及短路的失效问题，但势必造成制造费用的大幅增加。若能于电路设计流程中考虑此等问题的潜在生成原因，则可以有效降低后续随机良率缺陷的发生机率，甚至减少半导体制造业的洁净度要求的成本投入
为能在电路设计流程中提前考虑随机良率缺陷的问题，目前已提出临界面积分析(Critical Area Analysis；CAA)方法，可以在电路设计流程中经由分析后绕线布局(post-routing layout)的线路图型，而有效预测上述随机良率缺陷的发生机率。针对很可能产生开路或短路的线路，可以依照该方法得到开路或短路的临界面积。为减少分析所得的短路临界面积，则多会采取线路扩展的更正步骤以降低随机微粒子造成短路的有效存在范围。相似地，为减少分析所得的开路临界面积，则多会采取线路加宽的更正步骤以降低随机微粒子造成开路的有效存在范围。
图1是传统采取线路扩展的步骤以减少短路临界面积的示意图。图中线路11和线路12因相邻近，因此若适当直径的随机导电微粒子落在短路临界面积CAs内，则线路11会和线路12形成短路。因此，可将线路11的一线段111向左扩展，藉此可以减少短路临界面积CAs。线路11的扩展后线段111′很明显会增加路径长度，亦即开路临界面积CAo会相对地因该路径长度而增加。
当线路扩展步骤执行后，会接着采取线路加宽的更正步骤进一步减少开路临界面积。然而当对扩展后线段111′进行线路加宽时，则很可能又会增加短路临界面积。因此，传统临界面积的最小化(minimization)方法先后执行线路扩展及线路加宽的步骤，显然无法针对开路临界面积及短路临界面积有效率地取得一最佳的平衡点，需要经历多次尝试及错误(trial and error)才能有较佳的结果。
鉴于此，电子设计自动化(Electronic Design Automation)业界需要一种自动且有效率的降低随机良率缺陷的方法，为能解决目前电路设计所遭遇的问题。
发明内容
根据一实施例的降低随机良率缺陷的方法，包含步骤如下：提供一设计布局及若干个权重数；根据该设计布局进行临界面积分析而得各待更正线路的开路临界面积及短路临界面积；将该待更正线路中每一个的开路临界面积及短路临界面积分别乘以该权重数中之一并累加得到一累加值；以及对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整而使得该累加值改变，从而得到该些待更正线路的线路扩展及线路加宽的最佳化更正组合。
本实施例的降低随机良率缺陷的系统另包含一可依照所得的最佳化更正组合对该些待更正线路进行线路扩展及线路加宽的更正的步骤。
另一实施例的降低随机良率缺陷的系统，包含：一临界面积分析装置，执行一芯片的设计布局的临界面积分析以分别得到若干个待更正线路的开路临界面积及短路临界面积；一临界面积累加装置，将该待更正线路中每一个的开路临界面积及短路临界面积分别乘以权重数并累加得到一累加值；一线路调整装置，对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整量，其中该临界面积分析装置接受这些不同调整量而依序计算该待更正线路中每一个调整后的开路临界面积及短路临界面积，又该临界面积累加装置接受这些调整后的开路临界面积及短路临界面积依序得到若干个调整后的累加值；以及一比较装置，比较该若干个调整后的累加值以决定该待更正线路中每一个的线路扩展及线路加宽的最佳调整量组合。
本实施例的降低随机良率缺陷的系统另包含一更正装置，对该待更正线路中每一个执行对应的该线路扩展及线路加宽的最佳调整量组合的更正。
本发明降低随机良率缺陷的方法及系统能自动且有效率的降低随机良率缺陷，以最佳的线路扩展量及线路加宽值调正，随机良率缺陷的问题也会大幅降低。
附图说明
图1是传统采取线路扩展的步骤以减少短路临界面积的示意图；
图2是根据本发明的一实施例的降低随机良率缺陷方法的流程图；
图3是根据本发明的一实施例中进行线路扩展及线路加宽的线路更正的示意图；以及
图4是根据本发明的一实施例的降低随机良率缺陷的系统方块图。
具体实施方式
本发明在此所探讨的方向为一种降低随机良率缺陷的方法及其系统。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及组成。显然地，本发明的施行并未限定于电路设计的技术人员所熟悉的特殊细节。另一方面，众所周知的组成或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述的外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以之后的权利要求书为准。
图2是根据本发明的一实施例的降低随机良率缺陷的方法的流程图。于电子设计自动化的放置及绕线(placement and routing)步骤后，设计者会得到一IC设计布局图，如步骤21所示。另外，晶圆制造厂需要提供一对权重数，分别针对随机良率缺陷中开路及短路的发生给予不同或相同的加权值Wopen及Wshort。该对权重数可根据晶圆制造厂的导电微粒子及非导电微粒子的存在比例，或造成制程良率损失的相对影响性而定。
然后如步骤22所示，根据该设计布局进行临界面积分析而得各待更正线路的开路临界面积及短路临界面积。为能减少计算量，该临界面积分析可以是一种经简化的分析流程，亦即建立一快速分析模式预估开路临界面积及短路临界面积。将该待更正线路中每一个的开路临界面积CAo及短路临界面积CAs分别乘以权重数并累加得到一累加值CA，如步骤23所示。
如步骤24所示，针对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整量的组合，例如：改变局部线路的侧向(垂直线径方向)扩展量WS_amount及改变局部线路的线宽WW_amount。如步骤25所示，若调整量未达极限，例如：调整量未达到违反设计规则检查(Design Rule Check；DRC)的极限，则回到步骤22及步骤23执行上述不同调整量的组合的临界面积分析(开路临界面积CAo及短路临界面积CA)及累加值CA的计算。若调整量已达极限，则执行步骤26，比较计算所得的各累加值CA，从而得到该些待更正线路的线路扩展及线路加宽的最佳化更正组合。例如：找出最小的累加值CA，由该最小累加值CA对应的线路扩展及线路加宽的调整量组合作为该待更正线路的最佳化更正组合。最后，可依照所得的最佳化更正组合对该些待更正线路进行线路扩展及线路加宽的更正，如步骤27所示。
根据上述步骤可以将累加值CA以下列公式表示：
CA＝Wshort×CAs(WW_amount，WS_amount)+Wopen×CAo(WW_amount，WS_amount)                         (1)
其中CAs(WW_amount，WS_amount)是代表CAs为WW_amount及WS_amount的函数；CAo(WW_amount，WS_amount)是代表CAo为WW_amount及WS_amount的函数。
上列公式(1)的CA亦为WW_amount及WS_amount的函数，因此可以藉由改变WW_amount及WS_amount而得到CA的最佳值。本实施例最佳值为最小值，亦即考虑随机良率缺陷中开路及短路的权重比，而得到开路临界面积及短路临界面积加权后的累加最小值。
图3是根据本发明的一实施例中进行线路扩展及线路加宽的线路更正的示意图。图中线路31和线路32因相邻近，因此若适当直径的随机导电微粒子落在短路临界面积33内，则线路31会和线路32形成短路。因此，可将线路31的一线段311向左扩展，藉此可以减少短路临界面积CAs。线路31的扩展后线段311′很明显会增加路径长度，亦即开路临界面积CAo会相对地因该路径长度而增加，因此需要同时考虑线路加宽的更正。由图2所示的步骤及最佳化公式(1)的计算值可得到线段311向左凸伸一S的扩展量WS_amount，及扩展后线段311′有一部份需要由原线宽W增加线宽WW_amount为W′。此扩展量WS_amount及线宽WW_amount的组合S及W′即为最佳化更正组合，使电路设计者及晶圆制造厂得到最符合期望的更正线路。
图4是根据本发明的一实施例的降低随机良率缺陷的系统方块图。降低随机良率缺陷的系统40包含一临界面积分析装置41、一临界面积累加装置42、一线路调整装置43、一比较装置44及一更正装置45。该临界面积分析装置41是执行一芯片的设计布局的临界面积分析，就能分别得到若干个待更正线路的开路临界面积CAo及短路临界面积CAs。接着，该临界面积累加装置42将该待更正线路中每一个的开路临界面积CAo及短路临界面积CAs分别乘以权重数Wopen及Wshort并累加得到一累加值CA。该线路调整装置对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整量的改变，然后该临界面积分析装置41接受这些不同调整量，并依序计算该待更正线路中每一个调整后的开路临界面积CAo1、…CAoN及短路临界面积CAs1、…CAsN，又该临界面积累加装置42接受这些调整后的开路临界面积CAo1、…CAoN及短路临界面积CAs1、…CAsN依序得到若干个调整后的累加值CA1、…CAN。该比较装置44比较该若干个调整后的累加值CA1、…CAN的大小，藉以决定该待更正线路中每一个的线路扩展及线路加宽的最佳调整量组合CAoX及CAsX。然后，更正装置45对该待更正线路中每一个执行对应的该线路扩展及线路加宽的最佳调整量组合CAoX及CAsX的更正，如此该待更正线路会以最佳的线路扩展量及线路加宽值调正，随机良率缺陷的问题也会大幅降低。显然该系统40可自动且有效率降低随机良率缺陷的发生率，能解决目前电路设计所遭遇的相关问题。
本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为以下的申请权利要求书所涵盖。

Claims (16)

1.一种降低随机良率缺陷的方法，其特征在于包含：
提供一设计布局；
根据该设计布局进行临界面积分析而得各待更正线路的开路临界面积及短路临界面积；
将该待更正线路中每一个的开路临界面积及短路临界面积分别运算并累加得到一累加值；以及
对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整而使得该累加值改变，从而得到该些待更正线路的线路扩展及线路加宽的最佳化更正组合。
2.根据权利要求1的更正方法，其特征在于，其另包含可依照所得的最佳化更正组合对该待更正线路中每一个进行线路扩展及线路加宽的更正的步骤。
3.根据权利要求1的更正方法，其特征在于，其中对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整而找到该累加值的最小值，该累加值的最小值对应的该线路扩展的调整量及该线路加宽的调整量是该待更正线路中每一个的最佳化更正组合。
4.根据权利要求1的更正方法，其特征在于，其另包含提供若干个权重数的步骤，其中该待更正线路中每一个的开路临界面积及短路临界面积分别乘以该权重数中之一并累加得到该累加值。
5.根据权利要求4的更正方法，其特征在于，其中该若干个权重数是根据随机良率缺陷中开路及短路的发生机率而决定数值。
6.根据权利要求4的更正方法，其特征在于，其中该若干个权重数是根据晶圆制造厂的导电微粒子及非导电微粒子的存在比例而决定数值。
7.根据权利要求1的更正方法，其特征在于，其中该设计布局是一后绕线布局。
8.根据权利要求1的更正方法，其特征在于，其中该临界面积分析是一预估开路临界面积及短路临界面积的快速分析模式。
9.一种降低随机良率缺陷的系统，其特征在于包含：
一临界面积分析装置，执行一芯片的设计布局的临界面积分析以分别得到若干个待更正线路的开路临界面积及短路临界面积；
一临界面积累加装置，将该待更正线路中每一个的开路临界面积及短路临界面积分别运算并累加得到一累加值；
一线路调整装置，对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整量，其中该临界面积分析装置接受这些不同调整量而依序计算该待更正线路中每一个调整后的开路临界面积及短路临界面积，又该临界面积累加装置接受这些调整后的开路临界面积及短路临界面积依序得到若干个调整后的累加值；以及
一比较装置，比较该若干个调整后的累加值以决定该待更正线路中每一个的线路扩展及线路加宽的最佳调整量组合。
10.根据权利要求9的更正系统，其特征在于，其另包含一更正装置，其对该待更正线路中每一个执行对应的该线路扩展及线路加宽的最佳调整量组合的更正。
11.根据权利要求9的更正系统，其特征在于，其中该临界面积累加装置接受若干个权重数，并将该待更正线路中每一个的开路临界面积及短路临界面积分别乘以该权重数中之一并累加得到该累加值。
12.根据权利要求9的更正系统，其特征在于，其中该比较装置比较该若干个调整后的累加值而找到这些累加值中最小值，该累加值的最小值对应的该线路扩展的调整量及该线路加宽的调整量是该待更正线路中每一个的最佳化更正组合。
13.根据权利要求11的更正系统，其特征在于，其中该若干个权重数是根据随机良率缺陷中开路及短路的发生机率而决定数值大小。
14.根据权利要求11的更正系统，其特征在于，其中该若干个权重数是根据晶圆制造厂的导电微粒子及非导电微粒子的存在比例而决定数值大小。
15.根据权利要求11的更正系统，其特征在于，其中该设计布局是一后绕线布局。
16.根据权利要求11的更正系统，其特征在于，其中该临界面积分析是一预估开路临界面积及短路临界面积的快速分析模式。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105260490A (zh) * 2014-07-14 2016-01-20 启碁科技股份有限公司 电路布局装置以及电路布局方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7543255B2 (en) * 2004-11-01 2009-06-02 Synopsys, Inc. Method and apparatus to reduce random yield loss
US7657859B2 (en) * 2005-12-08 2010-02-02 International Business Machines Corporation Method for IC wiring yield optimization, including wire widening during and after routing
JP2008041944A (ja) * 2006-08-07 2008-02-21 Toshiba Corp 半導体集積回路の設計方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105260490A (zh) * 2014-07-14 2016-01-20 启碁科技股份有限公司 电路布局装置以及电路布局方法
CN105260490B (zh) * 2014-07-14 2018-05-29 启碁科技股份有限公司 电路布局装置以及电路布局方法

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