CN101889314B - 感测存储器单元 - Google Patents

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Abstract

本发明包括用于操作存储器单元的方法、装置、模块及系统。一个方法实施例包括将斜变电压(503)施加到存储器单元的控制栅极(505)及施加到模/数转换器(ADC)(507)。一种方法的前述实施例还包括至少部分地响应于所述斜变电压何时致使所述存储器单元使感测电路跳脱(511)而检测所述ADC的输出(515)。

Description

感测存储器单元
技术领域
本发明大体上涉及半导体装置，且更明确地说，在一个或一个以上实施例中，涉及感测多电平存储器单元。
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器，等等。
针对广泛范围的电子应用将快闪存储器装置用作非易失性存储器。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。
快闪存储器的用途包括用于个人计算机、个人数字助理(PDA)、数码相机及蜂窝式电话的存储器。程序代码及系统数据(例如基本输入/输出系统(BIOS))通常存储于快闪存储器装置中。此信息可在个人计算机系统等等中使用。
两种常见类型的快闪存储器阵列架构为“NAND”及“NOR”架构，其如此称呼是由于每一者的基本存储器单元配置以此布置的逻辑形式。
NAND阵列架构将其浮动栅极存储器单元的阵列布置为矩阵，使得阵列的每一浮动栅极存储器单元的栅极按行耦合到选择线。然而，每一存储器单元并不由其漏极直接耦合到列感测线。而是，在源极线与列感测线之间，阵列的存储器单元串联耦合在一起(源极到漏极)。
呈NAND阵列架构的存储器单元可被编程到所要状态。即，可将电荷放置于存储器单元的浮动栅极上或将电荷从存储器单元的浮动栅极移除，以将所述单元置于若干所存储的状态。举例来说，单电平单元(SLC)可表示两个数字(例如，二进制状态)，例如，1或0。快闪存储器单元还可存储两个以上数字状态，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此类单元可称为多状态存储器单元、多数字单元或多电平单元(MLC)。MLC可在不增加存储器单元数目的情况下允许制造较高密度存储器，因为每一单元可表示一个以上数字，例如，位。MLC可具有一个以上编程状态，例如，能够表示四个数字的单元可具有十六个编程状态。对于一些MLC来说，所述十六个编程状态中的一者可为擦除状态。对于这些MLC来说，最低编程状态不被编程为高于擦除状态，即，如果单元被编程到最低状态，则在编程操作期间其保持处于擦除状态而非具有施加到所述单元的电荷。其它十五个状态可称为“非擦除”状态。
感测操作(例如读取操作及编程验证操作)可涉及将电位施加到选定存储器单元的控制栅极，且根据感测线电流确定所述单元是否传导。对于MLC，此感测操作可能要求施加多个电位。举例来说，能够被编程到十六个状态的MLC可能要求对控制栅极施加十五个不同电位以感测单元的状态。将施加到控制栅极的每一电位施加持续某一时间周期，例如，10到20微秒，同时使载运电流的线稳定。对于要求施加十五个感测电位的单元来说，结果可包括300微秒感测时间。
归因于可能随处理循环及变化的温度而发生的斜坡率变化及斜坡值失真，使用电压斜坡而非离散感测电压的其它感测操作可能导致错误的结果。随着将电压施加到选定存储器单元的控制栅极，单元需要一定量的时间以传导。如果电压斜坡增加过快，则在电压斜坡达到对应于较高编程状态的较高电平之前，选定单元可能没时间传导足以使读出放大器跳脱的电荷。在此情形中，感测操作可能错误地报告单元已被编程到较高状态。
附图说明
图1为可与本发明的一个或一个以上实施例一起使用的非易失性存储器阵列的一部分的示意图。
图2A及图2B说明根据本发明的一个或一个以上实施例的感测电路的示意图。
图3说明根据本发明的一个或一个以上实施例的感测电路的示意图。
图4说明根据本发明的一个或一个以上实施例的感测操作。
图5A提供说明根据本发明的一个或一个以上实施例的一种用于感测单元的方法的流程图。
图5B提供说明根据本发明的一个或一个以上实施例的一种用于感测单元的方法的流程图。
图6为具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的电子存储器系统的功能框图。
图7为具有根据本发明的一个或一个以上实施例的至少一个存储器装置的存储器模块的功能框图。
具体实施方式
本发明的一个或一个以上实施例提供用于操作存储器单元的方法、装置及系统。一个方法实施例包括将斜变电压施加到存储器单元的控制栅极及施加到模/数转换器(ADC)。一种方法的前述实施例还包括至少部分地响应于所述斜变电压何时致使所述存储器单元使感测电路跳脱而检测所述ADC的输出。
在本发明的以下详细描述中，参看形成本发明的一部分的附图，且在所述附图中以说明的方式展示可如何实践本发明的一些实施例。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例，且在不脱离本发明的范围的情况下可做出过程、电学及/或结构改变。
图1为非易失性存储器阵列100的一部分的示意图。图1的实施例说明NAND架构非易失性存储器。然而，本文中所描述的实施例不限于此实例。如图1所示，存储器阵列100包括选择线105-1、…、105-N及相交的感测线107-1、…、107-M。为了在数字环境中易于寻址，选择线105-1、…、105-N的数目及感测线107-1、…、107-M的数目各自为2的某一幂，例如，256条选择线乘以4,096条感测线。
存储器阵列100包括NAND串109-1、…、109-M。每一NAND串包括非易失性存储器单元111-1、…、111-N，其各自定位于选择线105-1、…、105-N与局部感测线107-1、…、107-M的交点处。每一NAND串109-1、…、109-M的非易失性存储器单元111-1、…、111-N在源极选择门(SGS)(例如，场效应晶体管(FET))113与漏极选择门(SGD)(例如，FET)119之间以源极到漏极的方式串联连接。源极选择门113定位于局部感测线107-1与源极选择线117的交点处，而漏极选择门119定位于局部感测线107-1与漏极选择线115的交点处。
如图1中说明的实施例所示，源极选择门113的源极连接到共用源极线123。源极选择门113的漏极连接到对应NAND串109-1的存储器单元111-1的源极。漏极选择门119的漏极在漏极触点121-1处连接到对应NAND串109-1的局部感测线107-1。漏极选择门119的源极连接到对应NAND串109-1的最后存储器单元111-N(例如，浮动栅极晶体管)的漏极。
在一些实施例中，非易失性存储器单元111-1、…、111-N的构造包括源极、漏极、浮动栅极或其它电荷存储层以及控制栅极。非易失性存储器单元111-1、…、111-N分别使其控制栅极耦合到选择线105-1、…、105-N。一列非易失性存储器单元111-1、…、111-N组成NAND串(例如，109-1、…、109-M)，其分别耦合到给定局部感测线(例如，107-1、…、107-M)。一行非易失性存储器单元共同耦合到给定选择线(例如，105-1、…、105-N)。除存储器单元串将在选择栅极之间并联耦合之外，将类似地安排NOR阵列架构。
如所属领域的技术人员将了解，可将耦合到选定选择线(例如，105-1、…、105-N)的单元子集作为群组来一起编程及/或感测。编程操作(例如，写入操作)可包括将若干编程脉冲(例如，16V-20V)施加到选定选择线以便将选定单元的阈值电压(Vt)增加到对应于所要编程状态的所要编程电压电平。
感测操作(例如读取或编程验证操作)可包括感测耦合到选定单元的感测线的电压及/或电流变化以便确定选定单元的状态。感测操作可涉及在高于与选定存储器单元相关联的源极线(例如，源极线123)的偏置电压的电压下偏置与选定存储器单元相关联的感测线(例如，感测线107-1)。
感测选定单元的状态可包括将感测电压斜坡(例如，-2V到+3V)施加到选定选择线，同时在独立于未选定单元的阈值电压的足以将未选定单元置于传导状态的电压(例如，4.5V)“Vpass”下偏置所述串的未选定单元。或者，感测选定单元的状态可包括将离散感测电压(例如，-0.5V、0.5V及2V)施加到选定选择线，且因此施加到选定单元的控制栅极。可感测对应于正被读取及/或验证的选定单元的感测线以确定选定单元是否响应于施加到选择线的特定感测电压而传导。举例来说，可通过感测线电流达到与特定状态相关联的特定参考电流所在的选择线电压来确定选定单元的状态。
如所属领域的技术人员将了解，在对NAND串中的选定存储器单元执行的感测操作中，所述串的未选定存储器单元经偏置以处于传导状态。在此感测操作中，存储于选定单元中的数据可基于在对应于所述串的位线上感测到的电流及/或电压。举例来说，存储于选定单元中的数据可基于在给定时间周期中位线电流是否变化达特定量或达到特定电平。
当选定单元处于传导状态时，电流在所述串的一个末端处的源极线触点与所述串的另一末端处的感测线触点之间流动。因此，与感测选定单元相关联的电流经载运通过所述串中的其它单元中的每一者、单元堆叠之间的扩散区及选择晶体管。当施加到选择线的斜变(例如，渐增)电压致使选定单元传导时，与所述单元相关联的感测电路(例如，放大器)可得以跳脱，从而允许按如下所描述执行进一步操作。
图2A及图2B说明根据本发明的一个或一个以上实施例的感测电路的示意图。图2A及图2B中所说明的示意图包括用于产生电压斜坡257的电压斜坡产生器251，电压斜坡257输出到模/数转换器(ADC)260，且经由行解码器272-R输出到若干参考单元，且经由行解码器272-M输出到若干存储器单元。如本文中所使用，“单元”一般指代参考单元或存储器单元。
电压斜坡产生器251可根据线性斜率在时间周期Tr中将电压257从开始电压(Vstart)增加到停止电压(Vstop)。可选择开始电压及停止电压以涵盖给定阵列中的单元可被编程到的阈值电压的范围(例如，-2V到+3V)。以此方式，电压257可用单个输入提供对选定单元的任何编程状态的感测能力。可选择斜变周期以平衡阈值电压(Vt)的有效感测速率与准确检测。在一个或一个以上实施例中，Tr可小于20微秒。对在存储器单元操作中使用电压斜坡的进一步论述可参见2007年7月19日申请的题为“固态存储器装置中的存储器单元的模拟感测(Analog Sensing of Memory Cells in a Solid State MemoryDevice)”的共用转让的第11/879,907号美国专利申请案(代理人案号400.518US01(2007-0022.00/US))，所述美国专利申请案包括至少一个共同发明者-维舍尔·萨林(VishalSarin)。下文结合图3提供对斜坡电压257的周期的进一步论述。
如读者将了解，感测线207-R可耦合到任何数目的参考单元，且感测线207-M可耦合到任何数目的存储器单元。在图2A及图2B所说明的实施例中，在源极选择门211-SGS-R与漏极选择门211-SGD-R之间，32个参考单元耦合到感测线207-R，同时在源极选择门211-SGS-R与漏极选择门211-SGD-R之间，32个存储器单元耦合到感测线207-R。图2A中所说明的实施例还包括源极耦合到共用源极线223-R的源极选择门211-SGS-R，在所述源极线223-R处可施加电压“Vsource”。同样，图2B包括源极耦合到共用源极线223-M的源极选择门211-SGD-M。源极线223-R及223-M可称为共用源极线，因为其可耦合到阵列中的其它感测线，例如，还可耦合到列解码器270-R或270-M的其它感测线。如所属领域的技术人员将了解，在包括定位于同一阵列中的参考单元及存储器单元串的实施例中，所述串可共享一个共用源极线，例如源极线223-R。
在图2A及图2B所说明的实施例中，若干参考单元(例如，211-0-R、…、211-15-R、…、211-31-R)可被编程到存储器单元(例如，211-0-M、…、211-15-M、…、211-31-M)可被编程到的若干状态中的每一者。在一些实施例中，每一参考单元串上的参考单元可被编程到相同状态。所述实施例可针对每一可编程状态包括至少一个参考单元串。在一些实施例中，被编程到每一状态的参考单元可遍及存储器单元阵列而交错，例如，个别参考单元可定位于不同存储器单元串上。在一些实施例中，参考单元可定位于存储器单元阵列中，例如，耦合到专用于参考单元的感测线及耦合到专用于存储器单元及参考单元两者的选择线。在一些实施例中，参考单元可遍及存储器单元阵列而交错，在独立参考串中或作为个别参考单元定位于存储器单元串上。存储器单元阵列中交错的参考单元较详细地描述于2007年5月2日申请的包括至少一个共用发明者的题为“具有参考单元的数据读取的非易失性多电平存储器单元(Non-Volatile Multilevel Memory Cells with DataRead of Reference Cells)”的共同待决的共用转让的第11/799,658号美国专利申请案中。如结合图2A、图2B及图3所使用，“串”意指耦合到感测线(例如，207-R)的若干单元。单元串可包括在感测线(例如，位线)上串联耦合(例如，在NAND快闪阵列中)的若干非易失性单元。
列解码器270-R及270-M各自连接到若干感测线，例如，位线(“BL”)。用于参考单元(例如，211-15-R)的感测线207-R及用于存储器单元(例如，211-15-M)的感测线207-M包括于所述BL中。元件299-R及299-M反映，除多个数目的感测线之外，参考单元阵列可包括多个数目的列解码器及读出放大器。为易于说明起见，图2A及图2B中仅呈现一组列解码器及读出放大器。元件299-R及299-M还指示可针对给定存储器装置存在多个参考单元串及存储器单元串。为易于说明起见，图2A及图2B中仅呈现一个参考单元串及一个存储器单元串。
选择线(例如，字线)电压斜坡产生器251可将电压斜坡257施加到选择线，例如WL15，且因此施加到选定单元(例如，211-15-M)的控制栅极。根据此实施例，可通过使用读出放大器(例如，268-M)经由列解码器(例如，270-M)检测感测线(例如，207-M)中的电流“B/L电流”及/或电压“Vout”的变化来感测单元的状态(例如，“Vt单元”)。电压斜坡产生器251可起作用以将电压257斜变到所施加电压达到选定单元的Vt的点，所述单元在此点处传导，例如，被置于传导状态。当选定单元处于传导状态时，电流在源极线(例如，273-M)与感测线(例如，207-M)之间流动。因此，与读取选定单元相关联的电流经载运通过所述串中的其它单元中的每一者、单元堆叠之间的扩散区及选择晶体管。此电流可使读出放大器(例如，268-M)跳脱。
如图2A及图2B所说明的实施例还指示，用于未选定单元(例如，211-0-R及211-0-M)的选择线(例如，WL0及WL31)在感测操作期间具有所施加的导通电压(Vpass)，以使得未选定单元处于传导状态。在此实施例中，选择门源极(SGS)211-SGS-M及选择门漏极(SGD)211-SGD-M分别在Vsgs及Vsgd下偏置。
在图2A的实施例中，当参考读出放大器268-R跳脱时，其可向参考逻辑262指示参考单元已通过传导对来自电压斜坡产生器的输入作出反应。参考逻辑262可接受来自读出放大器(例如，268-R)及ADC 260两者的输入。当特定百分比的所述若干参考单元通过传导来作出反应时，参考逻辑可操作以调整ADC 260输出。参考逻辑262可调整ADC 260输出以反映针对特定状态的具体数据值。参考逻辑(例如，基于参考单元的转换逻辑)可检测存储器单元数据，且补偿系统化干扰及其它感测误差诱发机制。
如读者将了解，编程算法可包括单元被编程到的电压电平的变化。单元通常在某一范围内被编程。被编程到特定状态的若干单元当中的针对特定状态的编程值的范围可造成读取的不准确性。此外，其它因素可作用于编程及感测不准确性。举例来说，时间、温度波动、编程及擦除循环、电容耦合以及其它因素可作用于存储于给定单元上的电荷量的变化。
举例来说，特定状态可与+0.5V电压相关联。若干参考单元(例如，100个)可被编程到特定状态。参考单元(例如，211-15-R)可在与存储器单元(例如，211-15-M)相同的编程操作期间被编程。为了帮助解决上述编程及感测不准确性，可认为被编程到特定状态的某一百分比(例如，90％)的参考单元足够用于建立对特定状态的准确感测。随着施加到100个参考单元的电压斜升，越来越多数目的参考单元可传导。当(例如)100个参考单元中有90个参考单元在(例如)+0.45V下传导时，参考逻辑262可调整ADC 260输出以反映与特定状态相关联的数据值。也就是说，ADC 260针对来自电压斜坡产生器251的+0.45V输入可在无调整的情况下输出与同+0.5V相关联的特定状态的所要数据值不一致的数据值。参考逻辑262可调整ADC 260输出，使得针对+0.45V电压输入，其输出与+0.5V相关联的数据值。ADC 260的输出(如由参考逻辑262所调整)可输入到数据锁存器(例如，266)。
在图2B的实施例中，数据锁存器266接收经调整的ADC 260输出。在此时间点处，如果选定存储器单元211-15-M使读出放大器268-M跳脱，例如，如果选定存储器单元211-15-M针对致使特定百分比的参考单元传导的来自电压斜坡产生器251的输入实现感测点且传导，则将ADC 260的经调整输出作为用于选定存储器单元211-15-M的数据而锁存。此处，将ADC 260的经调整输出作为数据而锁存，而非锁存与实际存储于存储器单元211-15-M中的电荷相关联的模拟或数字值。来自ADC 260的经锁存值可输出到多路复用器“Mux”264，如图2B中指示，多路复用器“Mux”264可与各种输入/输出电路“IO”双向通信。此外，多路复用器264可与如由元件299-M所指示的多个数目的数据锁存器及相关联电路以及存储器单元通信。
如所属领域的技术人员将理解，可以允许一个ADC 260为一页存储器单元(例如，每一编程操作所编程的若干存储器单元)的所有数据锁存器266提供输入的方式实施图2A及图2B的实施例。同样，参考单元(例如，211-15-R)及存储器单元(例如，211-15-M)可在同一编程操作期间被编程。此外，使用ADC 260可为来自电压斜坡产生器251的电压斜坡257的斜坡周期(Tr)的变化提供自动补偿。
图3说明根据本发明的一个或一个以上实施例的感测电路的示意图。图3中所说明的示意图包括用于产生电压357的电压斜坡产生器351，电压357输出到模/数转换器(ADC)360且经由行解码器372输出到若干单元。图3中所说明的单元可为参考单元(例如，图2A中的211-15-R)或存储器单元(例如，图2B中的211-15-M)。
电压斜坡产生器351可以线性斜率在时间周期Tr中将电压357从开始电压(Vstart)增加到停止电压(Vstop)。在一个或一个以上实施例中，线性斜率可为单个线性斜率。可选择开始及停止电压357以涵盖给定阵列中的单元可被编程到的阈值电压的范围(例如，-2V到+3V)。以此方式，电压357可用单个输入提供对选定单元的任何编程状态的感测能力。可选择电压357的斜变周期以平衡阈值电压(Vt)的有效感测速度与准确检测。在一个或一个以上实施例中，Tr可小于20微秒。
为了减小执行感测操作所要求的时间量，(例如)可将Tr设定为相对短的时间周期。然而，Tr可能被设定为足够短以造成感测错误的时间周期。感测电路(例如，读出放大器)通常需要某一时间周期以便检测单元是否传导。举例来说，可能需要有限时间量以响应于给定输入而允许线路加载。可能将Tr设定为足够短的周期，其足以使得电压357可达到第一电平，从而致使被编程到第一状态的单元传导，且在感测电路有时间指示被编程到第一状态的单元传导之前达到与第二状态相关联的第二电平。因此，当感测电路检测到第一单元正在传导时，其可能从与较高状态相关联的电压357错误地读取较高电压电平。
用斜变电压357感测单元可包括将随时间而线性增加的电压施加到选定单元(例如，311-15)的控制栅极。在感测操作期间，未选定单元(例如，耦合到感测线307的未选定单元，例如311-SGS、311-0、311-31及311-SGD)可用导通电压(例如，4.5V)偏置，使得其自由传导。在某一点处，随着电压增加，选定单元311-15可开始传导。此点可在电压斜升到对应于单元被编程到的Vt的电平时发生。随着单元开始传导，通过与选定单元311-15相关联的感测线307的电流可能变化。
如读者将了解，感测线307可耦合到任何数目的单元。在图3所说明的实施例中，在源极选择门311-SGS与漏极选择门311-SGD之间，32个单元耦合到感测线307。图3中所说明的实施例还包括源极耦合到共用源极线323的源极选择门311-SGS，在所述源极线323处可施加电压“Vsource”。源极线323可称为共用源极线，因为其可耦合到阵列中的其它感测线，例如，还可耦合到列解码器370-1的其它感测线。
连接到若干感测线(例如，位线(“BL”))的列解码器370-1包括于图3中。感测线307包括于所述BL中，感测线307还经展示为连接到单元串，其包括选定单元311-15。如读者将了解，框399反映，除多个数目的感测线之外，单元阵列可包括多个数目的列解码器(例如，370-1)、读出放大器(例如，368-1)、比较器(例如，374-1)及数据锁存器(例如，366-1)。为易于说明起见，图3中仅呈现一组列解码器、读出放大器、比较器及数据锁存器。
当足够电流流经感测线307以使读出放大器368-1跳脱时，可触发比较器374-1。比较器374-1可检测连接到电压斜坡产生器351的转换器(例如，ADC 360)的输出。比较器还可接收存储于数据锁存器366-1中的呈信息形式的输入。存储于数据锁存器366-1中的信息可包括选定单元311-15的所要编程状态的值。比较器374-1可使用来自ADC 360及数据锁存器366-1的值以确定选定单元311-15是否已被编程到其所要状态，例如，来自ADC 360与数据锁存器366-1的值是否对应。此感测操作可称为编程验证操作，在下文中结合图4对其进行较详细地描述。
如所属领域的技术人员将理解，由比较器374-1所执行的操作的结果可通过多路复用器(例如，Mux 364)输出到若干输入/输出(“IO”)以允许存储器装置执行其它操作。此外，所属领域的技术人员将了解，可组合图3中所说明的示意图与图2A及图2B中所说明的示意图，使得一个存储器装置可起作用以执行由所述两个说明所体现的操作。此示意图将包括用于参考逻辑(图2A中的262)的旁路电路，其可在编程验证操作期间使用。
图4说明根据本发明的一个或一个以上实施例的感测(例如，编程验证)操作。编程验证操作可包括在将若干编程脉冲(例如，480-1、480-2、480-3、…、480-N)中的每一者施加到选择线(例如，图3中的WL15)之后感测选定单元(例如，图3中的311-15)。可连续地施加编程脉冲，其中每一脉冲的电压电平逐渐增加，例如V1、V2、V3、…、VN。通常在固定电压范围(例如，16V到20V)内施加编程脉冲。施加编程脉冲以将选定单元的阈值电压(Vt)增加到对应于所要编程状态的所要编程电压电平。
为了确定单元何时已被编程到所要状态，在每一编程脉冲之间执行感测操作，例如，编程验证操作。在图4所说明的实施例中，在每一编程脉冲之后用斜变电压(例如，457)感测选定单元以确定其是否已被编程到所要状态。可以大体上类似于以上所描述的感测操作的方式执行此感测操作。
使用斜变电压457以在编程验证操作期间感测单元可允许在任何电压电平下验证选定单元的状态。使用斜变电压457以在编程验证操作期间感测单元可比使用离散感测电压的感测方法有利，因为那些其它方法需要针对每一所要编程状态施加不同电压电平。斜变电压457可减少对在假如针对单元可被编程到的若干编程状态中的每一者使用离散编程验证电压来验证选定单元的情况下将需要的较复杂电路及感测时间的需要。上文结合图3提供对与感测操作(例如编程验证操作)相关联的电路的较详细描述。
图5A提供说明一种根据本发明的一个或一个以上实施例的用于感测单元的方法的流程图。在502处，使电压斜变，例如，通过图2A中的电压斜坡产生器251。电压在504处输出到参考单元(例如，图2A中的211-15-R)及存储器单元(例如，图2B中的211-15-M)，且还在506处输出到转换器(例如，图2A中的模/数转换器(ADC)260)。在508处，转换器可输出经转换的值，例如，针对给定电压的状态的数字当量。
如果在510处特定百分比的参考单元不传导，则在502处，电压斜坡继续增加。另一方面，如果在510处特定百分比的参考单元传导，则在512处，可调整转换器的输出以反映针对特定状态的所要数字当量。同时，在514处，如果选定存储器单元针对致使特定百分比的参考单元传导的相同电压而传导，则检测ADC的经调整的输出，例如，在516处，作为用于选定存储器单元的数据对其进行读取且锁存于数据锁存器(例如，图2B中的266)中。如果在514处选定存储器单元不传导，则在502处，电压继续增加。
图5B提供说明一种根据本发明的一个或一个以上实施例的用于感测单元(例如，图3中的311-15)的方法的流程图。在501处，将与选定存储器单元希望编程到的状态相关联的值存储于数据锁存器(例如，图3中的366-1)中。在503处，使电压斜变，例如，通过图3中的电压斜坡产生器351。电压在505处输出到单元，且还在507处输出到转换器(例如，图3中的模/数转换器(ADC)360)。在509处，转换器可输出经转换的值，例如，针对给定电压的状态的数字当量。
如果在511处选定单元不传导，则在503处，电压斜坡继续增加。另一方面，如果在511处选定单元传导，则在513处，可使用比较器(例如，图3中的374-1)将转换器的输出与所要状态的值进行比较，所要状态的值在501处存储于数据锁存器中。如果所述比较的结果指示选定单元处于所要状态(例如，已被编程到所要状态)，则在517处，抑制选定单元具有进一步的编程脉冲。另一方面，如果比较的结果不指示单元已被编程到所要状态，则在519处，施加额外编程脉冲，且可在503处用渐增的斜坡电压来感测选定单元。
图6为具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置620的电子存储器系统600的功能框图。存储器系统600包括耦合到非易失性存储器装置620的处理器610，非易失性存储器装置620包括多电平非易失性单元的阵列630。阵列630包括存储器单元631及参考单元632两者。或者，如所属领域的技术人员将理解，参考单元632可定位于主阵列630之外。存储器系统600可包括独立的集成电路，或处理器610及存储器装置620两者可位于同一集成电路上。处理器610可为微处理器或例如专用集成电路(ASIC)等某种其它类型的控制电路。
存储器装置620包括非易失性存储器单元阵列630，其可为具有NAND架构的浮动栅极快闪存储器单元。每一行存储器单元的控制栅极与选择线耦合，而存储器单元的漏极区耦合到感测线。与图1中已所说明的相同，存储器单元的源极区耦合到源极线。如所属领域的技术人员将了解，存储器单元到感测线及源极线的连接方式取决于阵列为NAND架构、NOR架构及AND架构，还是某种其它存储器阵列架构。
图6的实施例包括地址电路640以锁存经由I/O连接662通过I/O电路660所提供的地址信号。地址信号由行解码器644及列解码器646接收及解码以存取阵列630。鉴于本发明，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列630的密度及架构，且地址的数目随存储器单元的数目增加以及存储器块及阵列的数目增加而增加。
根据本文中所描述的实施例，非易失性单元的阵列630可包括具有不同编程状态数目、感测电压及数字数目的非易失性多电平存储器单元。存储器装置620通过使用感测/缓冲电路感测存储器阵列列中的电压及/或电流变化来感测阵列630中的数据，在此实施例中，感测/缓冲电路可为读取/锁存电路650。电压斜坡产生器680可经由行解码器644将电压斜坡施加到单元阵列630。电压斜坡产生器还对模/数转换器(ADC)690进行馈入。ADC可起作用以转换ADC的输出且将其输出到参考逻辑695及读取/锁存电路650两者。读取/锁存电路650可检测(例如，读取及锁存)来自阵列630的一页或一行数据。包括I/O电路660以用于经由I/O连接662与处理器610进行双向数据通信。包括写入电路655以将数据写入到阵列630。
参考逻辑695可与参考单元632进行双向通信。根据本发明的至少一个实施例，当特定百分比的参考单元632针对来自电压斜坡产生器680的给定电压斜坡电平而传导时，参考逻辑695可调整ADC 690的输出且将其输出到读取/锁存电路650。
控制电路670解码通过控制连接672从处理器610提供的信号。这些信号可包括码片信号、写入启用信号及地址锁存信号，所述信号用于控制对阵列630的操作(包括数据感测、数据写入及数据擦除操作)。在一些实施例中，控制电路670负责执行来自处理器610的指令以执行根据本发明的实施例的操作。控制电路670可为状态机、序列发生器或某种其它类型的控制器。所属领域的技术人员将了解，可提供额外电路及控制信号，且已减少了图6的存储器装置细节以促进易于说明。
图7为具有根据本发明的一个或一个以上实施例而编程的至少一个存储器装置的存储器模块的功能框图。将存储器模块700说明为存储器卡，但参考存储器模块700论述的概念适用于其它类型的可装卸式或便携式存储器(例如，USB快闪驱动器)，且既定处于如本文中所用的“存储器模块”的范围内。此外，尽管在图7中描绘一个实例形状因子，但这些概念还适用于其它形状因子。
在一些实施例中，存储器模块700将包括外壳705(如所描绘)以封闭一个或一个以上存储器装置710，但所述外壳并非对于所有装置或装置应用均为必要的。至少一个存储器装置710包括可根据本文中所描述的实施例感测的非易失性多电平存储器单元阵列。在存在的情况下，外壳705包括用于与主机装置通信的一个或一个以上触点715。主机装置的实例包括数码相机、数字记录及重放装置、PDA、个人计算机、存储器卡读取器、接口集线器等。对于一些实施例来说，触点715呈标准化接口的形式。举例来说，对于USB快闪驱动器，触点715可呈USB A型阳连接器的形式。对于一些实施例来说，触点715呈半专属接口的形式，例如可见于由晟碟(SanDisk)公司特许的CompactFlashTM存储器卡、由索尼(Sony)公司特许的Memory StickTM存储器卡、由东芝(Toshiba)公司特许的SD Secure DigitalTM存储器卡等上。然而，一般来说，触点715提供用于在存储器模块700与具有用于触点715的兼容接纳器的主机之间传递控制、地址及/或数据信号的接口。
存储器模块700可任选地包括额外电路720，所述额外电路720可为一个或一个以上集成电路及/或离散组件。对于一些实施例来说，额外电路720可包括用于控制跨越多个存储器装置710的存取及/或用于在外部主机与存储器装置710之间提供转译层的控制电路，例如存储器控制器。举例来说，在若干触点715与到一个或一个以上存储器装置710的若干710连接之间可不存在一一对应。因此，存储器控制器可选择性地耦合存储器装置710的I/O连接(图7未展示)以在合适的时间在合适的I/O连接处接收合适的信号或在合适的时间在合适的触点715处提供合适的信号。类似地，主机与存储器模块700之间的通信协议可不同于存储器装置710的存取所要求的通信协议。存储器控制器接着可将从主机接收的命令序列转译为合适的命令序列以实现对存储器装置710的所要存取。除命令序列之外，此转译可进一步包括信号电压电平的变化。
额外电路720可进一步包括与存储器装置710的控制不相关的功能性，例如可由ASIC执行的逻辑功能。而且，额外电路720可包括用以限制对存储器模块700的读取或写入存取的电路，例如口令保护、生物测定等等。额外电路720可包括用以指示存储器模块700的状态的电路。举例来说，额外电路720可包括用以确定电力是否正被供应到存储器模块700及存储器模块700是否当前正被存取以及显示其状态的指示的功能性，例如在被供电时的固定光及在正被存取时的闪烁光。额外电路720可进一步包括被动装置，例如用以帮助调节存储器模块700内的功率需求的去耦电容器。
结论
已展示了用于操作存储器单元的方法、装置、模块及系统。一个方法实施例包括将斜变电压施加到存储器单元的控制栅极及施加到模/数转换器(ADC)。一种方法的前述实施例还包括至少部分地响应于斜变电压何时致使存储器单元使感测电路跳脱而检测ADC的输出。
尽管本文中已说明并描述了特定实施例，但所属领域的技术人员将了解，可用经计划以实现相同结果的布置来代替所展示的特定实施例。本发明既定涵盖本发明的一些实施例的改编或变化。应理解，已以说明性方式而非以限制性方式来作出以上描述。所属领域的技术人员在回顾以上描述后将明白以上实施例的组合及本文中未具体描述的其它实施例。本发明的一些实施例的范围包括使用以上结构及方法的其它应用。因此，应参考附加权利要求书连同所述权利要求书被赋予的等效物的完整范围来确定本发明的一些实施例的范围。
在前述具体实施方式中，出于简化本发明的目的而将一些特征一起分组在单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确列举的特征多的特征的意图。而是，如所附权利要求书所反映，本发明的标的物在于比单个所揭示实施例的所有特征少的特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求自身作为独立实施例而成立。

Claims (22)

1.一种用于感测存储器单元(311-15)的方法，其包含：
将斜变电压(503)施加到所述存储器单元的控制栅极(505)；
将所述斜变电压(503)施加到模/数转换器(ADC)(507)；
至少部分地响应于所述斜变电压致使所述存储器单元传导(511)而检测所述ADC的输出(515)
将检测出的所述ADC的输出与同所述存储器单元相关联的数据锁存器中的数据进行比较(513)；以及
至少部分地响应于所述ADC的所述所检测的输出与所述数据锁存器中的数据的所述比较(513)指示所述存储器单元已达到所要阈值电压(Vt)电平(515)而抑制所述存储器单元编程(517)。
2.根据权利要求1所述的方法，其中检测所述输出包括将所述ADC的所述输出作为数据而锁存(516)。
3.根据权利要求1所述的方法，其中所述方法包括针对每一状态将所述斜变电压(502)施加到若干参考单元的控制栅极(504)。
4.根据权利要求3所述的方法，其中所述方法包括将所述斜变电压(502)施加到所述若干参考单元的控制栅极(504)，所述若干参考单元曾在与存储器单元被编程到每一状态大体上相同的时间处被编程到每一状态。
5.根据权利要求3所述的方法，其中所述方法包括使用参考逻辑(695)在电压斜坡(457)致使被编程到特定状态的特定百分比的若干参考单元使感测电路跳脱(510)的时间点处调整所述ADC的所述所检测的输出(512)以反映所述特定状态的数字当量。
6.根据权利要求5所述的方法，其中检测包括当所述存储器单元在所述时间点处针对所述特定状态已使所述感测电路跳脱时，将经调整的所述ADC的输出作为用于所述存储器单元的数据而锁存(516)。
7.一种用于感测存储器单元(631)的阵列的方法，其包含：
将斜变电压(457)作为输入施加到：
模/数转换器(ADC)(690)；
至少一个选择线，以作为至少一个选定存储器单元(311-15)的输入；及
至少一个选择线，以针对若干状态中的每一者作为若干参考单元(632)的输入；
使用参考逻辑(695)根据所述若干参考单元(632)针对特定状态对所述斜变电压(457)的反应来调整所述ADC(690)输出；及
当所述斜变电压(457)致使所述至少一个选定存储器单元(311-15)传导时，将经调整的所述ADC(690)的输出作为用于所述至少一个选定存储器单元(311-15)的数据而锁存(516)。
8.根据权利要求7所述的方法，其中所述方法包括使用参考逻辑(695)调整(512)所述ADC(690)输出以反映编程状态的数字当量。
9.根据权利要求7所述的方法，其中所述方法包括使用参考逻辑(695)当特定百分比的所述若干参考单元(632)的所述反应是其传导(510)时调整所述ADC690)输出。
10.根据权利要求7到9中任一权利要求所述的方法，其中所述方法包括在与所述特定百分比的所述若干参考单元(632)对所述斜变电压(457)的所述反应(510)大体上相同的时间处锁存所述ADC(690)的所述经调整的输出(512)。
11.一种用于感测存储器单元(631)的阵列的方法，其包含：
使输入到至少一个转换器(507)及至少一个存储器单元的至少一个控制栅极(505)的电压斜变(503)；
从所述至少一个转换器将数据输出到用于所述至少一个存储器单元的至少一个比较器(509)；及
至少部分地响应于经斜变电压致使所述至少一个存储器单元传导(511)而针对所述至少一个存储器单元将所述至少一个转换器输出与数据锁存器中的信息进行比较(513)，所述至少一个转换器输出包含与程序状态相关的数字值(501)。
12.根据权利要求11所述的方法，其中所述方法包括针对所述至少一个存储器单元将所述至少一个转换器输出与作为信息存储于所述数据锁存器中的所要编程状态进行比较(515)。
13.根据权利要求11到12中任一权利要求所述的方法，其中所述方法包括当针对所述至少一个存储器单元将所述至少一个转换器输出与所述数据锁存器中的信息进行比较指示所述存储器单元已被编程到存储于所述数据锁存器中的状态(515)时，抑制所述至少一个存储器单元编程(517)。
14.一种用于感测存储器单元(631)的阵列的方法，其包含：
将倾斜电压(357)输入施加到：
模/数转换器(ADC)(360)；
用于至少一个存储器单元(311-15)的选择线；及
用于若干参考单元(632)的选择线；
当特定百分比的所述若干参考单元(632)达到针对特定状态的感测点(510)时，调整所述ADC的输出(512)；及
当所述至少一个存储器单元达到所述感测点(514)时：
在读取操作期间将经调整的ADC输出作为用于所述至少一个存储器单元的数据而锁存(516)；及
在编程验证操作期间针对所述至少一个存储器单元(311-15)将未经调整的ADC输出与存储于数据锁存器中的所要状态进行比较(513)。
15.一种存储器装置(620)，其包含：
存储器单元(631)的阵列，所述存储器单元(631)可编程到若干状态；
电压斜坡产生器(351)，其具有到模/数转换器(360)及到所述存储器单元的阵列内的单元(311-15)的控制栅极的至少一个输出；
模/数转换器(ADC)(360)，其具有到用于所述存储器单元(631)的阵列的至少一个比较器(374-1)的输出，其中所述ADC(360)可操作以转换所述电压斜坡产生器(351)的所述输出；及
至少一个比较器(374-1)，其用以至少部分地响应于所述电压斜坡产生器(351)致使与选定存储器单元(311-15)相关联的感测电路(368-1)跳脱，将所述ADC(360)输出与所述选定存储器单元(311-15)的数据锁存器(366-1)进行比较。
16.根据权利要求15所述的装置，其中所述装置包括控制电路，所述控制电路用以当所述至少一个比较器(374-1)指示所述ADC(360)输出对应于所述选定存储器单元(311-15)的所述数据锁存器(366-1)中的数据时抑制(517)所述选定存储器单元(311-15)编程。
17.根据权利要求15到16中任一权利要求所述的装置，其中所述选定存储器单元(311-15)的所述数据锁存器(366-1)中的数据包括所述选定存储器单元(311-15)的所要阈值电压(Vt)。
18.一种存储器装置(620)，其包含：
存储器单元(631)的阵列，所述存储器单元(631)可编程到若干状态；
若干参考单元(632)，其被编程到所述若干状态中的每一者；
电压斜坡产生器(680)，其具有耦合到模/数转换器(ADC)(690)、所述存储器单元(631)的阵列及所述若干参考单元(632)的输出；
其中所述ADC(690)可操作以转换所述电压斜坡产生器(680)的所述输出，且将输入提供到参考逻辑(695)；
其中所述参考逻辑(695)使用来自所述ADC(690)的所述输入及来自所述若干参考单元(632)的输入以：
根据来自所述若干参考单元(632)的输入调整所述ADC(690)的所述输出；及
将经调整的ADC(690)值输出到与所述存储器单元(631)相关联的数据锁存器(366-1)；及
控制电路(650)，其耦合到阵列(630)，其中所述控制电路(650)可操作以至少部分地响应于针对至少一个选定存储器单元(311-15)达到感测电路(368-1)跳脱点而将所述经调整的ADC(690)值作为数据而锁存。
19.根据权利要求18所述的装置，其中所述参考逻辑(695)可操作以至少部分地响应于电压斜坡致使被编程到给定状态的特定百分比的所述若干参考单元(632)使所述感测电路(368-1)跳脱而调整所述ADC(690)值以反映所述给定状态的数字当量。
20.根据权利要求18所述的装置，其中所述参考逻辑(695)可操作以将所述经调整的ADC(690)值输出到与一页存储器单元(631)相关联的数据锁存器(366-1)。
21.根据权利要求18所述的装置，其中由所述电压斜坡产生器(680)所产生的斜变电压(357)的周期(Tr)小于20微秒。
22.根据权利要求18到21中任一权利要求所述的装置，其中所述若干参考单元(632)布置在选自包括以下各项的群组的位置中：
与所述存储器单元(631)的阵列分开的阵列；
所述存储器单元(631)的阵列内的若干串；及
遍及若干存储器单元(631)串交错。
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