CN101694500B

CN101694500B - 数字存储示波器电路

Info

Publication number: CN101694500B
Application number: CN2009103086906A
Authority: CN
Inventors: 陈晓刚
Original assignee: QINGDAO HANTEK ELECTRONIC CO Ltd
Current assignee: QINGDAO HANTEK ELECTRONIC CO., LTD.
Priority date: 2009-10-23
Filing date: 2009-10-23
Publication date: 2011-08-03
Anticipated expiration: 2029-10-23
Also published as: CN101694500A

Abstract

本发明涉及一种数字存储示波器电路，包括信号调理电路、触发调理电路、自校正信号补偿模块、ADC采集模块、FPGA存储模块、MCU控制模块、LCD显示模块以及为整个数字存储示波器电路提供工作电压的AC/DC开关电源模块，信号调理电路与ADC采集模块相连，ADC采集模块、触发调理电路与FPGA存储模块相连，FPGA存储模块接MCU控制模块，MCU控制模块与LCD显示模块相连，自校正信号补偿模块与FPGA存储模块之间连接有高精度DAC转换模块，自校正信号补偿模块的输出与信号调理电路、触发调理电路的输入相连。本发明性能优良，稳定性和可靠性高，成本低廉，所占PCB板面积小，整个示波器体积小巧且便于携带。

Description

数字存储示波器电路

技术领域

本发明涉及一种示波器，尤其涉及一种数字存储示波器电路。

背景技术

示波器是一种电子测量仪器，在需要观察电路的电压、电流波形及调试、分析、判断电路故障的场合都会用到示波器，示波器可观察相对于时间的瞬时电压，它可显示波形的形状并可测量幅度、频率和相位等参数。示波器和一些适当的传感器配合，还可以观察一些非电量的变化。

现有的模拟及数字示波器一般体积较大。电源转换模块及其保护电路连接复杂，稳定性及可靠性不够理想。信号调理模块采用多级衰减模块，并采用多级高速运放和机械控制开关，体积大，成本高，修正能力不高。传统示波器通常采用基准芯片产生基准信号，其基准信号产生单一，校正复杂，而且价格昂贵。传统的示波器一般用DSP芯片设计，采用5.7”液晶屏，使用单片SDRAM，处理速度及波形刷新率低，连接液晶屏时需要增加控制芯片，波形信息量少，开机界面存在严重闪烁现象。需要外加USB控制器才能连接USB接口，造成PCB板面积较大。整个示波器体积较大，携带不方便，数据处理速度及波形捕获率低，波形信息量少，稳定性和可靠性不理想，已经不能满足当今电子领域高速发展的需要。

发明内容

本发明主要解决原有示波器体积较大，携带不方便，数据处理速度及波形捕获率低，稳定性和可靠性不理想，已经不能满足当今电子领域高速发展的需要的技术问题；提供一种电路简单，PCB板面积较小，示波器携带方便，数据处理速度及波形捕获率高，提高稳定性和可靠性的数字存储示波器电路。

本发明同时解决原有示波器波形信息量少，开机界面存在严重闪烁现象的技术问题；提供一种大大增加屏幕显示的波形信息，开机界面无异常画面，性能优良，成本低廉，使用方便的数字存储示波器电路。

本发明的上述技术问题主要是通过下述技术方案得以解决的：本发明包括信号调理电路、触发调理电路、自校正信号补偿模块、ADC采集模块、FPGA存储模块、MCU控制模块、LCD显示模块以及为整个数字存储示波器电路提供工作电压的AC/DC开关电源模块，所述的信号调理电路与所述的ADC采集模块相连，所述的ADC采集模块、所述的触发调理电路与所述的FPGA存储模块相连，所述的FPGA存储模块接所述的MCU控制模块，所述的MCU控制模块与所述的LCD显示模块相连，所述的自校正信号补偿模块与所述的FPGA存储模块之间连接有高精度DAC转换模块，所述的自校正信号补偿模块的输出与所述的信号调理电路、触发调理电路的输入相连。本发明以MCU控制模块为核心进行设计，LCD显示模块可直接与MCU控制模块相连，从而降低成本，简化设计。示波器均需要自校正垂直系统、触发系统和水平系统。其校正时均要求基准信号精准、温漂小、无干扰等。本示波器自校正模块的基准信号采用高精度DAC转换模块，确保自校正的基准信号精准、可靠。基准信号产生简便、灵活，大大简化自校正过程。基准信号精确，基本不受其它任何因素干扰。整个示波器体积较小，携带方便，数据处理速度及波形捕获率高，提高稳定性和可靠性。

作为优选，所述的AC/DC开关电源模块包括依次相连的共模/差模滤波器、桥式整流器、滤波器、开关变压器、整流滤波电路，所述的桥式整流器的输出还与一开关芯片相连，所述的整流滤波电路输出还与一反馈电路的输入相连，反馈电路的输出经光耦与开关芯片相连，开关芯片又与所述的开关变压器的输入端相连；所述的共模/差模滤波器的输出与一市电触发脉冲整形电路的输入端相连，市电触发脉冲整形电路输出市电触发AC脉冲信号。整流滤波电路输出示波器各模块所需要的直流电压，示波器所需要的市电触发AC脉冲信号是通过共模/差模滤波器对市电进行整形后得到的。本发明的AC/DC开关电源模块具有良好抗干扰能力以及EMI和EMC性能；输入市电范围宽广，符合全球各地的电网标准；优良的反馈电路使开关电源输出各路直流电压稳定可靠，且具有良好的负载调整率；简捷的LC滤波电路保证各路输出直流电压上只有极小的电压纹波；简洁的市电触发脉冲整形电路保证示波器市电触发稳定可靠；电源的输入欠、过压保护功能实现简捷，只需要添加简单的R、C电路即可，保护电压很宽，大大优于传统的开关电源输入复杂的保护电路。本发明的AC/DC开关电源模块简捷方便，成本低廉，且大大地缩短电源调试时间。

作为优选，所述的信号调理电路包括依次相连的单级衰减模块、垂直移位模块和高速宽带VGA放大模块，所述的单级衰减模块与示波器的通道输入信号相连，所述的高速宽带VGA放大模块与所述的ADC采集模块相连。本发明为双踪数字存储示波器，通道CH1和通道CH2均为对称通道，垂直偏转系数以1-2-5方式步进，步进范围为2mV～5V(探头X1)，支持探头X1、X10、X20、X50、X100、X1000等方式。被测输入信号通过单级衰减模块、垂直移位模块及高速宽带VGA放大模块进行衰减、平移及放大调理，得到ADC所需要的输入信号。本发明采用单级衰减模块，比采用多级衰减的传统示波器减少更多的PCB布板空间和更少的器件；增益控制设计简捷，且有传统示波器无法比拟的任意增益大小配置及增益大小连续调节能力；具有极其理想的频率响应特性；具有传统示波器无法想像的小信号全带宽测试能力及自校正参数硬件修正能力。信号调理电路中的放大电路采用了高速宽带VGA放大模块，与传统示波器采用多级高速运放大器和机械控制开关实现放大相比，实现更简捷，体积更小巧，成本更低廉。

作为优选，所述的触发调理电路包括依次相连的触发选择电路、抑制选择电路、高频抑制电路及触发脉冲整形电路，所述的抑制选择电路上连接有视频同步分离电路，视频同步分离电路输出同步脉冲信号给所述的FPGA存储模块，所述的触发脉冲整形电路上还连接有噪声抑制电路，触发脉冲整形电路输出触发脉冲信号给所述的FPGA存储模块。本发明的示波器电路支持多种触发类型，包括：边沿、脉冲、视频、斜率、交替、超时等。支持多种触发耦合方式，包括：直流、交流、高频抑制、低频抑制、噪声抑制等耦合方式。支持多种触发信源选择。触发脉冲是通过高速比较器对触发输入信号整形得到的，噪声抑制是通过调节高速比较器的迟滞电压实现的。各种触发耦合方式时均具有良好的频率响应；用户自己可通过升级示波器程序改变触发灵敏度，真正做到用户自己配置示波器部分性能指标；通过电压控制高速比较器的迟滞电压，方便设计噪声抑制；具有良好的高、低频小信号触发能力；可方便实现快速触发电路校正功能。本发明的触发调理电路具有简捷的触发系统结构，电路调试简捷，采用市场上的通用器件设计，具有良好的性能指标。

作为优选，所述的ADC采集模块为1GS/S采集速度、8通道、125MSa/S低速低成本的8分相ADC采集模块，所述的FPGA存储模块上连接的有源晶振采用低抖动有源晶振。利用大规模FPGA存储模块，设计出本公司独有的硬件去抖算法，使测量高频信号时得到与低频一样的视觉抖动效果。采用低抖动有源晶振作为分相时钟，大大减小因时钟抖动而引起的分相时钟抖动，减小ADC采集因分相产生的采集错误。采用独特的多分相技术设计出高采样率示波器，大大降低示波器设计成本。

作为优选，所述的MCU控制模块上连接有两个大容量SDRAM模块、一个USB主接口及一个USB从接口，所述的MCU控制模块集成有USB主、从控制电路，USB主、从控制电路分别连接所述的USB主、从接口，所述的MCU控制模块和所述的FPGA存储模块间采用宽数据32位并行通信。本示波器电路的数据处理及控制模块采用通用的消费类电子MCU控制模块(ARM9)进行设计，其成本低廉，接口丰富。采用两片大容量SDRAM存储器，加快数据处理速度，大大提高示波器波形刷新率和波形捕获率。采用ARM9进行设计，大大降低硬件设计成本，并能够轻松运行Linux操作系统，从而加快软件开发周期。USB主、从控制电路集成于MCU控制模块内，USB主、从接口设计简单，打破传统示波器外加USB主、从控制器的设计方法，从而降低成本、减小PCB板布板面积，大大提高USB通信性能。MCU控制模块与FPGA存储模块间采用宽数据32位并行通信，大大提高波形数据搬移速度，提高波形捕获率。两片SDRAM设计，提高数据处理速度，大大提高波形刷新率，打破传统示波器使用单片SDRAM设计方法。利用USB主接口进行U盘升级，可以适时对示波器进行一切软件、部分硬件功能升级，不需要将示波器邮寄返回厂家，浪费资金和时间，真正做到用户对自己心爱的示波器DIY，打破传统示波器无法升级的尴尬。

作为优选，所述的MCU控制模块和LCD显示模块之间连接有对比度调节模块和去闪烁模块。增加去闪烁模块，使示波器在开机过程中无异常画面，避免原有示波器开机界面存在严重闪烁现象。

作为优选，所述的LCD显示模块采用7”真彩TFT屏。在示波器的波形显示区中，垂直方向用于显示被测信号的幅度，水平方向上则显示被测信号取样值之间的时间关系。显示器的水平分辨率越高，可以同时显示的取样点就越多，可观察到的波形范围就越广，使用者就越容易捕捉到被测信号中的异常。波形需要使用者用眼睛去观察，最符合人眼视觉习惯的长和宽的比是16∶10，因此，用作示波器的显示器除了应具有尽量高的分辨率外，其长和宽的比应尽量接近16∶10。目前，数字存储示波器通常采用长宽比为4∶3、分辨率为320×240或640×480的低分辨率普通液晶屏，属于常规屏，不能达到上述的技术要求。采用7”真彩TFT屏，打破传统示波器使用5.7”液晶屏的习惯，电路接口简单，而且7”真彩TFT屏在水平方向上总共可以显示640个像素点，能够在显示屏上一次显示更多的波形细节和更宽的波形，符合人眼视觉习惯，使使用者更容易捕捉到被测信号中的异常，显示更加清晰，提高观察效果，可大大增加屏幕显示的波形信息。

本发明的有益效果是：通过改进电源模块，使得输入市电范围宽广，符合全球各地的电网标准，优良的反馈电路使开关电源输出各路直流电压稳定可靠，且具有良好的负载调整率，市电触发脉冲整形电路保证示波器市电触发稳定可靠。通过改进信号调理电路，使示波器具有优良的小信号全带宽测试能力及自校正参数硬件修正能力。通过改进触发调理电路，使示波器具有良好的高、低频小信号触发能力，可方便实现快速触发电路校正功能。自校正信号补偿模块、高精度DAC转换模块的设置，使得基准信号产生简便、灵活且精确，基本不受其它任何因素干扰，大大简化自校正过程。FPGA存储模块采用低抖动有源晶振，大大减小因时钟抖动而引起的分相时钟抖动，减小ADC采集模块因分相产生的采集错误。采用MCU控制模块并连接两片大容量SDRAM存储器，加快数据处理速度，大大提高示波器波形刷新率和波形捕获率。在MCU控制模块和LCD显示模块间增加去闪烁模块，确保示波器在开机过程中无异常画面。采用7”真彩TFT屏，使使用者更容易捕捉到被测信号中的异常，大大增加屏幕显示的波形信息。本发明的示波器电路性能优良，稳定性和可靠性高，成本低廉，电路简捷可靠，所占PCB板面积小，使整个示波器体积小巧且便于携带，满足当今电子领域高速发展的需要。

附图说明

图1是本发明的一种电路原理框图。

图2是本发明中AC/DC开关电源模块的一种电路原理框图。

图3是本发明中信号调理电路的一种电路原理框图。

图4是本发明中触发调理电路的一种电路原理框图。

具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。

实施例1：本实施例的数字存储示波器电路，如图1所示，包括信号调理电路1、触发调理电路2、自校正信号补偿模块3、ADC采集模块4、FPGA存储模块5、MCU控制模块6、LCD显示模块7以及AC/DC开关电源模块8。信号调理电路1有两个，其输入信号分别由通道1、通道2输入，两个信号调理电路1的输出均与ADC采集模块4相连。如图3所示，信号调理电路1包括依次相连的单级衰减模块11、垂直移位模块12和高速宽带VGA放大模块13，单级衰减模块11与示波器的通道输入信号相连，高速宽带VGA放大模块13的输出与ADC采集模块4的输入端相连。同时，高速宽带VGA放大模块13的输出也与触发调理电路2相连，触发调理电路2的输出与FPGA存储模块5相连。如图4所示，触发调理电路2包括依次相连的触发选择电路21、抑制选择电路22、高频抑制电路23及触发脉冲整形电路24，抑制选择电路22上连接有视频同步分离电路25，视频同步分离电路25输出同步脉冲信号给FPGA存储模块5，触发脉冲整形电路24上还连接有噪声抑制电路26，触发脉冲整形电路24输出触发脉冲信号给FPGA存储模块5。如图1所示，ADC采集模块4与FPGA存储模块5相连，它们之间进行8通道数据传输，ADC采集模块4采用1GS/S采集速度、8通道、125MSa/S低速低成本的8分相ADC采集模块，FPGA存储模块5上连接有有源晶振51、键盘模块52、SRAM模块53及高精度DAC转换模块9，该有源晶振51采用低抖动有源晶振，高精度DAC转换模块9输出的电平调节信号分别给两个信号调理电路和一个触发调理电路，高精度DAC转换模块9还有一个输出端与自校正信号补偿模块3的输入端相连，自校正信号补偿模块3的输出端与两个信号调理电路1及触发调理电路2的通道输入信号相连。FPGA存储模块5又与MCU控制模块6相连，MCU控制模块与FPGA存储模块间采用宽数据32位并行通信。MCU控制模块6上连接有两个大容量SDRAM模块61、一个USB主接口62、一个USB从接口63、一个LCD显示模块及一个FLASH模块、一个有源晶振、一个E2PROM模块。MCU控制模块6集成有USB主、从控制电路，USB主、从控制电路分别与USB主、从接口62、63相连。MCU控制模块6和LCD显示模块7之间还连接有对比度调节模块64和去闪烁模块65。本实施例中，LCD显示模块7采用7”真彩TFT屏，该屏有65536色，分辨率为840×680。

本实施例中，为整个数字存储示波器电路提供工作电压的电源模块由AC/DC开关电源模块8和电源转换模块10相连构成。如图2所示，AC/DC开关电源模块8包括依次相连的共模/差模滤波器81、桥式整流器82、滤波器83、开关变压器84、整流滤波电路85，桥式整流器82的输出还与一开关芯片86相连，整流滤波电路85输出还与一反馈电路87的输入相连，反馈电路87的输出经光耦与开关芯片86相连，开关芯片86又与开关变压器84的输入端相连。共模/差模滤波器81的输入端接100V～240VAC的市电，共模/差模滤波器81的输出还与一市电触发脉冲整形电路88的输入端相连，市电触发脉冲整形电路88输出市电触发AC脉冲信号。整流滤波电路85输出各种直流电压，经电源转换模块10转换，获得示波器电路中各元器件需要的工作电压值。

工作过程：如图3所示，被测量信号通过单级衰减模块11进行固定倍数衰减后，通过垂直移位模块12叠加相应的垂直移位直流电平，再由高速宽带VGA放大模块13对被测量输入信号进行相应倍数的放大，一条信号通路输入至ADC采集模块4将处理好的被测模拟信号转换成相应数字信号；另一条信号通路输入至触发选择电路21，再由抑制选择电路22从直流抑制、交流抑制、低频抑制、高频抑制等抑制方式中选择一种，将触发信号中的部分频率成份抑制后输入至触发脉冲整形电路24，由该电路整形出触发脉冲信号输入至FPGA存储模块5中的触发信号检测模块，使FPGA存储模块响应相应条件的触发，从而存储和计算处理相应采集的数字信号；处理后的波形数字信号传送给MCU控制模块6再做相应的数学运算，由LCD显示模块7还原显示出被测量的模拟信号。

Claims

1.一种数字存储示波器电路，其特征在于包括信号调理电路（1）、触发调理电路（2）、自校正信号补偿模块（3）、ADC采集模块（4）、FPGA存储模块（5）、MCU控制模块（6）、LCD显示模块（7）以及为整个数字存储示波器电路提供工作电压的AC/DC开关电源模块（8），所述的信号调理电路（1）与所述的ADC采集模块（4）相连，所述的ADC采集模块（4）、所述的触发调理电路（2）与所述的FPGA存储模块（5）相连，所述的FPGA存储模块（5）接所述的MCU控制模块（6），所述的MCU控制模块（6）与所述的LCD显示模块（7）相连，所述的自校正信号补偿模块（3）与所述的FPGA存储模块（5）之间连接有高精度DAC转换模块（9），所述的自校正信号补偿模块（3）的输出与所述的信号调理电路（1）、触发调理电路（2）的输入相连；所述的信号调理电路（1）包括依次相连的单级衰减模块（11）、垂直移位模块（12）和高速宽带VGA放大模块（13），所述的单级衰减模块（11）与示波器的通道输入信号相连，所述的高速宽带VGA放大模块（13）与所述的ADC采集模块（4）相连；所述的触发调理电路（2）包括依次相连的触发选择电路（21）、抑制选择电路（22）、高频抑制电路（23）及触发脉冲整形电路（24），所述的抑制选择电路（22）上连接有视频同步分离电路（25），视频同步分离电路（25）输出同步脉冲信号给所述的FPGA存储模块（5），所述的触发脉冲整形电路（24）上还连接有噪声抑制电路（26），触发脉冲整形电路（24）输出触发脉冲信号给所述的FPGA存储模块（5）；所述的AC/DC开关电源模块（8）包括依次相连的共模/差模滤波器（81）、桥式整流器（82）、滤波器（83）、开关变压器（84）、整流滤波电路（85），所述的桥式整流器（82）的输出还与一开关芯片（86）相连，所述的整流滤波电路（85）输出还与一反馈电路（87）的输入相连，反馈电路（87）的输出经光耦与开关芯片（86）相连，开关芯片（86）又与所述的开关变压器（84）的输入端相连；所述的共模/差模滤波器（81）的输出与一市电触发脉冲整形电路（88）的输入端相连，市电触发脉冲整形电路（88）输出市电触发AC脉冲信号。

2.根据权利要求1所述的数字存储示波器电路，其特征在于所述的ADC采集模块（4）为1GS/S采集速度、8通道、125MSa/S低速低成本的8分相ADC采集模块，所述的FPGA存储模块（5）上连接的有源晶振（51）采用低抖动有源晶振。

3.根据权利要求1所述的数字存储示波器电路，其特征在于所述的MCU控制模块（6）上连接有两个大容量SDRAM模块（61）、一个USB主接口（62）及一个USB从接口（63），所述的MCU控制模块（6）集成有USB主、从控制电路，USB主、从控制电路分别连接所述的USB主、从接口（62、63），所述的MCU控制模块（6）和所述的FPGA存储模块（5）间采用宽数据32位并行通信。

4.根据权利要求1或3所述的数字存储示波器电路，其特征在于所述的MCU控制模块（6）和LCD显示模块（7）之间连接有对比度调节模块（64）和去闪烁模块（65）。

5.根据权利要求4所述的数字存储示波器电路，其特征在于所述的LCD显示模块（7）采用7”真彩TFT屏。