CN101651132A - 半导体器件的缺陷测试结构、缺陷测试方法和金属前介质层的缺陷测试结构 - Google Patents

Abstract

本发明公开了一种半导体器件的缺陷测试结构、缺陷测试方法和金属前介质层的缺陷测试结构，其中，所述半导体器件的缺陷测试结构包括：半导体基底；半导体基底上的n条相互平行的沟槽，其中n为大于或等于3的自然数；所述沟槽中填充的介质层；在所述缺陷测试结构的俯视图中，所述各个沟槽一端的连线与沟槽的垂线相交成夹角β。相应的，本发明还公开了一种半导体器件的缺陷测试方法和金属前介质层的缺陷测试结构，采用本发明公开的缺陷测试结构和测试方法，能够节约测试步骤，提高生产效率，有利于降低成本。

Description

半导体器件的缺陷测试结构、缺陷测试方法和金属前介质层的缺陷测试结构

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的缺陷测试结构、缺陷测试方法和金属前介质层的缺陷测试结构。

背景技术

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着65nm甚至更小特征尺寸的技术节点发展，随着器件尺寸不断的等比例缩小，也要求薄膜沉积的填隙能力(Gap-fill ability)有进一步的提升。例如，用于形成金属前介质层(Pre-Metal Dielectric，PMD)的高密度等离子体沉积磷硅玻璃工艺(High Density Plasma PhosphoSilicate Grass，HDPPSG)，实践证明在90nm技术节点的逻辑电路制造中，采用HDPPSG工艺在栅极结构之间窗口内填充的金属前介质层具有良好的填隙能力。但是，对于65nm甚至更小特征尺寸的技术节点，由于栅极结构之间窗口的深宽比进一步提高，利用HDPPSG工艺形成的金属前介质层中不可避免的产生空洞缺陷，这种缺陷会影响半导体器件的可靠性。

图1为一种半导体器件的俯视图，该半导体器件包括：被浅沟槽隔离结构60(STI)分隔绝缘的有源区10和有源区20，有源区10和有源区20之上的栅极30，栅极30之间的间隙40内填充有金属前介质层(图中未示出)，以及与有源区10连接的金属接触塞A1和B1，与有源区20连接的金属接触塞A2和B2；由于间隙40具有较高的深宽比，因而沿着间隙40的方向形成长条状的空洞缺陷70(参见图2)。图2为图1沿D-D方向的剖视放大示意图，栅极30(参见图1)之间的金属前介质层50内具有长条状的空洞缺陷70，而实际生产过程中先形成金属前介质层50，然后刻蚀接触孔80和接触孔90，分别在接触孔80和接触孔90内填充金属从而形成金属接触塞A1、A2，空洞缺陷70把接触孔80和接触孔90连通，则填充金属后很可能导致器件的短路。

业内为克服上述的空洞缺陷进行了大量的技术改进，使得HDPPSG工艺的填隙能力有所提高，使得所述空洞缺陷并不能连通两个金属接触塞，而是与金属接触塞之间相隔的一定距离，可以避免器件的短路，如图3所示，金属接触塞A1、A2之间的长条状空洞缺陷70的一端与金属接触塞A1相距为D，在可靠性设计时会定义一个距离D的设计尺寸，当该距离D大于设计尺寸，能够避免器件短路和电击穿，从而保证器件的可靠性。如果所述距离D不满足设计尺寸的要求则需要及时对工艺进行调整，因此距离D的测试是沉积金属前介质层后很重要的质量检测步骤。

公开号为1854714的中国专利申请公开了一种利用微区覆膜进行缺陷分析的方法，该方法包括：提供一基板，该基板上至少包括一缺陷，在该缺陷的表面制作该微区的覆膜，确定该缺陷的位置，利用聚焦离子束技术(FocusedIon Beam，FIB)制作该缺陷的一测试试片，然后在电子显微镜下对该试片进行测试。FIB技术通常采用液态镓的离子束经过二次聚焦后对基板的表面进行物理碰撞，以实现切割、挖孔的目的，得到测试试片。

由于FIB会对基板造成一定的破坏，实际生产中往往在基板上单独设置一区域用以制作测试结构，该测试结构与批量产品同时制造，换言之，该测试结构具有相同的结构和制作工艺。例如，制作如图1所示的测试结构，采用FIB技术从栅极的一端开始沿垂直于栅极的方向E-E切割基板得到测试试片，然后在透射电子显微镜下检测是否有空洞缺陷，如果没有空洞缺陷，则切割位置向栅极的中部移动，沿垂直于栅极的方向F-F再次切割得到测试试片，直到在切割位置G-G检测到空洞缺陷为止，此时的切割位置G-G与第一次切割的位置E-E之间的距离即为距离D，如果所述距离D不满足设计尺寸的要求则需要及时对工艺进行调整。

然而问题在于，采用上述的缺陷测试结构需要采用FIB技术对基板进行多次的切割，而FIB技术本身不仅复杂而且昂贵，如此以来，在批量化的生产中使效率降低，影响集成电路制造的产能提升。

类似的，在其他的半导体制造过程中，例如浅沟槽隔离区的制造，也要向较大深宽比的沟槽中填充介质，同样产生所述的空洞缺陷，需要进行缺陷测试，采用现有的缺陷测试结构不利于提高生产效率和降低成本。

发明内容

本发明解决的问题是提供一种半导体器件的缺陷测试结构，使用该缺陷测试结构能够简单高效的检测出空洞缺陷，以提高生产效率。

本发明解决的另一问题是提供一种半导体器件的缺陷测试方法，能够简单高效的检测出空洞缺陷，以提高生产效率。

本发明解决的又一问题是提供一种金属前介质层的缺陷测试方法，能够简单高效的检测出金属前介质层中的空洞缺陷，以提高生产效率。

为解决上述问题，本发明的技术方案提供了一种半导体器件的缺陷测试结构，包括：

半导体基底；

半导体基底上的n条相互平行的沟槽，其中n为大于或等于3的自然数；

所述沟槽中填充的介质层；

在所述缺陷测试结构的俯视图中，所述各个沟槽一端的连线与沟槽的垂线相交成夹角β。

所述夹角β可以大于0度且小于90度。

本发明的技术方案还提供了一种半导体器件的缺陷测试方法，包括：

提供上述半导体器件的缺陷测试结构；

沿所述n条相互平行的沟槽的垂直方向切割半导体基底，所述切割线经过第M条沟槽的一端，得到所述缺陷测试结构的剖面试样，其中M为大于1且小于n的自然数；

检测所述的剖面试样以获得沟槽中的空洞缺陷与所述第M条沟槽的一端的距离D。

所述获得沟槽中的空洞缺陷与所述第M条沟槽的一端的距离D可以包括：

确定出现空洞缺陷的第一条沟槽与所述第M条沟槽的距离T；

由公式D＝T×tgβ计算得到所述距离D。

所述切割可以采用聚焦离子束技术或者机械切割技术。

所述检测可以采用电子显微技术检测。

此外，本发明的技术方案还提供了一种金属前介质层的缺陷测试结构，包括：

半导体基底；

所述半导体基底上的有源区和将有源区隔离的浅沟槽隔离区；

所述有源区上的n+1条相互平行的栅极，栅极之间的n条相互平行的沟槽，其中n为大于或等于3的自然数；

所述沟槽中填充的金属前介质层，所述缺陷测试结构的俯视图中，所述n条相互平行沟槽一端的连线与沟槽的垂线相交成夹角β。

所述夹角β可以大于0度且小于90度。

与现有技术相比，上述技术方案具有以下优点：

所提供的半导体器件的缺陷测试结构中，沟槽均错位平行排列，即沟槽一端的连线与沟槽垂直方向相交，而沟槽中空洞缺陷的一端与沟槽一端的距离基本相同，则空洞缺陷也是错位平行排列，这样以来，采用本发明技术方案提供的半导体器件缺陷测试方法，沿着与沟槽垂直方向的切割线从位于中部的沟槽的一端开始切过沟槽，之后的沟槽中的空洞缺陷均被该切割线穿过，从而在剖面中露出。相对于传统的缺陷测试结构，本发明技术方案提供的缺陷测试结构和测试方法，仅一次切割就能获得露出空洞缺陷的剖面试样，然后通过计算得到空洞缺陷的一端与沟槽一端的距离，而不必利用复杂且昂贵的FIB技术切割多次，因此能够节约测试步骤，提高生产效率，有利于降低成本。

上述技术方案提供的金属前介质层的缺陷测试结构，栅极和栅极之间的沟槽相互平行错位排列，即沟槽一端的连线与沟槽垂直方向相交，而沟槽中填充的金属前介质层内的空洞缺陷一端与沟槽一端的距离基本相同，则空洞缺陷也是错位平行排列，可以仅一次切割就能获得露出空洞缺陷的剖面试样，然后通过计算得到空洞缺陷的一端与沟槽一端的距离，而不必利用复杂且昂贵的FIB技术切割多次，因此能够节约测试步骤，提高生产效率，有利于降低成本。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为现有技术一种半导体器件的俯视图；

图2为图1沿D-D方向的剖视放大图；

图3为现有技术另一种半导体器件的剖视放大图；

图4为实施例一中金属前介质层的缺陷测试结构的俯视图；

图5为图4沿C-C方向的剖视放大图；

图6为图4沿切割线B-B方向的剖视放大图；

图7为图4的局部放大图；

图8为实施例二中浅沟槽隔离区的缺陷测试结构的俯视图；

图9为图8沿B’-B’方向的剖视放大图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本发明的实施例提供了一种半导体器件的缺陷测试结构，包括：

半导体基底；

半导体基底上的n条相互平行的沟槽，其中n为大于或等于3的自然数；

所述沟槽中填充的介质层；

在所述缺陷测试结构的俯视图中，所述各个沟槽一端的连线与沟槽的垂线相交成夹角β。

所述夹角β可以大于0度且小于90度。

本发明的实施例还提供了一种半导体器件的缺陷测试方法，包括：

提供上述半导体器件的缺陷测试结构；

沿所述n条相互平行的沟槽的垂直方向切割半导体基底，所述切割线经过第M条沟槽的一端，得到所述缺陷测试结构的剖面试样，其中M为大于1且小于n的自然数；

检测所述的剖面试样以获得沟槽中的空洞缺陷与所述第M条沟槽的一端的距离D。

所述获得沟槽中的空洞缺陷与所述第M条沟槽的一端的距离D可以包括：

确定出现空洞缺陷的第一条沟槽与所述第M条沟槽的距离T；

由公式D＝T×tgβ计算得到所述距离D。

所述切割可以采用聚焦离子束技术或者机械切割技术。

所述检测可以采用电子显微技术检测。

此外，本发明的实施例还提供了一种金属前介质层的缺陷测试结构，包括：

半导体基底；

所述半导体基底上的有源区和将有源区隔离的浅沟槽隔离区；

所述有源区上的n+1条相互平行的栅极，栅极之间的n条相互平行的沟槽，其中n为大于或等于3的自然数；

所述沟槽中填充的金属前介质层，所述缺陷测试结构的俯视图中，所述n条相互平行沟槽一端的连线与沟槽的垂线相交成夹角β。

所述夹角β可以大于0度且小于90度。

实施例一

本实施例以检测金属前介质层的空洞缺陷为示例，结合附图4至图7详细说明半导体器件的缺陷测试结构和缺陷测试方法。

本实施例中，所述半导体器件的缺陷测试结构用于测试金属前介质层内的空洞缺陷，所述半导体器件的缺陷测试结构即为金属前介质层的缺陷测试结构。图4为所述金属前介质层的缺陷测试结构的俯视图，该缺陷测试结构包括：半导体基底(图中未示出)，所述基底上的有源区110和有源区120，上述有源区110和有源区120之间的浅沟槽隔离区130，有源区110和有源区120之上的24条相互平行的栅极140，所述栅极140之间形成的23条相互平行的沟槽150，沟槽150中填充的金属前介质层(图中未示出)，所述23条沟槽150的一端的连线A-A与沟槽150的垂直方向B-B相交。

有源区110和有源区120中具有源极和漏极(图中未示出)，所述源极和漏极由离子注入工艺形成；浅沟槽隔离区130的材料包括但不限于氧化硅；栅极140的材料包括但不限于掺杂多晶硅，采用低压化学气相沉积法(LPCVD)通过硅烷分解反应制备多晶硅，然后进行多晶硅掺杂形成栅极140，栅极140和有源区之间具有栅极介质层(图中未示出)，栅极140的两侧还具有栅极侧墙(图中未示出)；金属前介质层可以由一层或层叠的介质层组成，其材料包括但不限于未掺杂的二氧化硅(USG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或具有低介电常数材料中的一种或其组合，所述具有低介电常数材料包括但不限于黑钻石(BlackDiamond，BD)或coral^TM，(美国Novellus公司low-k产品)，一般采用具有较强填隙能力的高密度等离子体化学气相沉积法(HDPCVD)制备。

图5为图4沿C-C方向的剖视放大图，栅极140之间的沟槽150具有较大的深宽比，采用HDPCVD工艺填充沟槽150后形成的金属前介质层160不能将沟槽150填满，因而形成空洞缺陷170，该空洞缺陷170在图4的俯视图中为沟槽150中的长条线170。

图7为图4中沟槽150一端的局部放大图，空洞缺陷170的一端与沟槽150的一端具有一定的距离D，本实施例中所述的缺陷测试结构即用于测量该距离D的尺寸，距离D满足设计尺寸，表明HDPCVD形成的金属前介质层能够避免器件短路和电击穿，从而保证器件的可靠性。

如图4所示，所述23条沟槽150的一端的连线A-A与沟槽150的垂直方向B-B的夹角β大于0度且小于90度，即23条沟槽150错位平行排列，每条沟槽150的线宽相同，并且每条沟槽150之间的栅极140线宽相同，对于每条沟槽中填充的金属前介质层都是在同一工艺中制作，因此每条沟槽中的空洞缺陷170的一端与沟槽一端的距离D也基本相同。

本实施例所述的缺陷测试方法如下：

步骤1：提供所述金属前介质层的缺陷测试结构。在半导体基底上单独设置一区域用于形成缺陷测试结构，按照设计的图案，与批量产品在同样的工艺流程中形成如图4所示的缺陷测试结构，这样可以保证缺陷测试结构的生产工艺与批量产品的工艺相同，则利用缺陷测试结构即可检测金属前介质层中的空洞缺陷的一端与沟槽150的距离D(见图7)。

步骤2：沿沟槽150的垂直方向切割半导体基底，如图4所示，切割线B-B经过左起第11条沟槽151的一端，从而得到所述缺陷测试结构的剖面试样，从左起第15条沟槽152开始，切割线B-B穿过空洞缺陷170，左起第16条沟槽152以后的空洞缺陷170都被切割线B-B穿过。该沟槽151位于相互平行的沟槽系列的中部，如果有偶数条沟槽，则沟槽151可以为沟槽系列中部的两条沟槽的任一条。当然，切割线B-B也可以经过第M条沟槽的一端，得到所述缺陷测试结构的剖面试样，其中M为大于1且小于23的自然数。

切割半导体基底采用聚焦离子束技术(FIB)，将液态镓的离子束经过二次聚焦后对基底的表面进行物理碰撞，在镓离子撞击基底的位置，基底中的原子被打出，于是在基底上形成具有一定形状和深度的凹槽，凹槽的侧壁即为剖面试样。

切割半导体基底也可以采用传统的机械切割技术，然后通过抛光、离子减薄得到剖面试样。如此以来，可以不必使用较复杂和昂贵的聚焦离子束技术，有利于提高测试效率、降低成本。

步骤3：采用电子显微技术检测所述的剖面试样，确定沟槽中的空洞缺陷与该沟槽的一端的距离D。在后续工艺中，将在金属前介质层中形成分别连接有源区110和有源区120与金属互连层的两个金属接触塞A1、A2(见图3)，金属接触塞A1、A2与空洞缺陷170两端相距均为距离D，该距离D的尺寸可以决定金属接触塞A1、A2之间的介质能否被击穿，因此为保证器件的可靠性需要检测沟槽150中空洞缺陷170的一端与沟槽一端的距离D是否满足设计尺寸，也就是本实施例所述缺陷测试方法所要检测的目标。

具体结合图4和图6所示：图6为图4沿切割线B-B方向的剖视放大图。确定切割线B-B第一次切割到空洞缺陷170的沟槽(即左起第15条沟槽152)与第11条沟槽151在垂直于沟槽方向上的距离T；然后由公式D＝T×tgβ计算得到所述距离D。

本实施例中的缺陷测试方法由于缺陷测试结构中沟槽150均错位平行排列，而沟槽150中的空洞缺陷170的一端与沟槽一端的距离D基本相同，则空洞缺陷170也是错位平行排列，沿着与沟槽垂直方向的切割线B-B从沟槽151开始切过沟槽，然后切割线B-B切过沟槽中的介质层，而直到沟槽152开始，切割线B-B切过空洞缺陷170(见图7)，之后向右的沟槽中的空洞缺陷170均被切割线B-B穿过，从而在剖面中露出。相对于传统的缺陷测试结构，本实施例所述的缺陷测试方法仅一次切割就能获得露出空洞缺陷的剖面试样，然后通过计算得到所述距离D，而利用复杂且昂贵的FIB技术切割多次才能切割到空洞缺陷，因此能够节约测试步骤，提高生产效率，有利于降低成本。

以上实施例中所述的缺陷测试结构中包括24条栅极和栅极之间的23条沟槽，事实上并不仅限于此，可以包括n+1条栅极和栅极之间的n条沟槽(其中n为大于3或等于3的自然数)，也能够实现同样的效果，在此不再赘述。

除此以外，所述的半导体器件的缺陷测试结构和缺陷测试方法还可以用于测试浅沟槽隔离区中的空洞缺陷具体将在以下实施例中详细说明。

实施例二

本实施例以测试浅沟槽隔离区的空洞缺陷为示例，结合附图8至图9详细说明所述半导体器件的缺陷测试结构和缺陷测试方法。

图8为所述浅沟槽隔离区的缺陷测试结构的俯视图，该缺陷测试结构包括：半导体基底(图中未示出)，所述基底上的有源区210，隔离绝缘有源区210的浅沟槽隔离区260，所述浅沟槽隔离区260填充于相应的沟槽250内，图8中所示6条沟槽250相互平行错位排列，6条沟槽250一端的连线A’-A’与的沟槽250的垂直方向B’-B’相交，夹角为大于0度且小于90度的锐角。浅沟槽隔离区260的材料包括但不限于氧化硅，采用具有较强填隙能力的高密度等离子体化学气相沉积法(HDPCVD)制备。

图9为图8沿B’-B’方向的剖视放大图，浅沟槽隔离区260所填充的沟槽250具有较大的深宽比，采用HDPCVD工艺填充沟槽250后形成的浅沟槽隔离区260不能将沟槽250填满，因而形成空洞缺陷270，该空洞缺陷270在图8所示的俯视图中为浅沟槽隔离区260的沟槽250中的长条线270。

空洞缺陷270的一端与沟槽250的一端具有一定的距离D’，本实施例中所述的缺陷测试结构即用于测量该距离D’的尺寸，距离D’满足设计尺寸，表明HDPCVD形成在沟槽250内的浅沟槽隔离区260能够将各个有源区210充分隔离绝缘，避免器件短路和电击穿，从而保证器件的可靠性。

如图8所示，所述6条沟槽250一端的连线A’-A’与沟槽250的垂直方向B’-B’的夹角大于0度且小于90度，即6条浅沟槽隔离区260错位平行排列，每条浅沟槽隔离区260的线宽相同，对于每条浅沟槽隔离区260都是在同一工艺中制作，因此每条空洞缺陷170的一端与沟槽250一端的距离D’也基本相同。

本实施例所述的缺陷测试方法如下：

步骤1’：提供所述浅沟槽隔离区的缺陷测试结构。在半导体基底上单独设置一区域用于形成该缺陷测试结构，按照设计的图案，与批量产品在同样的工艺流程中形成如图8所示的缺陷测试结构，这样可以保证缺陷测试结构的生产工艺与批量产品的生产工艺相同，则利用缺陷测试结构即可检测浅沟槽隔离区260中的空洞缺陷的270一端与填充浅沟槽隔离区260的沟槽250一端的距离D’。

步骤2’：沿沟槽250的垂直方向切割半导体基底，如图8所示，切割线B’-B’经过左起第2条浅沟槽隔离区260的一端，从而得到所述缺陷测试结构的剖面试样，从左起第3条浅沟槽隔离区260开始，切割线B’-B’穿过空洞缺陷270，左起第3条沟槽隔离区260以后的空洞缺陷270都被切割线B’-B’穿过。

切割半导体基底采用聚焦离子束技术(FIB)，将液态镓的离子束经过二次聚焦后对基底的表面进行物理碰撞，在镓离子撞击基底的位置，基底中的原子被打出，于是在基底上形成具有一定形状和深度的凹槽，凹槽的侧壁即为剖面试样。

切割半导体基底也可以采用传统的机械切割技术，然后通过抛光、离子减薄得到剖面试样。如此以来，可以不必使用较复杂和昂贵的聚焦离子束技术，有利于提高测试效率、降低成本。

步骤3’：采用电子显微技术检测所述的剖面试样，确定沟槽隔离区中的空洞缺陷与该沟槽隔离区一端的距离D’。图9为图8沿切割线B’-B’方向的剖视放大图。确定切割线B’-B’第一次切割到空洞缺陷270的沟槽(即左起第3条沟槽隔离区)与第2条沟槽隔离区在垂直于沟槽隔离区方向上的距离T；然后由公式D’＝T’×tgβ计算得到所述距离D’。

相对于传统的缺陷测试结构，本实施例所述的缺陷测试方法仅一次切割就能获得露出空洞缺陷的剖面试样，然后通过计算得到所述距离D’，而利用复杂且昂贵的FIB技术切割多次才能切割到空洞缺陷，因此能够节约测试步骤，提高生产效率，有利于降低成本。

不仅限于实施例二中的具有6条浅沟槽隔离区的结构，还可以包括n条浅沟槽隔离区(其中n为大于3或等于3的自然数)，也能够实现同样的效果，在此不再赘述。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。本发明技术方案所提供的半导体器件的缺陷测试结构和缺陷测试方法还可以用于其他较大深宽比的沟槽中填充介质的空洞缺陷测试。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1、一种半导体器件的缺陷测试结构，其特征在于，包括：

半导体基底；

半导体基底上的n条相互平行的沟槽，其中n为大于或等于3的自然数；

所述沟槽中填充的介质层；

在所述缺陷测试结构的俯视图中，所述各个沟槽一端的连线与沟槽的垂线相交成夹角β。

2、根据权利要求1所述的半导体器件的缺陷测试结构，其特征在于，所述夹角β大于0度且小于90度。

3、一种半导体器件的缺陷测试方法，其特征在于，包括：

提供如权利要求1或2所述半导体器件的缺陷测试结构；

沿所述n条相互平行的沟槽的垂直方向切割半导体基底，所述切割线经过第M条沟槽的一端，得到所述缺陷测试结构的剖面试样，其中M为大于1且小于n的自然数；

检测所述的剖面试样以获得沟槽中的空洞缺陷与所述第M条沟槽的一端的距离D。

4、根据权利要求3所述的半导体器件的缺陷测试方法，其特征在于，所述获得沟槽中的空洞缺陷与所述第M条沟槽的一端的距离D包括：

确定出现空洞缺陷的第一条沟槽与所述第M条沟槽的距离T；

由公式D＝T×tgβ计算得到所述距离D。

5、根据权利要求4所述的半导体器件的缺陷测试方法，其特征在于，所述切割采用聚焦离子束技术或者机械切割技术。

6、根据权利要求4所述的半导体器件的缺陷测试方法，其特征在于，所述检测采用电子显微技术检测。

7、一种金属前介质层的缺陷测试结构，其特征在于，包括：

半导体基底；

所述半导体基底上的有源区和将有源区隔离的浅沟槽隔离区；

所述有源区上的n+1条相互平行的栅极，栅极之间的n条相互平行的沟槽，其中n为大于或等于3的自然数；

所述沟槽中填充的金属前介质层，所述缺陷测试结构的俯视图中，所述n条相互平行沟槽一端的连线与沟槽的垂线相交成夹角β。

8、根据权利要求7所述的半导体器件的缺陷测试结构，其特征在于，所述夹角β大于0度且小于90度。

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