CN101533218A - 微影图形成形方法 - Google Patents

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Abstract

本发明是有关于一种微影图形成形方法，包含下列步骤：形成一第一光阻图形于一基板上，第一光阻图形包含多个开口；形成一第二光阻图形于该第一光阻图形的该等开口间，且该第二光阻图形至少包含一开口；以及移除第一光阻图形以曝露第一光阻图形所覆盖的基板的部分。本发明的微影图形成形方法可以降低生产成本及降低关键尺寸的变化影响。

Description

微影图形成形方法
技术领域
本发明涉及一种微影图形成形方法，特别是涉及一种用以形成接触孔及沟槽的微影图形成形方法。
背景技术
半导体技术在现代仍然持续地朝着更小的尺寸在迈进。近年来在尺寸上，已经演进到65奈米、45奈米，甚至更小的工艺(工艺即制程，本文均称为工艺)。用来产生微小集成电路布局的光阻层，通常具有较高的长宽比。在上述的情形下，如何维持一个理想的关键尺寸(critical dimension；CD)，将因众多影响因素而提升困难度。光阻层的关键尺寸即为其中一项面临挑战的项目。举例来说，在微影图形成形工艺中，光阻层容易遭受图形崩毁(pattern collapse)以及关键尺寸降低的影响，而使得工艺结果并不理想。
由此可见，上述现有的微影图形成形工艺在加工方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般工艺方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的微影图形成形方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的微影图形成形工艺存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的微影图形成形方法，能够改进一般现有的微影图形成形工艺，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的微影图形成形方法存在的缺陷，而提供一种新的微影图形成形方法，所要解决的技术问题是使其能够利用而轻易地实现。
本发明的另一目的在于，提供一种新的微影图形成形方法，所要解决的技术问题是使其可以降低生产成本及降低关键尺寸的变化影响。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种微影图形成形(lithography patterning)方法，其包括以下步骤：形成一第一光阻图形于一基板上，该第一光阻图形包含多个开口；形成一第二光阻图形于该第一光阻图形的该等开口间，且该第二光阻图形至少包含一开口；以及移除该第一光阻图形以曝露该第一光阻图形所覆盖的该基板的部分。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影图形成形方法，其中所述的第一光阻图形包含一正型光阻物质，该第二光阻图形包含一负型光阻物质。
前述的微影图形成形方法，其中所述的第一光阻图形在一蚀刻过程中，该第一光阻图形具有高于该第二光阻图形的一蚀刻率。
前述的微影图形成形方法，其中所述的移除该第一光阻图形的步骤包含经由实施一蚀刻过程以相对该第二光阻图形而选择性地移除该第一光阻图形。
前述的微影图形成形方法，其中所述的移除该第一光阻图形的步骤，还包含：施加一溶剂以溶解该第一光阻图形，其中该溶剂可溶解该第一光阻图形，但该溶剂不溶解该第二光阻图形。
前述的微影图形成形方法，其中所述的移除该第一光阻图形的步骤后还包含一步骤：蚀刻该基板对应于该第二光阻图形的该至少一开口的部分，形成多个接触孔于基板上。
前述的微影图形成形方法，其中所述的移除该第一光阻图形的步骤后还包含一步骤：蚀刻该基板对应于该第二光阻图形的该至少一开口的部分，以形成多个沟槽于基板上。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种微影图形成形方法，其包括以下步骤：
形成一正型光阻图形于一基板上，该正型光阻图形包含多个正型光阻物质；形成一负型光阻层于该基板上，该负型光阻层形成于该等正型光阻物质间所定义出的多个开口间，其中该正型光阻图形包含未被该负型光阻层覆盖的一顶部表面；对该负型光阻层进行曝光，以定义出该基板上多个未曝光的负型光阻物质；以及施加一溶剂以移除该正型光阻图形。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影图形成形方法，其中所述的施加该溶剂以移除该正型光阻图形的步骤包含：施加一显影液(developing solution)以移除该正型光阻图形及该等未曝光的负型光阻物质。
前述的微影图形成形方法，其中所述的负型光阻层是以一旋转涂布(spin-on coating)方式形成，藉由调整该旋转涂布方式的一旋转速度，以形成厚度较该第一正型光阻图形为薄的该负型光阻层。
前述的微影图形成形方法，其中所述的负型光阻层是以一旋转涂布(spin-on coating)方式形成，藉由调整该旋转涂布方式形成的该负型光阻层的一表面张力，以形成厚度较该第一正型光阻图形为薄的该负型光阻层。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种微影图形成形方法，其包括以下步骤：形成一正型光阻图形于一基板上；形成一负型光阻层于该基板上及该正型光阻图形上；对该负型光阻层进行图形化，以形成一负型光阻图形于该基板上；以及施加一蚀刻过程以选择性地移除该正型光阻图形，以形成该负型光阻图型所定义出的多个开口。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影图形成形方法，其中形成该负型光阻层具有高于该正型光阻图形的一顶部表面。
前述的微影图形成形方法，其中所述的基板包含一半导体物质层及一介电物质层在该半导体物质层上。
前述的微影图形成形方法，其还包含一步骤：蚀刻该基板对应于该负型光阻图形定义出的该等开口。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明微影图形成形方法至少具有下列优点及有益效果：本发明的微影图形成形方法，优点在于能够利用，而轻易地实现。
综上所述，本发明是有关于一种微影图形成形方法，包含下列步骤：形成一第一光阻图形于一基板上，第一光阻图形包含多个开口；形成一第二光阻图形于该第一光阻图形的该等开口间，且该第二光阻图形至少包含一开口；以及移除第一光阻图形以曝露第一光阻图形所覆盖的基板的部分。本发明可以降低生产成本及降低关键尺寸的变化影响。本发明不论在图形成形方法或功能上皆有较大的改进，在技术上有显著的进步，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1至图8是本发明微影图形成形方法一实施例中的各步骤中一半导体装置的侧剖面图。
图9是本发明微影图形成形方法一实施例的流程图。
图10至图13是本发明微影图形成形方法的另一实施例中的各步骤中一半导体装置的侧剖面图。
100：半导体装置            110：基板
112：物质层                114：光掩膜层
116：物质层                118：正型光阻图形
120：负型光阻图形          121：开口
130：半导体装置
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的微影图形成形方法其具体实施方式、步骤、特征及其功效，详细说明如后。
以下的说明揭露了许多不同的实施例，揭示了一些特别的组合元件及设置。但这些实施例仅为一些举例，因此并非限制本发明的范围。举例来说。形成一第一物件于一第二物件上的叙述，可能包含第一及第二物件是直接接触形成的实施例，也可能包含有其他物件形成于第一及第二物件中间的实施例，因此第一及第二物件并未直接接触。除此之外，本发明的实施例的叙述，可能重复使用一些参考元件标号在不同的实施例中。这些重复的元件标号是为了简化及清楚地说明，而并非表示不同的实施例间是具有关系。
图1至图8是本发明微影图形成形方法一实施例中，一半导体装置100在不同的工艺阶段中的剖面图。图9是本发明微影图形成形方法200一实施例的流程图。
请参阅图1及图9所示，本发明一较佳实施例的微影图形成形方法的第一步骤是步骤202，形成一底部物质(underlying material)层于基板110上。基板110可以为其他适合半导体工艺的物质，包括锗、硅锗或砷化镓。更进一步地，基板110可以为其他适合的基本半导体(elementarysemiconductor)物质如钻石或适合的复合半导体物质如碳化硅、砷化铟、磷化铟或适合的合金半导体物质如硅碳锗合金、磷砷化镓或磷砷化铟。另外，基板110亦可为一非半导体物质，如玻璃基板，以形成薄膜电晶体液晶显示装置，或是熔融石英块(fused quartz)、试剂氟化钙(calciumfluoride)以形成一光掩膜(光掩膜即光罩，本文均称为光掩膜)。基板110更包含不同的离子布植区域、介电物质及多层电路连接。在不同的实施例中，基板110随着不同的微电子元件，如互补式金氧半场效电晶体、影像感测器、记忆体单元或电容性元件，而包含不同的布植物质。基板110亦可包含不同的传导物质及介电物质的组合，以连接或分开不同的微电子元件。基板110尚可包含一个或多个物质层形成在其上。
底部物质层包含多个薄膜层以在不同的应用中提供不同的功用。物质层112形成于基板110上。物质层112可以由硅、多晶硅、介电物质、导电物质或是其排列组合形成。在一实施例中，物质层112具有一介于100埃至9000埃的厚度。在另一较佳的实施例中，物质层112具有一介于1000埃至3500埃的厚度。物质层112在一实施例中包含一介电物质以形成一层间介电层(interlayer dielectric；ILD)或金属层间介电层(inter-metaldielectric；IMD)。介电层包含硅氧化物及/或具有一介电常数小于4的低介电常数介电物质。举例来说，低介电常数物质可以自掺氟的硅玻璃(fluorinated silica glass；FSG)、布植碳元素的硅氧化物、黑钻石、干凝胶(xerogel)、空气胶(aerogel)、掺氟的非晶系碳膜(fluorinatedamorphous carbon film)、聚对二甲苯(parylene)、苯并环丁烷(bis-benzoyclobutane；BCB)、SiLK介电树脂、聚亚酰胺(polyimide)及/或其他适当的多孔性高分子(porous polymeric)物质。介电层可以藉由旋转涂布方式、化学气相沉积法形成或其他合适的工艺形成。
一光掩膜层114接着形成于物质层112上。本实施例中，光掩膜层114是可由氮化硅、氮氧化硅或其他适合的物质，经由如化学气相沉积法的方式形成。在化学气相沉积法可做为形成氮化硅物质层的反应源(precursor)包含六氯硅烷(Hexachlorodisilane；HCD)、二氯硅烷(Dichlorodisilane)、有机硅先驱物质(BTBAS)(Bis(TertiaryButylAmino)Silane)、二硅乙烷(Disilane；DS)。光掩膜层114是具有一介于50埃至1000埃的厚度，并在之后的蚀刻物质层112及/或基板110的工艺中，做为一遮罩。
接着，一物质层116形成于光掩膜层114上以减少微影曝光工艺中的反射。在一实施例中，物质层116包含一抗反射物质(anti-reflectivecoating；ARC)或底部抗反射物质(bottom anti-reflective coating；BARC)。在一实施例中，底部抗反射物质是包含一有机底部抗反射物质，是可以旋转涂布方式形成。物质层116是具有一介于50埃至500埃的厚度。在其他实施例中，光掩膜层114是可做为遮罩及抗反射物质，而不须要底部抗反射物质层116。在其他实施例中，依不同的应用，将有不同的物质所组合的物质层。
请继续参阅图1及图9所示，微影图形成形方法200在步骤204中，形成一正型光阻图形118于基板上。正型光阻是表示，被曝光的部分将会被移除。在一实施例中，一正型光阻层形成于基板上并经由一第一微影工艺形成如图1所示的正型光阻图形118。正型光阻图形118包含多个正型光阻物质，正型光阻物质之间具有多个开口，以使部分的底部物质层曝露出来。第一微影工艺是使用一微影系统及一第一光掩膜。正型光阻图形118的开口是由一预先设定于第一光掩膜上的集成电路图样形式所定义出来。在一实施例中，正型光阻物质彼此间具有一间隔，是为正型光阻图形中，一正型光阻物质至邻近的正型光阻物质间的距离。间隔是为一介于50nm至200nm的距离。一较佳的实施例中，此间隔为100nm。第一光阻图形118的厚度是介于500埃至5000埃。在其中一实施例，正型光阻图形118的厚度是介于500埃至3000埃，或介于500埃至1500埃。形成正型光阻图形118的第一微影工艺可为光阻覆盖、软烤(soft baking)、光掩膜对齐(mask aligning)、曝光、曝后烤(post-exposure baking)、显影(developing)及硬烤(hardbaking)的工艺形成。其中曝光工艺是藉由一射线，而对半导体装置100进行曝光。
请参阅图2及图9所示，微影图形成形方法200在步骤206中，形成一负型光阻层120于基板上。负型光阻层120形成于底部物质层及正型光阻图形118上，并形成于正型光阻的开口间。负型光阻层120覆盖于半导体装置100上，并使负型光阻层120的顶部表面低于正型光阻图形118，而正型光阻图形118并未被负型光阻层120所覆盖。一实施例中，负型光阻层120是被调整为具有一较高的表面张力，以使负型光阻层120的顶部表面未形成在正型光阻图形118的顶部表面。以形成厚度较该第一正型光阻图形为薄的负型光阻层120。另一实施例中，旋转涂布方式的速度是被调整至一较快的速度，以使负型光阻层120的顶部表面未覆盖正型光阻图形118的顶部表面。又一实施例中，负型光阻层120是可被一溶剂所溶解，但该溶剂无法溶解正型光阻图形118。举例来说，负型光阻层120可溶于水，而正型光阻层图形118不溶于水，却可溶于一有机溶剂。
请参阅图3及图9所示，微影图形成形方法200在步骤208中，如图3所示，负型光阻层120经由一第二微影工艺被图案化以形成负型光阻图形120(此处是使用相同代号以避免混淆)。与正型光阻图形118类似，负型光阻图形120包含多个负型光阻物质及多个开口。负型光阻物质间是具有50nm至200nm的间隔距离。在开口间的底部物质层是未被覆盖。一实施例中，每个负型光阻物质是水平紧靠一正型光阻。第二微影工艺中，负型光阻层120是根据另一预先设定的集成电路结构图样形式的第二光掩膜及一微影系统进行曝光。第二微影图形成形工艺实质上可包含光阻曝后烤、显影及硬烤的工艺。
请参阅图4及图9所示，微影图形成形方法200在步骤210中，是移除正型光阻图形118。在一实施例中，将使用一可溶解正型光阻但无法溶解负型光阻的溶剂，以移除正型光阻图形118，而留下负型光阻图形。其他实施例中亦可使用一有机溶剂以选择性地移除正形光阻图形118。又一实施例中，正型光阻图形118亦可藉由步骤208中，第二微影图形成形工艺中的显影步骤移除。若以显影步骤移除，则步骤210即可与图形化负型光阻层的步骤合并为一而省略。在移除正型光阻图形118后，如图4所示，负型光阻层120中形成有多个开口121。开口121是由第一光掩膜及第二光掩膜所共同定义出，并经由上述的步骤所形成。
负型光阻图形120的结构是与正型光阻图形118相对，以形成双重成形的结构。在一实施例中，负型光阻图形120间的开口121是成一间隔分离(pitch splitting)的结构。在一实施例中，此间隔约为100nm。在一实施例中，正型光阻图形118及负型光阻图形120间，是具有一分离间隔，此分离间隔为正型光阻图形的正型光阻物质间或负型光阻图形的负型光阻物质间距离的一半，因此开口121所定义出的间隔变为一半，达成一更小的最小特征尺寸(minimum features size)。另一实施例中，开口121是用以形成金属线的接触孔或沟槽。
请参阅图5及图9所示，微影图形成形方法200在步骤212中，蚀刻底部物质层122。光掩膜层114在对应开口121的部分未被负型光阻层120覆盖而亦被蚀刻去，因此，负型光阻层120所定义的开口121亦延伸形成于光掩膜层114上。蚀刻工艺是使光掩膜层114具有较负型光阻层120高的蚀刻率。因此，对应开口121间未被覆盖的光阻层实质上在蚀刻工艺中跟着被移除。一实施例中，对应开口121间的底部抗反射物质116在此步骤的蚀刻工艺中被移除。另一实施例中，对应开口121间的底部抗反射层116是在步骤210中，随着移除正型光阻图形118的溶剂跟着被移除。
请参阅图6及图9所示，微影图形成形方法200在步骤214中，是在蚀刻对应负型光阻层120所定义的开口121的底部物质层后，移除负型光阻图形120。一光阻灰化(resist ashing)过程将用以移除光阻物质及未被覆盖的底部抗反射物质。步骤214可藉由湿式化学蚀刻过程或干式等离子体(等离子体即电浆，本文均称为等离子体)蚀刻过程来移除负型光阻层120。举例来说，一氧等离子体(oxygen plasma)蚀刻可用以移除负型光阻层120。除此之外，底部抗反射层116亦可藉由相同的等离子体蚀刻过程被移除。
介电物质层112是藉由图形化的光掩膜层114做为一硬光掩膜以进行蚀刻工艺，以使光掩膜层114所定义的开口成形于介电物质层112，如图7所示，是一半导体装置100的侧剖面图。介电物质层112对应至图形化的光掩膜层114开口部分处，是由干式或湿式蚀刻过程以蚀刻去而形成多个沟槽或接触孔在介电物质层112上。光掩膜层114在此步骤是做为一硬光掩膜，因此较介电物质层112具有较高的蚀刻阻抗。蚀刻过程是可使用适合的蚀刻气体如HBr、C12、SF6、02、Ar或He。光掩膜层114在蚀刻过程中将被消耗掉，剩余的部分将如图8所示被移除。
上述图1至图9的微影图形成形方法提供了一个微影双重图形成形方法。此微影图形成形方法以两次曝光及一底部物质层或基板的蚀刻过程实现，因此降低了生产成本及降低关键尺寸的变化影响。其他的优点尚有，举例来说，正型及负型光阻图形118及120间的叠对误差(overlay error)可能造成两个邻近的开口改变位置。然而，开口121的尺寸都已被维持限制住。因叠对误差造成各集成电路元件(如接触孔或金属线)的尺寸改变，将因为本发明的微影双重图形成形方法200而不会发生。
因为光掩膜层114是做为一硬光掩膜以进行底部物质层或基板的蚀刻，故选择高蚀刻阻抗的光掩膜层114后，本发明的微影图形成形方法可用以蚀刻更厚的物质层。在另一实施例中，由于底部物质层仅用一个蚀刻过程即完成，与习知的双重图形工艺及双重蚀刻工艺相较下，生产成本、生产率及生产品质都因此而改进。在另一实施例中，由于顶部物质层122是用以在移除底部物质层的蚀刻过程中，做为一硬光掩膜(hard mask)，因此正型及负型图形在上述蚀刻过程中不再做为蚀刻阻抗的功能，而可使正型及负型图形的厚度下降。在另一实施例中，因为光掩膜层114是做为一硬光掩膜以进行底部物质层或基板的蚀刻，故选择高蚀刻阻抗的光掩膜层114后，本发明的微影图形成形方法可用以蚀刻更厚的物质层。
本发明的第二实施例的微影图形成形方法200，请参阅图9至图13所示来进行说明。本实施例亦由步骤202，形成一底部物质层在基板110上开始，并在步骤204形成一正型光阻图形118于底部物质层上，与第一实施例相似。
请参阅图10及图9所示，微影图形成形方法200在步骤206中，形成一负型光阻层120于基板上。负型光阻层120如图10所示，形成于底部物质层及正型光阻图形118上。负型光阻层120覆盖于半导体装置130上，并使负型光阻层120的顶部表面高于正型光阻图形118，因此正型光阻图形118亦被负型光阻层120所覆盖。在一实施例中，形成在正型光阻图形118上的负型光阻层120具有50埃至100埃的厚度。旋转涂布方式将被使用以形成一具有平坦表面的负型光阻层120在半导体装置100上。一实施例中，正型光阻图形118对在步骤210所使用的蚀刻剂，具有一较负型光阻层120为低的蚀刻阻抗。另一实施例中，正型光阻图形118包含一化学放大器光阻(chemical amplifier；CA)。化学放大器光阻包含一光酸产生剂(photoacid generator；PAG)，是可在微影曝光工艺中分解而形成酸，并由于催化反应而产生更多酸。更进一步的实施例中，负型光阻是不与正型光阻图形产生的酸起反应。
请参阅图11及图9所示，微影图形成形方法200在步骤208中，如图3所示，负型光阻层120经由一第二微影工艺被图案化以形成负型光阻图形120。与正型光阻图形118类似，负型光阻图形120包含多个负型光阻物质及多个开口。在开口间的底部物质层是未被覆盖。第二微影工艺中，负型光阻层120是根据另一预先设定的集成电路结构图样形式的第二光掩膜及一微影系统进行曝光。第二微影图形成形工艺实质上可包含光阻曝后烤、显影及硬烤的工艺。
请参阅图12及图9所示，微影图形成形方法200在步骤210中，是移除正型光阻图形118。在一实施例中，将使用一蚀刻剂，其中正型光阻对蚀刻剂的蚀刻阻抗较低，但负型光阻对蚀刻剂的蚀刻阻抗较高，以移除正型光阻图形118，而留下负型光阻图形。其他实施例中亦可使用一有机蚀刻剂以选择性地移除正形光阻图形118。一实施例中，对应于负型光阻图形120的开口的底部抗反射物质层在上述蚀刻步骤中部分或完全地被移除。在移除正型光阻图形118后，如图12所示，负型光阻层120中形成有多个开口121。开口121是由第一光掩膜及第二光掩膜所共同定义出，并经由上述的步骤所形成，以形成接触孔或沟槽。
第二实施例中的微影图形成形方法200在形成负型光阻层的开口121后，还包含如第一实施例所述的后续步骤。举例来说，微影图形成形方法200还包含步骤212如图13所示，以蚀刻光掩膜层114，如同第一实施例的步骤212。本实施例的步骤214亦如图6所示及第一实施例的步骤214所述，移除负型光阻层120。微影图形成形方法200还包含下列步骤：蚀刻光掩膜层114下的介电物质层112并移除光掩膜层。
本发明的微影图形成形方法200的其他的实施例是如上所述，各种的更动与润饰，在不脱离本发明的精神和范围下，均在本发明的保护范围内。在一实施例中，多数接触孔可由正型及负型图形118及120所定义，并形成于介电物质层112上。其他实施例中，正型及负型图形118及120亦定义多数沟槽，并形成于介电物质层112上。另一实施例中，底部抗反射物质层及/或光掩膜层可不须形成。又一实施例中，正型及负型图形118及120是直接形成于基板110上。
用以曝光的射线可为紫外线或深紫外线(extreme ultraviolet；EUV)，如一具有248nm波长的氟化氪准分子激光(KrF excimer laser)或一具有193nm波长的氟化氩准分子激光(ArF excimer laser)。微影图形成形工艺可以利用其他的曝光模式或技术，如正轴(on-axis)、偏轴(off-axis)、四极(quadripole)、磁偶极(dipole)曝光技术。微影图形成形工艺亦可由其他方法所取代，如无光掩膜微影(maskless lithography)、电子束曝光(electron-beam writing)、离子束曝光(ion-beam writing)及分子模印(molecular imprint)。第一及第二光掩膜亦可与其他微影图形成形技术相配合。举例来说，第一或第二光掩膜图形可使用相位偏移光掩膜(PSM)形成较二元式光掩膜(binary mask)更佳的图形。
一实施例中，正型光阻图形包含一化学放大器光阻，而于另一实施例中，负型光阻图形包含一对酸不起反应的物质。更进一步的实施例中，负型光阻层包含合成橡胶(synthetic rubber resin)、双丙稀酸胺(bis-acrylamide)及芳香烃溶剂(aromatic solvent)。正型光阻层包含邻甲酚树脂(novolac resin)、重氮萘醌(diazonaphthoquinone)以做为感光剂(photoacitve compound；PAC)，并以聚乙二醇单甲醚(PGME)做为溶剂。其他实施例中，负型光阻层为含硅物质以使负型光阻具有较正型光阻为高的蚀刻阻抗。
如前所述，正型光阻图形的移除步骤210可合并在步骤208中实施。举例来说，一用以对负型光阻层显影的显影溶液，可被调整或设定于可同时移除正型光阻图形。
在另一实施例中，微影图形成形方法200包含一在形成负型光阻层120前，施加在正型光阻图形118的光阻固化过程。固化过程可使第一光阻图形118更坚固而不致因形成负型光阻层时的微影图形成形工艺而变形。固化工艺包含热固化工艺，或紫外线固化、离子布植轰击(ion-implantbombard)、电子束处理或上述工艺的组合。在其他实施例中，第一光阻图形118上亦可在进行第二微影工艺前覆盖一层物质，以强化或保护正型光阻物质。这层物质可为一聚合物物质，形成在正型光阻图形118上以提供保护，例如一具有50埃至500埃厚度的底部抗反射物质。
因此本发明提供了一微影图形成形方法。微影图形成形方法包含形成一第一光阻图形于一基板上，第一光阻图形包含多个开口；形成一第二光阻图形于基板上，其中第二光阻图形是位于第一光阻图形的开口间，且第二光阻图形至少包含一开口；以及移除第一光阻图形以曝露第一光阻图形所覆盖的基板的部分。
在本方法中，其中第一光阻图形包含一正型光阻物质，第二光阻图形包含一负型光阻物质。在一蚀刻过程中，该第一光阻图形具有高于该第二光阻图形的一蚀刻率。移除第一光阻图形的步骤包含是经由实施一蚀刻过程以相对第二光阻图形而选择性地移除第一光阻图形。移除第一光阻图形的步骤，还包含：施加一溶剂以溶解第一光阻图形。移除第一光阻图形的步骤，还包含：施加一溶剂以溶解第一光阻图形，其中溶剂可溶解第一光阻图形，但溶剂不可溶解第二光阻图形。在移除第一光阻图形后更包含一步骤：蚀刻基板对应于第二光阻图形的至少一开口的部分。蚀刻基板的步骤是形成多个接触孔在基板上。蚀刻基板的步骤是形成多个沟槽于基板上。
本发明在另一实施例中，更提供了一微影双重图形成形方法。微影双重图形成形方法包含下列步骤：形成一正型光阻图形于一基板上，正型光阻图形包含多个正型光阻物质；形成一负型光阻层于基板上，负型光阻层是形成于正型光阻物质间所定义出的多个开口间，其中正型光阻图形包含未被负型光阻层覆盖的一顶部表面；对负型光阻层进行曝光，以定义出基板上多个未曝光的负型光阻物质；以及施加一溶剂以移除正型光阻图形。
在本方法中，其中PGME施加该溶剂以移除该正型光阻图形的步骤是包含：施加一显影液(developing solution)以移除正型光阻图形及未曝光的负型光阻物质。负型光阻层是以一旋转涂布(spin-on coating)方式形成。旋转涂布方式是经由调整一旋转速度，以形成厚度较第一正型光阻图形为薄的负型光阻层。旋转涂布方式包含是经由调整负型光阻层的一表面张力，以形成厚度较第一正型光阻图形为薄的负型光阻层。
本发明的另一实施例中，还提供了一微影双重图形成形方法。微影双重图形成形方法包含下列步骤：形成一正型光阻图形于一基板上；形成一负型光阻层于基板上及正型光阻图形上；对负型光阻层进行图形化，以形成一负型光阻图形于基板上；以及施加一蚀刻过程以选择性地移除正型光阻图形，以形成负型光阻图型所定义出的多个开口。
在本方法中，其中形成负型光阻层是具有高于正型光阻图形的一顶部表面。负型光阻层的厚度是高于正型光阻图形的厚度50埃至100埃。基板是包含一半导体物质层。基板还包含一介电物质层在半导体物质层上。微影图形成形方法，还包含一步骤：蚀刻基板对应于该负型光阻图形定义出的开口。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (15)

1、一种微影图形成形方法，其特征在于其包括以下步骤：
形成一第一光阻图形于一基板上，该第一光阻图形包含多个开口；
形成一第二光阻图形于该第一光阻图形的该等开口间，且该第二光阻图形至少包含一开口；以及
移除该第一光阻图形以曝露该第一光阻图形所覆盖的该基板的部分。
2、根据权利要求1所述的微影图形成形方法，其特征在于其中所述的第一光阻图形包含一正型光阻物质，该第二光阻图形包含一负型光阻物质。
3、根据权利要求1所述的微影图形成形方法，其特征在于其中所述的第一光阻图形在一蚀刻过程中，该第一光阻图形具有高于该第二光阻图形的一蚀刻率。
4、根据权利要求1所述的微影图形成形方法，其特征在于其中所述的移除该第一光阻图形的步骤包含经由实施一蚀刻过程以相对该第二光阻图形而选择性地移除该第一光阻图形。
5、根据权利要求1所述的微影图形成形方法，其特征在于其中所述的移除该第一光阻图形的步骤，还包含：施加一溶剂以溶解该第一光阻图形，其中该溶剂可溶解该第一光阻图形，但该溶剂不溶解该第二光阻图形。
6、根据权利要求1所述的微影图形成形方法，其特征在于其中所述的移除该第一光阻图形的步骤后还包含一步骤：蚀刻该基板对应于该第二光阻图形的该至少一开口的部分，形成多个接触孔于基板上。
7、根据权利要求1所述的微影图形成形方法，其特征在于其中所述的移除该第一光阻图形的步骤后还包含一步骤：蚀刻该基板对应于该第二光阻图形的该至少一开口的部分，以形成多个沟槽于基板上。
8、一种微影图形成形方法，其特征在于其包括以下步骤：
形成一正型光阻图形于一基板上，该正型光阻图形包含多个正型光阻物质；
形成一负型光阻层于该基板上，该负型光阻层形成于该等正型光阻物质间所定义出的多个开口间，其中该正型光阻图形包含未被该负型光阻层覆盖的一顶部表面；
对该负型光阻层进行曝光，以定义出该基板上多个未曝光的负型光阻物质；以及
施加一溶剂以移除该正型光阻图形。
9、根据权利要求8所述的微影图形成形方法，其特征在于其中所述的施加该溶剂以移除该正型光阻图形的步骤包含：施加一显影液以移除该正型光阻图形及该等未曝光的负型光阻物质。
10、根据权利要求8所述的微影图形成形方法，其特征在于其中所述的负型光阻层是以一旋转涂布方式形成，藉由调整该旋转涂布方式的一旋转速度，以形成厚度较该第一正型光阻图形为薄的该负型光阻层。
11、根据权利要求8所述的微影图形成形方法，其特征在于其中所述的负型光阻层是以一旋转涂布方式形成，藉由调整该旋转涂布方式形成的该负型光阻层的一表面张力，以形成厚度较该第一正型光阻图形为薄的该负型光阻层。
12、一种微影图形成形方法，其特征在于其包括以下步骤：
形成一正型光阻图形于一基板上；
形成一负型光阻层于该基板上及该正型光阻图形上；
对该负型光阻层进行图形化，以形成一负型光阻图形于该基板上；以及
施加一蚀刻过程以选择性地移除该正型光阻图形，以形成该负型光阻图型所定义出的多个开口。
13、根据权利要求12所述的微影图形成形方法，其特征在于其中形成该负型光阻层具有高于该正型光阻图形的一顶部表面。
14、根据权利要求12所述的微影图形成形方法，其特征在于其中所述的基板包含一半导体物质层及一介电物质层在该半导体物质层上。
15、根据权利要求12所述的微影图形成形方法，其特征在于其还包含一步骤：蚀刻该基板对应于该负型光阻图形定义出的该等开口。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102147568A (zh) * 2010-02-09 2011-08-10 台湾积体电路制造股份有限公司 光刻图案化方法及双重图案化方法
CN103000497A (zh) * 2011-09-15 2013-03-27 南亚科技股份有限公司 形成刻蚀掩膜的方法
WO2013071631A1 (zh) * 2011-11-18 2013-05-23 深圳市华星光电技术有限公司 完成小线距的导线制作方法
US8741552B2 (en) 2009-02-11 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US9613869B2 (en) 2015-06-25 2017-04-04 International Business Machines Corporation FinFET devices
CN107275058A (zh) * 2016-04-08 2017-10-20 许铭案 充电线圈及其制造方法
CN108231796A (zh) * 2018-01-03 2018-06-29 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7972926B2 (en) * 2009-07-02 2011-07-05 Micron Technology, Inc. Methods of forming memory cells; and methods of forming vertical structures
JP2012174976A (ja) * 2011-02-23 2012-09-10 Tokyo Electron Ltd パターンの形成方法
US9081280B2 (en) 2011-02-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist having improved extreme-ultraviolet lithography imaging performance
US8598712B2 (en) 2011-06-20 2013-12-03 United Microelectronics Corp. Semiconductor structure formed by double patterning technique
US9105590B2 (en) 2011-08-10 2015-08-11 United Microelectronics Corp. Semiconductor structure having material layers which are level with each other and manufacturing method thereof
US8691651B2 (en) 2011-08-25 2014-04-08 United Microelectronics Corp. Method of forming non-planar FET
US8729716B2 (en) 2011-10-31 2014-05-20 United Microelectronics Corp. Alignment accuracy mark
US8546202B2 (en) 2011-11-09 2013-10-01 United Microelectronics Corp. Manufacturing method for semiconductor structures
US8486587B2 (en) 2011-12-20 2013-07-16 United Microelectronics Corp. Method for correcting layout pattern and method for manufacturing photomask
KR101581603B1 (ko) * 2011-12-29 2015-12-30 인텔 코포레이션 이중 패터닝 리소그래피 기술
US8785115B2 (en) 2012-02-09 2014-07-22 United Microelectronics Corp. Photoresist removal method and patterning process utilizing the same
US8778604B2 (en) 2012-04-24 2014-07-15 United Microelectronics Corp. Mask set for double exposure process and method of using the mask set
US9104833B2 (en) 2012-04-24 2015-08-11 United Microelectronics Corp. Mask set for double exposure process and method of using the mask set
US9256133B2 (en) * 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
US9171898B2 (en) 2012-11-13 2015-10-27 United Microelectronics Corp. Method for manufacturing semiconductor layout pattern, method for manufacturing semiconductor device, and semiconductor device
US8930860B2 (en) 2012-11-14 2015-01-06 United Microelectronics Corp. Layout decomposition method and method for manufacturing semiconductor device applying the same
US8739083B1 (en) 2012-11-14 2014-05-27 United Microelectronics Corp. Layout decomposition method and method for manufacturing semiconductor device applying the same
US8741507B1 (en) 2013-01-16 2014-06-03 United Microelectronics Corp. Method for separating photomask pattern
US8701052B1 (en) 2013-01-23 2014-04-15 United Microelectronics Corp. Method of optical proximity correction in combination with double patterning technique
US8627242B1 (en) 2013-01-30 2014-01-07 United Microelectronics Corp. Method for making photomask layout
US8822328B1 (en) 2013-03-07 2014-09-02 United Microelectronics Corp. Method for patterning semiconductor structure
US8951918B2 (en) 2013-03-27 2015-02-10 United Microelectronics Corp. Method for fabricating patterned structure of semiconductor device
US9230812B2 (en) 2013-05-22 2016-01-05 United Microelectronics Corp. Method for forming semiconductor structure having opening
US9274413B2 (en) 2013-09-11 2016-03-01 United Microelectronics Corp. Method for forming layout pattern
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
JP5719948B2 (ja) * 2014-02-12 2015-05-20 Hoya株式会社 光学素子の製造方法
JP5907634B2 (ja) * 2015-03-23 2016-04-26 Hoya株式会社 光学素子の製造方法
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
US10515847B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming vias and method for forming contacts in vias

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58193544A (ja) * 1982-05-07 1983-11-11 Fujitsu Ltd レジストパタ−ン形成方法
US4568631A (en) * 1984-04-30 1986-02-04 International Business Machines Corporation Process for delineating photoresist lines at pattern edges only using image reversal composition with diazoquinone
JPS62166520A (ja) 1986-01-20 1987-07-23 Nec Corp 微細パタ−ンのパタ−ニング法
JPH0253060A (ja) 1988-08-18 1990-02-22 Matsushita Electron Corp 半導体装置の製造方法
JPH02125620A (ja) 1988-11-05 1990-05-14 Mitsubishi Electric Corp パターン形成方法
JPH03270227A (ja) 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP2919004B2 (ja) 1990-07-12 1999-07-12 沖電気工業株式会社 パターン形成方法
JPH05136033A (ja) 1991-11-13 1993-06-01 Hitachi Ltd パターン形成方法及びその装置
JPH07130631A (ja) * 1993-11-05 1995-05-19 Sanyo Electric Co Ltd パターン形成方法及びそれを利用した半導体記憶装置の製造方法
US5667940A (en) 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
JPH10150027A (ja) 1996-11-19 1998-06-02 Nittetsu Semiconductor Kk 半導体装置の微細レジストパターンの形成方法
JP4198778B2 (ja) * 1998-03-30 2008-12-17 三菱電機株式会社 半導体装置の製造方法
US6221562B1 (en) 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
KR20000045425A (ko) 1998-12-30 2000-07-15 김영환 반도체 소자의 미세패턴 형성방법
JP3974295B2 (ja) 1999-09-24 2007-09-12 株式会社東芝 パターン形成方法
JP2001251038A (ja) 2000-03-03 2001-09-14 Nippon Mektron Ltd 回路基板のレジストパタ−ン形成法
US6358856B1 (en) * 2000-11-21 2002-03-19 Advanced Micro Devices, Inc. Bright field image reversal for contact hole patterning
US7399709B1 (en) 2002-09-27 2008-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary replacement of material
JP3884415B2 (ja) 2003-07-22 2007-02-21 株式会社東芝 パターン形成方法及び半導体装置の製造方法
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7482280B2 (en) 2005-08-15 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a lithography pattern
US7959818B2 (en) 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
JP5216253B2 (ja) * 2007-06-21 2013-06-19 東京応化工業株式会社 レジストパターン形成方法
JP2009053547A (ja) 2007-08-28 2009-03-12 Tokyo Ohka Kogyo Co Ltd パターン形成方法及び被覆膜形成用材料
JPWO2009054413A1 (ja) 2007-10-25 2011-03-03 日産化学工業株式会社 半導体装置の作製方法
US7935477B2 (en) 2007-11-30 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench
JP5051240B2 (ja) 2007-12-14 2012-10-17 Ｊｓｒ株式会社 パターン形成方法
JP2009194248A (ja) 2008-02-15 2009-08-27 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9323155B2 (en) 2007-11-30 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US8741552B2 (en) 2009-02-11 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
CN102147568A (zh) * 2010-02-09 2011-08-10 台湾积体电路制造股份有限公司 光刻图案化方法及双重图案化方法
CN103000497A (zh) * 2011-09-15 2013-03-27 南亚科技股份有限公司 形成刻蚀掩膜的方法
CN103000497B (zh) * 2011-09-15 2015-06-17 南亚科技股份有限公司 形成刻蚀掩膜的方法
WO2013071631A1 (zh) * 2011-11-18 2013-05-23 深圳市华星光电技术有限公司 完成小线距的导线制作方法
US10224247B2 (en) 2015-06-25 2019-03-05 International Business Machines Corporation FinFET devices
US9685507B2 (en) 2015-06-25 2017-06-20 International Business Machines Corporation FinFET devices
US10014221B2 (en) 2015-06-25 2018-07-03 International Business Machines Corporation FinFET devices
US10141402B2 (en) 2015-06-25 2018-11-27 International Business Machines Corporation FinFET devices
US9613869B2 (en) 2015-06-25 2017-04-04 International Business Machines Corporation FinFET devices
US10276658B2 (en) 2015-06-25 2019-04-30 International Business Machines Corporation FinFET devices
US10319640B2 (en) 2015-06-25 2019-06-11 International Business Machines Corporation FinFET devices
US10699962B2 (en) 2015-06-25 2020-06-30 Tessera, Inc. FinFET devices
US11145551B2 (en) 2015-06-25 2021-10-12 Tessera, Inc. FinFET devices
US11615988B2 (en) 2015-06-25 2023-03-28 Tessera, LLC FinFET devices
CN107275058A (zh) * 2016-04-08 2017-10-20 许铭案 充电线圈及其制造方法
CN107275058B (zh) * 2016-04-08 2019-09-17 许铭案 充电线圈及其制造方法
CN108231796A (zh) * 2018-01-03 2018-06-29 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

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