CN101470770B - 集成电路及构造集成电路的方法 - Google Patents

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Abstract

本发明公开了一种集成电路及构造集成电路的方法。构造集成电路的方法包括：选择模块拼片然后使用拼片产生功能电路布图。从经过验证的拼片库中选择执行预定功能、并且具有大约相同长度和宽度尺寸的模块拼片。这些拼片具有嵌入在它们的上有源层中的输入—输出端。使用拼片产生集成电路的功能电路布图。在很多具体实现中，集成电路的物理布图不包括布线步骤。然后在拼片的功能电路之上增加互连层，并且将所述输入—输出端连接到位于功能电路布图的周边处的键合焊盘。产生对应于功能电路布图的芯片数据，然后产生对应于芯片数据的中间掩模，基于中间掩模在晶圆上形成集成电路。

Description

集成电路及构造集成电路的方法
技术领域
本发明涉及集成电路(IC)的设计和布图，尤指一种集成电路及构造集成电路的方法。
背景技术
在图1中，通过例子图示了由一个内核电路和输入/输出(I/O)端构成的传统IC的例子。内核电路典型地包括几个功能块。例如，在多输出电源管理集成电路(PMIC)中，内核电路包括几个线性调节器，各种开关式DC-DC(直流—直流)转换器，系统控制和排序电路，监管电路等。典型地，如在图2中通过例子示出的，内核电路中的每个功能块具有连线到键合(bond)焊盘的端子，这些键合焊盘位于IC的周边，通过引线键合连接到封装脚。另一种方式，可以使用芯片尺寸封装(Chip-Scale Packaging，CSP)，使用顶部金属重新分配层(RDL)重新布置I/O端子的位置，并且焊料凸块或焊料球设置在重新分配的I/O焊盘上，这样集成电路能够翻转过来，安装在芯片载体叠层基板上。该封装工艺通常称为“倒装芯片”技术。
特别地，图1示出了由内核电路101和I/O端子105构成的传统集成电路的一个例子。图2示出了具有键合引线205的集成电路，键合引线205将集成电路的键合焊盘连接到封装引脚210，该封装脚按照现有技术焊接至传统的印刷电路板(未示出)。内核电路101典型地由几个功能块115组成。例如(不限于)，在多输出PMIC中，内核电路可包括几个线性调节器，各种开关式DC-DC转换器，系统控制和排序电路，监管电路等。典型地，如在图2中通过例子示出的，在内核电路101中的每个功能块115具有连线到键合焊盘120的端子，键合焊盘120位于集成电路周边，通过引线键合205连接到封装脚210。该种封装方式会产生与内部布线相关的有害寄生现象，这些内部布线是指从内核电路101中的功能块115到I/O端子105以及从I/O端子105通过引线键合205和封装引线210到PCB的布线。
不幸地是，在传统的引线键合型封装中，现有技术会产生与从内核中的功能块到I/O焊盘的内部集成电路互连相关的有害寄生电阻，寄生电容，和寄生电感(寄生现象)问题，以及与引线键合和封装脚相关的有害寄生现象问题。此外，在有引线键合和封装脚的封装中组装集成电路不必要地浪费了空间，这在一些空间有限的应用中是个严重的问题。在倒装芯片CSP的情况下，现有技术也会产生重分配层(RDL)布线寄生现象的问题。
此外，现有技术方法缺少易于重新配置或重新安排以创造新产品或衍生产品的能力。例如，增加新功能块将需要集成电路的全部重新布图，以便将附加电路纳入其中。相反，通过将电路保留在集成电路中并且禁止其工作，或删除该电路，实现功能块的去除。在前面一种情况下，裸片(die)尺寸和成本不是最优的，而后一种情况下，集成电路重新布图需要额外的研究和开发时间和资源，这非常昂贵。在两种情况下，增加或去掉电路对现存产品进行改进或创建新产品，增加了风险和成本。
鉴于以上所述，需要一种用于开发高度集成的PMIC的改进方法，其减少不需要的IC到PCB(印刷线路板)的寄生现象，降低开发风险，并且与先前方案相比允许更短的集成电路和系统开发时间。
发明内容
本发明所要解决的技术问题是提供一种集成电路及构造集成电路的方法，可以减少不需要的IC到PCB(印刷线路板)的寄生现象，降低开发风险，并且与先前方案相比允许更短的集成电路和系统开发时间。
为了解决以上技术问题，本发明提供了如下技术方案：
本发明提供了一种集成电路(IC)和其制造方法。该IC构造方法包括步骤：指定多个适合于特定最终应用的需要的拼片(tile)模块，每个模块拼片被配置成执行预定功能并且进一步构造使其有大约相同的长度和宽度尺寸。使用拼片模块按照标准IC制造工艺来规范和形成IC，该标准IC制造工艺还可包括将I/O端子和/或键合焊盘嵌入模块拼片的上层的步骤。在该优选实施例中，IC的物理功能电路布图不包括布线的步骤。功能还包括：配置模块拼片使其具有可编程性能参数，并且基于可编程参数来配置模块拼片相互间有利地协作。
在可选实施例中，可进一步包括下列步骤的任何组合：配置至少一个模块拼片使其至少具有一个可编程性能参数，所述可编程性至少在形成IC之后是起作用的；基于可编程参数来配置多个模块拼片，使其彼此间有利地协作，所述可编程性至少在IC形成之后是起作用的，并且是可操作的，以将所述多个协作模块拼片重新配置成所需的协作配置。
还可以提供实现任何前述功能的步骤。
在其它实施例中，提供了包括IC裸片的IC，所形成的IC裸片在其有源层中包括多个模块拼片，每个模块拼片被配置执行预定的功能，并且进一步被配置使得有近似相同的长度和宽度尺寸，并且暴露嵌入在有源层中的输入/输出(I/O)端，所述I/O端子与相应的多个模块拼片的电路单元进行电通信，并且是可操作的以与在装配中使用的焊料球或凸块连接，以及功能性地将IC连接到印刷线路板(PCB)。配置某些实施例以将每个模块拼片配置有一套标准化的连接器，这些连接器通信性地互连模块拼片，其中由每个模块拼片包括的标准化互连器的至少一部分设置在模块拼片中(或模块拼片上)大约固定的位置，由此方便了相邻模块拼片的相应的标准化互连器之间的对准和互连。其它实施例还包括被配置到至少一个拼片中的接口电路，所述接口电路是可操作的以适当地将所述至少一个接口配置的拼片连接到所述标准化的互连器。配置其它实施例，使得至少一个模块拼片进一步包括存储器存储设备，例如可以是控制其相关拼片的功能或特性的易失或非易失存储器。
在本发明的可选实施例中，可进一步包括下列组件/特征的任何组合：配置顶部金属重分配层(RDL)以将I/O端子重新布线到给定的模块拼片内的不同位置，或布线到一个或多个其它模块拼片，由此实现基于IC裸片的多个可选IC封装引脚分配，或适应传统的IC封装类型；配置晶圆级芯片尺寸封装(CSP)以合适地封装IC裸片由此可操作用于与PCB的直接的功能连接，其中IC器件不包括I/O重分配布线或中间芯片载体；至少一个模块拼片用作线性调节器，开关式DC-DC转换器，电荷泵，电池充电器，监视电路，测量电路，监管电路或控制和排序电路；配置至少一个模块拼片至少具有一个可编程性能参数，特征和/或功能；至少一个模块拼片是电源调节器，并且所述至少一个性能参数是输入/输出电流/电压电特性，启动简档特性，稳态操作特性，动态瞬时响应特性，故障情况处理特性，或调节器的关断特性；拼片之间的主控制器单元可操作用于选择性地互连模块拼片的输入和/或输出以基于可编程参数相互间有利地协作，所述可编程性是可操作的以将多个协作模块拼片重新配置成为需要的协作配置；其中IC器件包括具有多个输出信号的模块拼片，并且，其中所述主控制单元被配置控制至少多个协作模块拼片中的某一些模块拼片的上电特性(例如，开通时间，斜坡上升率或一个输入到另一个的跟踪)和/或关断特性；其中配置主控制器，以进一步单个地控制至少多个协作模块拼片中的某一些模块的至少一个启动特性(例如，启动序列顺序和定时，或斜坡率和跟踪细节)。
在一个这样的可选实施例中，顶部金属重分配层将I/O端子重新布线到位于组合模块拼片的周边的键合焊盘，以向IC封装的封装引脚提供引线键合。在一个实施例中，键合焊盘位于组合模块拼片的边线外部。在另一个实施例中，键合焊盘位于由组合模块拼片定义的有源区域的周边处。组合模块拼片之上的键合焊盘是所知的有源区域上的键合焊盘(BOAC)。重新分配I/O端子启动引线键合封装允许PMIC得到更快的设计和更有效的实现，即使寄生现象没有因采用芯片尺寸封装而减少。
在另一实施例中，集成电路包括功能电路，输入—输出端，键合焊盘和互连层。由第一模块拼片和第二模块拼片定义功能电路。第一模块拼片执行第一预定功能，第二模块拼片执行第二预定功能。第一模块拼片和第二模块拼片有近似相同的长度和宽度尺寸。输入—输出端嵌入在第一模块拼片的上有源层中。输入—输出端与功能电路电通信。互连层构成于功能电路之上，并且将输入—输出端连接到键合焊盘。键合焊盘位于功能电路的边线的外面。互连层使得能够实现多个可选引线键合封装引脚分配，而不改变输入—输出端或在第一或第二模块拼片上任何其它输入—输出端的位置。
本发明另提供一种构造集成电路的方法，包括选择模块拼片，然后使用模块拼片产生用于集成电路的功能电路布图。从已得到验证的模块拼片库中选择执行预定功能并且有近似相同的长度和宽度尺寸的模块拼片。第一模块拼片具有嵌入在第一模块拼片的上有源层中的输入—输出端。使用第一模块拼片和其它模块拼片产生用于集成电路的功能电路布图。在模块拼片的功能电路之上给功能电路布图增加互连层。互连层将输入—输出端连接到位于功能电路布图的周边处的键合焊盘。产生对应于功能电路布图的芯片数据。产生对应于芯片数据的中间掩模(mask reticle)。然后基于中间掩模在晶圆上形成集成电路。
在本发明的其它实施例中，至少一个所述的被暴露的端子被嵌入或嵌合在模块拼片或类似的几何结构中。并且，在某些实施例中，没有一个被暴露的端子被嵌入所述的模块拼片或类似的几何结构中。
本发明采用的集成电路及构造集成电路的方法，减少了不需要的IC到PCB(印刷线路板)的寄生现象，降低开发风险，并且与先前方案相比允许更短的集成电路和系统开发时间。
附图说明
在附图中，以举例方式而非限制性地展示了本发明。图中，相同的标号表示类似的部件。
图1和图2示出了传统IC布图的例子。其中，图1(现有技术)示出了由一个内核电路和I/O端子构成的传统IC的例子，图2(现有技术)示出了具有引线键合的IC，所述引线键合将IC的I/O端子连接到焊接至印刷线路板(PCB)的封装脚；
图3A示出了一个示例模块拼片结构的典型布图，包括为芯片尺寸封装(CSP)而合适设置的功能电路和嵌入I/O端子；
图3B示出了形成电源管理集成电路PMIC典型需要的某些内核调节器拼片的几个可选实施例；
图4示出了一个示例模块PMIC，其包括带有嵌入I/O端子、存储器、接口电路以及连接拼片的标准信号总线的固定尺寸的拼片；—
图5A和5B示出了用可编程明暗控制驱动白色LED背光的示例可编程通用I/O(GPIO)。其中，图5A示出了具有电流调节输出的可编程GPIO，而图5B示出了具有脉宽调制(PWM)电流调节输出的可编程GPIO；
图6A和6B示出了上电跟踪，一致跟踪和比例跟踪的二个例子。其中，图6A示出了比例跟踪，图6B示出了一致跟踪；
图7A和7B示出了按照本发明实施例的扩展输出驱动和增加输出功率的示例并行调节器拼片的安置方式；
图8A，8B和8C示出了按照本发明实施例的示例二拼片连接安置方式；
图9示出了按照本发明实施例用于开发PMIC的示例方法；
图10A和10B示出了具有I/O端子的示例模块IC布图，这些I/O端子在拼片内重新配置或重新设置在其它拼片内或者重新分配在拼片的外部并且环绕IC的周边放置；
图11A和11B示出了将在拼片内的I/O端子重新布线到环绕IC周边的键合焊盘的顶部金属重分配层。
【部分符号说明】
I/O1  I/O2  I/O3  I/O4       输入/输出
VP                           电源电压
VO VO1 VO2 VO3               电压输出
VI N1 VI N2                   电压输入
CLK                           时钟
GPIO  GPIOx1  GPIOx2  GPIOx3  GPIOx4      通用输入/输出
LDOx1  LDOx2  LDOx3                       低压降输出
BAT                                       电池
REFGEN                                    参考源
MAG                                       放大
FREQ                                      频率
VOUT                                      输出电压
DAT                                       数据
具体实施方式
下面将参照附图讨论本发明的实施例。然而，本领域技术人员将容易理解在此参照这些附图给出的详细描述是用于解释的目的，因为本发明超出了这些有限的实施例。例如，应理解，本领域技术人员将按照本发明的教义得到根据具体应用的需要的多种可选和合适的方案，实现在此描述的任何给出的细节的功能，这超过了在下列描述和展示的实施例中的特定实现选择。也就是说，本发明存在各种修改和变更，这些修改和变更太多不能全部列出，但其全部落入本发明的范围。
现在将参照附图中示出的本发明实施例详细描述本发明。
本发明的某些实施例可能对于开发高度集成的PMIC特别有用。这些实施例建立了由可编程拼片阵列组成的模块划分集成电路，这些可编程拼片定义了具有直接连接到PCB的I/O端子的功能电路布图。本发明的实施例提供了较小型的总体方案，减少了不需要的IC到PCB的寄生现象，降低了开发风险，并且与传统方案相比，允许更短的IC和系统开发时间。
图3示出了按照本发明实施例用于IC的示例模块拼片结构阵列。本实施例利用构造IC的模块划分方法，将产品开发风险最小化，改善了新产品投放市场的时间，减少了整体IC和最终系统方案的大小，并且普遍地消除了不需要的寄生现象。在下列描述中，“模块”指功能块，例如(不限于)，低压差(LDO)稳压器，DC-DC转换器，升降压式转换器的一部分，电池充电器，模拟—数字转换器，数字—模拟转换器，微控制器，实时时钟，通用输入/输出电路等。并且“拼片”是指一个模块组或多个模块组。
图3A示出了按照本发明实施例一个示例模块拼片结构的典型布图，包括为芯片尺寸封装(CSP)而合适设置的功能电路和嵌入I/O端子；图3B图示了按照本发明实施例形成PMIC通常需要的某些内核调节器拼片的几个可选实施例。在图3B中示出的示例拼片包括各种形式的开关DC-DC转换器拼片，LDO拼片，电池充电器拼片和GPIO拼片。在图3A中，拼片301包括功能电路块305和嵌入I/O端子310这二部分。在图3B中示出的代表性拼片仅是对构成PMIC有用的拼片的几个例子。本领域技术人员按照本发明的教义将容易地认识到，在本发明的实质和范围内能够构造很多其它拼片和端子配置，形成满足一个宽范围的最终应用需要的多种PMIC产品。能够构造类似于图3中的例子示出的拼片301的各种拼片，并且排列在一个阵列中以形成如同在图4中的例子示出的完整的PMIC。
图4示出了按照本发明的实施例由固定尺寸的拼片301构成的范例模块PMIC，该固定尺寸的拼片301具有嵌入I/O端子310，存储器410，接口电路420，和连接各拼片的标准信号总线430。在本发明的优选实施例中，标准信号总线430是一个标准化的连接器组，其通信地互连拼片301，并且包括专用信号线，通信信号线，控制信号线和电源及接地总线，且其中包含于每个拼片301中的标准信号总线430的部分被设置在大致固定的位置，由此便于相邻模块拼片的相应标准信号总线430之间的排列整齐和互连。
在一个实施例中，基于模块拼片阵列的PMIC被封装在一个晶圆级CSP中，能够直接连接到PCB不需I/O重分配或中间芯片载体。晶圆级芯片尺寸封装允许焊料球或焊料凸块直接放置在嵌入拼片301的I/O端子310上。该方法一般消除了很多(如果不是全部的话)在现有技术中发现的不需要的寄生现象和区域浪费，这种寄生现象和区域浪费是由于IC内核中的功能电路和封装脚之间大的物理分离造成的。在某些实施例中，如果最终用户需要，可以使用可选的重分配(互连)层将I/O端子310重新布线到拼片301上的不同位置或穿过拼片301到IC上的其它位置，以允许各种CSP引脚分配具有相同的裸片或适应传统的键合或BGA型封装。其它合适的封装包括，但不限于，SOIC，SSOP，TSSOP，QSOP，MSOP，MLF/QFN，LQFP，MQFP，TQFP，PLCC，MCP，PDIP。正如本领域技术人员将理解的，且如上所述，对于这些引脚封装，I/O焊盘需要被重新分配，以便引线键合到封装引脚(参看图10A和10B用于具有I/O端子的模块IC的其它示例布图，这些I/O端子被重新放置在拼片内和/或重新定位于其它拼片中或重新分配在拼片外并且围绕模块IC的周边放置)。
前述模块划分方法的另一个方面是能够很容易和快速地重新安排拼片301，以根据所需要的特定最终系统应用提供多种功能和引脚分配的可选组合。假定I/O端子310嵌入到拼片301中，由于与从内核到外围的I/O端子310重新放置和重新布线相关的有害的寄生现象和寄生信号耦合(如果一般没有消除)，性能下降的风险大大减少到可接受的等级。在本发明的优选实施例中，拼片301具有固定尺寸或近似固定的尺寸，例如(不限于)，在一个边上为0.5mm的倍数(例如，0.5×0.5mm，0.5×1mm，1×1mm，1×1.5mm，1×2mm等)，I/O端子310固定放置在一个0.5mm栅格上，正如在图3中通过例子示出的。拼片能够通过任意合适的旋转而实现，或沿着垂直或水平轴或翻转以适应所有传统IC布图配置。此外，当构造IC时，可以定制部分拼片属性或设计细节。
在本发明的某些具体实施例中，拼片可以包括标准电源和控制信号总线，这使得拼片能够被自动地放置和连接到一起，由此拼片连接起来形成一个集成的可伸缩的电源网格和控制/通信互连网络，在图4中图示了这样一个例子。应理解，这有点类似于数字标准单元上的电源总线，使得标准单元被自动地放置并且电源总线连续延伸穿过一排标准单元逻辑。某些预期的控制，通信和电源信号包括，但不限于：(a)“专用的”，固定用途的信号，诸如(不限于)，电压参考信号和电压源，电流参考信号和电流源，振荡器信号，时钟定时和同步信号，用于编程和通信的数据和地址信号，模拟或数字电微调信号，包括模拟接地、数字接地和信号接地检测的各种接地信号，包括模拟内核电源、数字内核电源、I/O电源和非易失性存储器(NVM)编程电源的各种电源信号，和(b)“非专用的”模拟和/或数字信号，能够由一个或多个模块提出要求用于拼片之间的连接，控制和/或通信。在本发明的某些实施例中，以至少部分基于存储在其相关存储器410中的信息至少配置一个模块拼片，来控制电和/或性能特性。在本发明的某些其它实施例中，至少配置一个模块拼片，用以产生至少由其它模块拼片可操作使用的电压参考信号和/或时钟信号。
在本发明的优选实施例中，拼片包含如图4中以举例形式示出的标准接口电路420，该电路允许标准控制，通信和电源信号的连接和电平偏移。每个拼片包含多路传输(mux)和去多路传输(demux)接口电路及编码器和解码器，它们能够对这些器件进行编程以从拼片到拼片连接“专用的”或“非专用的”信号。在本发明的优选实施例中，有16条“非专用的”信号线可供每个拼片使用，用于多路复用输入(mux-in)或多路复用输出(mux-out)控制信号。例如，一个拼片可以多路复用输出一个电源好信号给“非专用的”和未被要求的信号线之一，另一个拼片能够多路复用输入该信号以控制电源上电顺序。本领域技术人员将认识到在每个拼片内“非专用的”信号线和接口多路复用的很多潜在的用途。在拼片接口电路中还包括电平偏移电路以允许混合电源操作并且保证使用不同电源的拼片之间的合适通信。通过在每个拼片中包括一个用于通信和控制的固定用途/固定位置信号的标准总线，和电源及接地，以及用于连接、多路复用/去多路复用、和电平偏移这些信号的合适的接口电路，能够相对容易地安排和方便地重新安排拼片，以根据特定的最终需要，形成最优专用PMIC。在本发明的优选实施例中，构造具有近似固定的尺寸和标准互连信号和接口电路的如上所述的“即插即用”拼片，允许PMIC的快速开发。可以开发和连续改善模块和拼片综合库(该综合库包括，不限于，线性调节器，开关模式DC-DC转换器，电荷泵，电池充电器，监测电路，测量电路，监管功能块，控制和排序电路等)，与已经使用传统全定制设计和布图方法完成的相比，可以在显著缩短的时间内生产各种专用PMIC。可以从头开始，从规范要求到硅片，在数天内而不是数月内开发新的PMIC产品，就如当前用现有技术方法可以达到的。
为了按照本实施例快速开发和生产PMIC，如上所述，拼片301有标准尺寸，有标准信号和接口电路，并且可编程允许重新配置用于很多不同的最终应用。例如(不限于)，电源调节器模块的输出电压和电流是可编程的。在优选实施例中，其它一些功能，诸如，但不限于，调节器的启动简档，稳态操作，动态瞬时响应，故障状态处理，和调节器的关断特性也是可编程的，允许性能优化用于各种应用。
在本发明的优选实施例中，每个拼片包括如在图4中通过例子示出的相关存储器410，该存储器可由外部微处理器经PMIC主控制拼片进行编程。本实施例的拼片存储器可以通过最好地适应特定PMIC最终应用的任何合适的存储器技术得到实现，所说任何合适的存储器技术的一些普通的例子包括，但不限于，各种形式的易失和非易失存储器(NVM)或二种类型的组合。本实施例的主控拼片包括接口逻辑，其至少被配置以传递主微处理器通信和命令给拼片。每个拼片最好具有带有一个或多个唯一地址的某种存储器分配，这些唯一地址是由主微处理器经主控制拼片接口逻辑可寻址的。在本实施例的拼片中可寻址存储器的一个方面是存储器的每个位或字节最好具有一个唯一地址，否则，可以预料到在很多具体应用中将会有冲突，这常常是在一个典型系统中读写任何类型的存储器的一般规则。当多个拼片被配置在一起时，与将所有存储器合并在IC中的一个中心位置的传统方法相反，本实施例的存储器在这些拼片内的整个IC内分配。该分配的拼片存储器方法的另一个方面是，它实现了可伸缩性和灵活性(例如，增加拼片，移去拼片，和重新安排拼片相对容易)，不需要存储器和存储器接口和控制逻辑的耗时的专门重布图。在通过例子但非限制性描述的本发明的一个实施例中，在每个拼片中包括32位存储器，并且将其分成四个8位配置字节，下列示例描述基于此点。主控拼片利用多路复用地址/数据通信总线，其中相同的8条信号线在两阶段通信序列中既用于寻址又用于数据传输。在主拼片和目标拼片之间通信的第一阶段，主拼片将一个8位地址放置在通信总线上，该地址标识目标拼片并且在拼片内选择存储器字节。在第二阶段，使用这些相同的8线通信总线，将数据字节写到目标拼片中或从目标拼片中读出。
通过在每个拼片中包括存储器，前述的分配存储器体系结构在很多实际应用中能够实现极好的性能，而传统方法由于在中心位置内合并其大部分PMIC存储器(如果不是全部的话)导致效率降低。这样，本实施例提供了极通用的和可伸缩的PMIC体系结构，使得拼片能够容易地增加、减去、重新配置、和/或重安排，而不破坏从主微处理器到目标拼片的信息和通信流。此外，按照本发明的另一个方面，由于PMIC功能进行比例增加或减少以满足各种最终系统应用需要，因为存储器和存储器接口包含在拼片中，至少避免了耗时的专门重新布图和重连接，并且上面描述的标准互连总线保证了合适的连接和信号完整性。在优选的实施例中，编程参数可存储在NVM(非易失性存储器)中，设想NVM具有各种形式包括各种形式的一次性编程存储器或EPROM，或EEPROM或快闪存储器。
这种参数可编程能力的一个方面，至少因为一种产品能够满足很多应用而并没有严重地折衷产品性能和成本，为IC供应商和其客户有效地简化了计划和存货控制。在本发明的很多应用中，因为同一个IC能够经软件编程被重新配置来满足不同的最终系统需求，这既为IC供应商又为其用户实现了快速的产品上市时间。此外，在很多实际应用中，本发明还节省了材料成本，这是因为至少避免了创建多个产品选项而生产额外的中间掩模组的成本。对各种参数编程的能力能够取得额外的效率，所说各种参数包括，但不限于，输出电压和/或电流，动态瞬时响应，启动特性和关断行为。在某些实施例中，在某些或所有拼片中包括非易失性和易失性存储器的混合，以启动固定的功能和/或动态编程的“运行中(on-the-fly)”操作。
一个特别有用的可编程功能的应用例子是通用I/O(GPIO)电路，其提供监管和控制功能。GPIO包括(不限于)：数字输入和输出，以及模拟输入和输出。数字输入/输出功能包括但不限于：本领域技术人员所熟知的标准逻辑功能和驱动器。模拟输入包括但不限于：电压，电流，时间，频率，温度，压力等。模拟GPIO输入信号处理功能包括但不限于：缓冲、放大、或衰减单端或差分模拟输入，然后能够进行比较、测量、转换或使用用于控制。模拟输出功能包括但不限于：电压，电流，时间和频率参考和频率源。例如(不限于)，如在图5A和5B中通过例子描述的，可以编程GPIO提供输出电流源以通过可编程PWM调光来驱动白色LED(发光二极管)背光。
图5A和5B示出了按照本发明实施例，用可编程明暗控制来驱动白色LED背光的示例可编程GPIO。图5A示出了具有电流调节输出的可编程GPIO，及图5B示出了具有PWM电流调节输出的可编程GPIO。在图5A中示出的实施例中，放大器A1被提供有用于调节输出电流的可编程参考REFGEN。在图5B中示出的实施例中，输出电流通过放大器A2进行调节，并由提供可编程PWM频率和占空比的脉宽调制器PWMGEN接通和关断。按照本发明教义，本领域技术人员将容易地认识到，如何按照本发明的教义，将几乎任何模拟/数字功能块修改为标准的可编程模块。
作为更多的例子，图6A和6B示出了按照本发明实施例的可编程上电跟踪，一致跟踪和比例跟踪的二个例子。图6A示出了比例跟踪，而图6B示出了一致跟踪。在比例跟踪中，所有输出在同一时刻tF完成或设定到它们的最终调节输出值，但是，输出电压以不同的速率上升。在一致跟踪中，所有输出以相同速率上升，但他们在不同的时刻完成。对于包括多输出PMIC的实施例，主控制器模块或拼片可管理所有模块和拼片的上电顺序和关断控制。对于上电，可以对主控制器进行编程以控制这样一些功能诸如但不限于：开通时间，斜坡上升速率，以及随着主控制器上电，一个特定的输出是否应该跟踪另一输出。例如(不限于)，通过利用启动顺序列表(使用顺次和定时对该列表编程)，以及斜坡速率和跟踪细节，对于每个PMIC输出，主控制器可以控制启动。这种机制利用了每个电源模块和拼片具有一个唯一地址并且是可编程的这样一个事实。前述的启动排序机制引入了模块和拼片与主控制器及其它模块和拼片通信的概念。
本发明的优选实施例的另一方面是易伸缩性。伸缩性可划分为至少两类：通过增加功能，特征，输入和输出，扩大PMIC的能力；通过并接模块，扩展PMIC输出的范围和驱动强度。在前一种情况下，按照本发明优选实施例的拼片的固定尺寸和可编程性能够相对容易地“获得”、增加功能。在后一种情况下，能够并行连接模块输出，以提供增强的电源输出能力。对于本领域技术人员已知的一种增加DC-DC转换器输出功率能力的方法是，如图7A中通过例子示出的，通过对经由各对应电感的每个开关阶段或相位求和进行组合输出。本领域技术人员将认识到该技术是多相DC-DC转换器。如图7B中通过例子示出的，还可以在单相开关调节器中对调节器的输出进行相加，或在线性调节器中对调节器的输出相加以扩展输出功率范围。在线性调节器和开关调节器二种情况下，能够容易地对模块的电源控制器进行编程，并且配置其用于并行或多相操作。同样，可以级联或串联连接模块输出，如图8中的例子所示，一个模块的输出成为另一模块的输入供给。根据特定应用的需要，本领域技术人员将容易认识到，可以实现多种可选的和合适的动态可配置体系结构，而不必重新进行IC的布图或执行设计验证，电路模拟或物理设计确认。
图7A和7B示出按照本发明实施例，扩展输出驱动和增加输出功率的示例并行调节器拼片安排。图7A中所示的安排具有多相输出，该多相输出由被配置和安排提供二倍输出电流的二个降压拼片701和702构成。在本实施例中，对拼片701和拼片702进行编程以共享输出电流和经电感L1和L2异相工作，以减少输入波纹和输入旁路电容。图7B所示的安排包括提供二倍输出电流的单相降压阶段。在该实施例中，对拼片703和拼片704进行编程，以用单个电感进行同相切换。在图7A和7B的优选实施例中，由主拼片(未示出)配置和控制降压拼片，并且这些拼片能够与主拼片和/或彼此进行通信，由此能够提供明显高水平的性能。
图8示出了按照本发明实施例的示例性拼片与拼片连接安排。在本实施例中，调节器拼片801的输出提供给调节器拼片802的输入端。在图8A的例子中，二个拼片是降压开关调节器，而在图8B中，一个降压开关调节器拼片803的输出提供给LDO或线性调节器拼片804的输入，并且在图8C中，二个通用开关调节器拼片805和806连接形成升降压电源。能够容易实现各种拼片到拼片的安排，以提供有效的功率管理电路。在图8B所示的例子中，开关调节器拼片的输出能够供给线性电池充电器拼片的输入，在用电受限制的应用中实现更有效的电池充电。普通用电受限制的例子(不限于此)是USB馈电电池充电器应用，其典型地具有有限的100mA或500mA输入供给电流。由线性电池充电器提供的充电电流等于输入源电流。然而，如果由一个开关调节器给线性充电调节器提供输入，该开关调节器的输入连接到USB源，并且开关调节器的输出电压被调节到VBAT+100mV(例如，假定开关调节器和线性充电器总的组合下降电压是100mV)，那么充电电流是ICHRG＝η·VIN·Iin/VBAT，其中η是效率。用于该类应用的一般同步开关调节器的典型效率是90％。因此，用于5V，100mA USB输入和3V放电锂电池的电池充电电流是ICHRG＝0.9·5V·100mA/3.1V＝145mA。由于电池电压接近输入电压，更高效的开关调节器的益处变得不再明显。
互连拼片的其它有用的应用包括(不限于)在图8C中通过例子示出的升降压开关调节器的构成。如图所示的，可以配置和连接两个通用开关拼片以实现升降压电源，对可以是大于或小于输入供给电压的输出电压进行调节。例如(不限于)，在很多锂电池供电的便携式电子应用中，需要调节的3.3V电压对系统I/O电路供电。然而，锂电池电压能够典型地从全充电时的4.2V变化到放电时的3V或以下。因此，需要一个电源变换电路，能够相对于输入电压，降低和提高输出电压。本领域技术人员将容易认识到按照本发明的教义，通过配置和连接二个通用可编程开关调节器拼片，并且基于输入电池电压和检测到的输出电压控制它们的开关操作，能够实现该电源变换电路。这种灵活性允许同一物理IC使得其某些端子经外部配置成一个升降压转换器或二个分离的DC-DC变换器。
在优选实施例中，标准尺寸拼片、可编程功能和电特性的组合使得高度集成的专用PMIC得到快速开发。在很多实际情况下，能够用小时而非用星期，计量使用按照本发明的优选实施例方法的PMIC开发时间。使用包括生产就绪和得到实践证明的设计的综合拼片库，PMIC可以放在一起，而不需要传统的设计验证，例如(不限于)，无需电路模拟或DRC/LVS物理设计验证。应该清楚，上述实施例提供了与现有技术不同的方法(例如，模拟/数字标准IP库等)，至少在于：优选实施例的拼片是固定尺寸或近似固定尺寸的、可编程的模拟/混合信号拼片，并且优化拼片尺寸和端口，以达到最小的方案尺寸和最快的产品上市时间。例如，在优选实施例的一个实现例子中，如图4中所示，所有拼片的长度和宽度尺寸大约为0.5mm的倍数并且具有0.5mm的I/O端子间距，具有标准的电源、通信和控制总线，当这些拼片放在一起时，这些总线自动连接到一起。这样，至少因为拼片库已经具备了这些性能，就能够很快和容易地构造一个高度集成的电源管理IC。
图9示出了按照本发明实施例开发PMIC的一种示例方法。在示例的顺序中，过程包括下列步骤：从步骤910开始，指定对于特定的最终应用所需要的模块的列表，然后在步骤920中，确定优选的PMIC引脚分配和最终应用PCB布图，放置拼片构成PMIC，在步骤930，产生芯片数据用于中间掩模进行晶圆制造。当然，这些步骤可以根据具体实现的需要以任意合适的顺序执行并且可以在任何点引入其它步骤。PMIC的实际物理布图包括(不限于)放置拼片，这除了在该方法中至少因为每个拼片包括将拼片自动连接到一起的标准电源和控制信号总线和电路而不需要安排路线之外，其它类似于用于逻辑块设计的传统的数字单元位置和线路布图过程。通过重使用已得到实践证明的拼片，PMIC和最终应用的开发风险大大减少，为PMIC供应商和最终系统制造商提供了相当短的产品上市时间这一优点。此外，通过使得模块高度可编程和可重配置，最终系统制造商可以指定一个能够在很多最终系统模型中使用的PMIC，进一步减少了风险和简化了计划和存货控制。
图10A和10B示出了按照本发明实施例，具有I/O端子的示例模块IC布图，这些I/O端子重新布置在拼片内或重新设置在其它拼片内或者重新分配在拼片的外部并且环绕IC的周边放置。图10A例示了具有重新放置在拼片内或重新布置在其它拼片内的端子或I/O焊盘的模块集成电路，而图10B例示了端子或I/O焊盘配置在拼片外部或绕着模块IC的周边放置的模块集成电路。本领域技术人员将容易认识到，根据特定应用的需要，有多种可选和合适的放置、配置和连接端子或I/O焊盘的方法，包括所示出的实施例的各种混合组合。
图11A和11B示出了分别叠放在图10A和10B中的基于模块拼片阵列的PMIC的顶部的晶圆处理金属层(互连层)。使用每个顶部金属互连层将位于模块拼片的边线内的输入/输出焊盘形式的端子(I/O端子)，连接到位于PMIC的功能电路布图的周边的键合焊盘。I/O端子嵌入在模块拼片的上有源层中。键合焊盘依次通过引线键合连接到封装脚。与在晶圆尺寸CSP中封装的图4的PMIC不同，在构成图11A和11B的功能电路的模块拼片的I/O端子上不放置凸块。
图11A用连线示出了一个互连层，这些连线将I/O端子重新布线到绕着组合模块拼片的有源区边界的键合焊盘。一方面，使用二个金属层设计每个模块拼片。图10A示出了已经放置了二个金属层之后，组合模块拼片的有源区。此外，图10A示出了已经放置在功能电路的有源区之上的较高层中的键合焊盘。图11A示出了在图10A的层和键合焊盘之间的第三个标准晶圆处理金属层(互连层)。在图11A中，已经在功能电路的有源区上放置键合焊盘。在有源电路区之上放置键合焊盘就是熟知的“BOAC”。
图11A示出了构成功能电路布图的九个模块拼片，每一个具有布线到键合焊盘的四个I/O端子，这些键合焊盘围绕由组合模块拼片的有源区域定义的功能电路950的周边。例如，I/O端子951通过金属连线952连接到键合焊盘953。依次，键合焊盘通过引线键合连接到封装引脚。例如，键合焊盘954通过键合引线955连接到封装引脚956。为了简化，图11A没有示出功能电路950周围的所有封装引脚。在图11A中，键合焊盘位于由9个模块拼片定义的有源区的周边处。重分配I/O端子允许使用引线键合封装方法封装模块化设计的PMIC。即使寄生现象没有随着引线键合封装减少到用芯片尺寸封装达到的程度，模块化设计PMIC仍然提供了在较老的技术封装中进行快速设计，和更有效地实现即插即用的益处。
图11B示出了包括互连层957的功能电路布图，该层的连线把I/O端子重布线到键合焊盘。功能电路布图是由模块拼片定义的电路组合。键合焊盘沿边线位于组合模块拼片的有源区958的外面。互连层957是位于在图10B中描述的“双金属”层之上并用于形成键合焊盘的顶部金属层。在图11B中所示的模块拼片和I/O端子对应于图4的PMIC中示出的那些。于是，例如，右上模块拼片959是降压拼片，和右下模块拼片960是升压拼片。在图11B中的虚线圆圈表示如果有源区958调整到晶圆级芯片尺寸封装，图4的凸块将位于的地方。
图11B示出了降压拼片959的四个I/O端子中的三个，其中每一个连接到二个键合焊盘。连接到二个键合焊盘支持较大的电流流向大电流的I/O端子，用于接地(GND)，输入电压(VIN)和开关信号(SW)，它们每个均连接到高功率开关设备。例如，图8B的降压拼片803示出了I/O端子GND，SW和VIN每个均连接到开关，而反馈(FB)I/O端子不是这样。在降压拼片959上的反馈I/O端子961连接到单个键合焊盘。四个I/O端子的每一个嵌入在功能电路布图的最上面有源层中。在其它实施例中，多个I/O端子连接到单个键合焊盘(未示出)以通过用小引脚数封装来降低PMIC成本。某些键合焊盘诸如焊盘962不连接到I/O端子。
已经充分描述了本发明的至少一个实施例，其它按照本发明实现快速构造通用高性能专用IC的模块划分方法的等效或可选手段对本领域技术人员是明显的。已经通过图示在上面描述了本发明，并且公开的具体实施例不打算将本发明限制到公开的特定形式。由此本发明将覆盖落入所附权利要求的实质和范围内的所有修改，等效形式和可选实现。

Claims (23)

1.一种构造集成电路的方法，其特征在于，它包括：
选择执行第一预定功能的第一模块拼片，其中，所述第一模块拼片具有输入-输出端；
选择执行第二预定功能的第二模块拼片，其中，所述第一模块拼片和所述第二模块拼片具有相同的长度和宽度尺寸；
使用所述第一模块拼片和所述第二模块拼片产生用于所述集成电路的功能电路布图，其中，所述功能电路布图具有周边；
给所述功能电路布图增加互连层，其中所述互连层将所述输入-输出端连接到位于所述功能电路布图的周边处的键合焊盘；
产生对应于所述功能电路布图的芯片数据；
产生对应于所述芯片数据的中间掩模；和
基于所述中间掩模在晶圆上形成所述集成电路。
2.如权利要求1所述的方法，其特征在于，从经过验证的模块拼片的库中选择所述第一模块拼片。
3.如权利要求1所述的方法，其特征在于，它进一步包括：
指定执行所述第一预定功能的所述第一模块拼片的功能电路；和
将所述第一模块拼片输入到模块拼片库中。
4.如权利要求1所述的方法，其特征在于，所述第一模块拼片和所述第二模块拼片定义了具有边线的有源电路区域，并且其中所述功能电路布图的周边是在所述有源电路区域的边线的外面。
5.如权利要求1所述的方法，其特征在于，所述第一模块拼片和所述第二模块拼片定义了具有边界的有源电路区域，并且，其中所述功能电路布图的周边是在所述有源电路区域的边界处。
6.如权利要求1所述的方法，其特征在于，所述功能电路布图具有上有源层，并且，其中所述输入-输出端嵌入在所述上有源层中。
7.如权利要求1所述的方法，其特征在于，进一步包括：
配置所述第一模块拼片使之具有可编程性能参数。
8.如权利要求7所述的方法，其特征在于，所述第一模块拼片是电源调节器，并且所述可编程性能参数是输入/输出电流/电压电特性。
9.一种集成电路，其特征在于，它包括：
由第一模块拼片和第二模块拼片定义的功能电路，所述第一模块拼片执行第一预定功能及其所述第二模块拼片执行第二预定功能，其中，所述第一模块和所述第二模块拼片有相同的长度和宽度尺寸，其中，所述功能电路具有边线，并且其中所述第一模块拼片具有上有源层；
嵌入在所述第一模块拼片的所述上有源层中的输入-输出端，其中，所述输入-输出端与所述功能电路电通信；
位于所述功能电路的所述边线外面的键合焊盘；和
在所述功能电路之上形成的互连层，其中，所述互连层将所述输入-输出端连接到所述键合焊盘。
10.如权利要求9所述的集成电路，其特征在于，所述集成电路包含在所述集成电路封装内，并且其中所述互连层实现多个可选封装引脚分配。
11.如权利要求9所述的集成电路，其特征在于，从经过验证的模块拼片库中选择所述第一模块拼片，并且其中，所述第一模块拼片已经被预先验证达到由所述第一预定功能需要的性能要求。
12.如权利要求9所述的集成电路，其特征在于，所述第一预定功能是从包括下列部件的组中取出的电模块执行的功能，所述组包括：线性调节器，开关模式DC-DC转换器，电荷泵，电池充电器，监视电路，测量电路，监管电路，控制和排序电路。
13.如权利要求9所述的集成电路，其特征在于，所述第一模块拼片是电源调节器，其中配置所述第一模块拼片使其具有可编程性能参数，并且，其中所述可编程性能参数是从包括下列参数的组中取得的，所述组包括：输入/输出电流/电压电特性，启动简档特性，稳态操作特性，动态瞬时响应特性，故障情况处理特性，和电源调节器的关断特性。
14.如权利要求13所述的集成电路，其特征在于，所述功能电路包括存储器，并且其中所述可编程性能参数存储在所述存储器中。
15.如权利要求9所述的集成电路，其特征在于，所述第一模块拼片呈现上电特性，并且其中所述第二模块拼片包括控制所述第一模块拼片的所述上电特性的主控制单元。
16.如权利要求9所述的集成电路，其特征在于，它进一步包括：
由所述第一模块拼片和所述第二模块拼片定义的标准化互连器，其中，所述标准化互连器连接由所述第一模块拼片定义的所述功能电路和由所述第二模块拼片定义的所述功能电路。
17.如权利要求16所述的集成电路，其特征在于，所述标准化互连器被设置在所述第一模块拼片和所述第二模块拼片上的固定的位置处，这样方便所述第一模块拼片和所述第二模块拼片之间的对齐。
18.如权利要求9所述的集成电路，其特征在于，所述第一模块拼片和所述第二模块拼片可作为单个升降压转换器一起操作。
19.一种集成电路，其特征在于，它包括：
由第一模块拼片和第二模块拼片定义的功能电路，执行第一预定功能的所述第一模块拼片，和执行第二预定功能的所述第二模块拼片，其中，所述第一模块拼片和所述第二模块拼片有相同的长度和宽度尺寸，其中，所述功能电路具有边线，并且其中所述第一模块拼片具有上有源层；
嵌入在所述第一模块拼片的所述上有源层，其中，所述输入-输出端与所述功能电路进行电通信；
位于所述功能电路的所述边线的外部的键合焊盘；和
用于将所述输入-输出端连接到所述键合焊盘的装置。
20.如权利要求19所述的集成电路，其特征在于，所述集成电路包含在集成电路封装中，并且其中所述装置实现多个可选封装引脚分配。
21.如权利要求19所述的集成电路，其特征在于，从已经过验证的模块拼片的库中选择所述第一模块拼片，和其中，所述第一模块拼片已经被预先验证达到由所述第一预定功能需要的性能要求。
22.如权利要求19所述的集成电路，其特征在于，它进一步包括：
由所述第一模块拼片和所述第二模块拼片定义的标准化互连器，其中，所述标准化互连器连接由所述第一模块拼片定义的所述功能电路和由所述第二模块拼片定义的所述功能电路，并且其中所述标准化互连器允许所述模块拼片之间进行通信。
23.如权利要求19所述的集成电路，其特征在于，所述第一模块拼片包含存储器，并且其中，能够编程的所述存储器以配置和控制所述功能电路。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7904864B2 (en) * 2006-10-07 2011-03-08 Active-Semi, Inc. Interconnect layer of a modularly designed analog integrated circuit
US8082537B1 (en) * 2009-01-28 2011-12-20 Xilinx, Inc. Method and apparatus for implementing spatially programmable through die vias in an integrated circuit
US9003340B2 (en) 2009-01-30 2015-04-07 Active-Semi, Inc. Communicating configuration information across a programmable analog tile to another tile
US8219956B2 (en) * 2009-01-30 2012-07-10 Active-Semi, Inc. Analog tile selection, placement, configuration and programming tool
US8341582B2 (en) * 2009-01-30 2012-12-25 Active-Semi, Inc. Programmable analog tile configuration tool
US8225260B2 (en) * 2009-01-30 2012-07-17 Active-Semi, Inc. Programmable analog tile placement tool
US8079007B2 (en) * 2009-01-30 2011-12-13 Active-Semi, Inc. Programmable analog tile programming tool
US8987868B1 (en) 2009-02-24 2015-03-24 Xilinx, Inc. Method and apparatus for programmable heterogeneous integration of stacked semiconductor die
US8370777B2 (en) * 2009-06-16 2013-02-05 Lsi Corporation Method of generating a leadframe IC package model, a leadframe modeler and an IC design system
US9015023B2 (en) 2010-05-05 2015-04-21 Xilinx, Inc. Device specific configuration of operating voltage
US8886970B2 (en) 2011-12-08 2014-11-11 Active-Semi, Inc. Power manager tile for multi-tile power management integrated circuit
US8898491B2 (en) 2011-12-08 2014-11-25 Active-Semi, Inc. Power management IC having a power supply PWM that is controllable using either an analog or a digital feedback path
US8892914B2 (en) 2011-12-08 2014-11-18 Active-Semi, Inc. Programmable fault protect for processor controlled high-side and low-side drivers
US8868893B2 (en) 2011-12-13 2014-10-21 Active-Semi, Inc. Multi-mode power manager for power management integrated circuit
US10418809B2 (en) 2012-04-23 2019-09-17 Active-Semi, Inc. Power management integrated circuit for driving inductive loads
US9436940B2 (en) * 2012-07-09 2016-09-06 Maxim Integrated Products, Inc. Embedded secure element for authentication, storage and transaction within a mobile terminal
US8640077B1 (en) 2012-07-30 2014-01-28 International Business Machines Corporation Capturing mutual coupling effects between an integrated circuit chip and chip package
US20140289693A1 (en) * 2013-03-25 2014-09-25 Prasanth KODURI System and method for improved net routing
US9000490B2 (en) 2013-04-19 2015-04-07 Xilinx, Inc. Semiconductor package having IC dice and voltage tuners
ITMI20131283A1 (it) * 2013-07-31 2015-02-01 St Microelectronics Srl Dispositivo elettronico di potenza con caratteristiche di efficienza e radiazione elettromagnetica migliorate.
US9419509B2 (en) 2014-08-11 2016-08-16 Texas Instruments Incorporated Shared bootstrap capacitor for multiple phase buck converter circuit and methods
WO2016073645A1 (en) * 2014-11-04 2016-05-12 Progranalog Corp. Configurable power management integrated circuit
US10103627B2 (en) * 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
US11157676B2 (en) * 2016-09-20 2021-10-26 Octavo Systems Llc Method for routing bond wires in system in a package (SiP) devices
US10089431B2 (en) 2016-11-18 2018-10-02 Arch Systems Inc. Tool for modular circuitboard design
US10818624B2 (en) * 2017-10-24 2020-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US10396053B2 (en) 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10566301B2 (en) * 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
CN111931314B (zh) * 2020-10-16 2021-02-05 北京智芯微电子科技有限公司 排布方法、排布装置及存储介质
CN114492286A (zh) * 2022-01-18 2022-05-13 Oppo广东移动通信有限公司 控制芯片的方法及装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201590079U (zh) * 2007-10-29 2010-09-22 技领半导体(上海)有限公司 集成电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5295082A (en) * 1989-02-22 1994-03-15 The Boeing Company Efficient method for multichip module interconnect
US5107146A (en) * 1991-02-13 1992-04-21 Actel Corporation Mixed mode analog/digital programmable interconnect architecture
US5880598A (en) * 1997-01-10 1999-03-09 Xilinx, Inc. Tile-based modular routing resources for high density programmable logic device
US5821776A (en) * 1997-01-31 1998-10-13 Actel Corporation Field programmable gate array with mask programmed analog function circuits
US6260175B1 (en) * 1997-03-07 2001-07-10 Lsi Logic Corporation Method for designing an integrated circuit using predefined and preverified core modules having prebalanced clock trees
US6357036B1 (en) * 1998-10-02 2002-03-12 Cirrus Logic, Inc. Computerized method and apparatus for designing wire bond diagrams and locating bond pads for a semiconductor device
US7032190B2 (en) * 2003-12-01 2006-04-18 Lsi Logic Corporation Integrated circuits, and design and manufacture thereof
US7392498B1 (en) * 2004-11-19 2008-06-24 Xilinx, Inc Method and apparatus for implementing a pre-implemented circuit design for a programmable logic device
US8239594B2 (en) * 2005-11-10 2012-08-07 Datacard Corporation Modular card issuance system and method of operation
US7451425B1 (en) * 2006-08-11 2008-11-11 Xilinx, Inc. Determining controlling pins for a tile module of a programmable logic device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201590079U (zh) * 2007-10-29 2010-09-22 技领半导体(上海)有限公司 集成电路

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