CN101447502B - 非易失性存储装置及其制造和使用方法 - Google Patents

非易失性存储装置及其制造和使用方法 Download PDF

Info

Publication number
CN101447502B
CN101447502B CN200810212778.3A CN200810212778A CN101447502B CN 101447502 B CN101447502 B CN 101447502B CN 200810212778 A CN200810212778 A CN 200810212778A CN 101447502 B CN101447502 B CN 101447502B
Authority
CN
China
Prior art keywords
electrode wires
memory devices
nonvolatile memory
data storage
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200810212778.3A
Other languages
English (en)
Other versions
CN101447502A (zh
Inventor
陈暎究
朴允童
金元柱
李承勋
金锡必
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101447502A publication Critical patent/CN101447502A/zh
Application granted granted Critical
Publication of CN101447502B publication Critical patent/CN101447502B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Abstract

本发明提供了一种可以具有堆叠结构并可以以增大的密度容易地集成的非易失性存储装置以及制造该非易失性存储装置和使用该非易失性存储装置的方法。所述非易失性存储装置可以包括至少一对第一电极线。至少一条第二电极线可以在所述至少一对第一电极线之间。至少一个数据存储层可以在所述至少一对第一电极线和所述至少一条第二电极线之间，并可以局部地存储电阻变化。

Description

非易失性存储装置及其制造和使用方法
技术领域
示例实施例涉及一种半导体装置及其制造和使用方法。其它示例实施例涉及一种使用可以存储电阻变化的数据存储层的非易失性存储装置以及制造该非易失性存储装置和使用该非易失性存储装置的方法。
背景技术
半导体产品正变得日益小型化，并且还被要求处理更多的数据。因此，使用在半导体产品中的非易失性存储装置需要高速度和高集成度。在这点上，具有多层结构的非易失性存储装置的集成度高于具有单层结构的传统非易失性存储装置的集成度。
具有多层结构的非易失性存储装置被构造为多个存储单元垂直堆叠在同一区域上。然而，具有多层结构的非易失性存储装置会具有这样的问题，即，难以连接堆叠的存储单元并且难以选择堆叠的存储单元中的一个。具有多层结构的非易失性存储装置会具有另一缺点，即，随着堆叠的存储单元的数量增加，制造工艺和/或制造成本会增多。
发明内容
示例实施例提供了一种可以具有堆叠结构并可以以增大的密度容易地集成的非易失性存储装置。示例实施例还提供了更经济地制造和使用该非易失性存储装置的方法。
根据示例实施例，一种非易失性存储装置可以包括：至少一对第一电极线；至少一条第二电极线，在所述至少一对第一电极线之间；至少一个数据存储层，在所述至少一对第一电极线和所述至少一条第二电极线之间，并局部地存储电阻变化。
所述至少一对第一电极线可以包含第一导电类型的半导体，所述至少一条第二电极线可以包含与第一导电类型相对的第二导电类型的半导体。
所述非易失性存储装置可以包括：第一导电类型的第一半导体层，在所述至少一条第二电极线和所述至少一个数据存储层之间；第二导电类型的第二半导体层，在第一半导体层和所述至少一条第二电极线之间，第二导电类型与第一导电类型相对。
所述至少一对第一电极线可以包括彼此平行布置的多条第一电极线，其中，所述至少一条第二电极线可以包括在多条第一电极线之间的多条第二电极线。所述非易失性存储装置还可以包括：第一字线，电连接多条第一电极线中的偶数第一电极线；第二字线，电连接多条第一电极线中的奇数第一电极线。
所述至少一对第一电极线可以包括堆叠在多个层中的多对第一电极线。所述至少一条第二电极线可以沿第一电极线的叠层垂直地延伸。
根据示例实施例，一种制造非易失性存储装置的方法可以包括如下步骤：形成至少一对第一电极线；沿所述至少一对第一电极线的侧壁形成至少一个数据存储层，其中，所述至少一个数据存储层可以局部地存储电阻变化；在位于所述至少一对第一电极线之间的所述至少一个数据存储层上形成至少一条第二电极线。
形成所述至少一对第一电极线的步骤可以包括：交替地堆叠多个第一电极层和多个绝缘层；在多个第一电极层中形成多个槽以限定多条第一电极线。形成所述至少一条第二电极线的步骤可以包括：在多个槽中填充第二电极层；将第二电极层图案化以限定多条第二电极线。
形成所述至少一条第二电极线的步骤可以包括：形成至少一个数据存储层，从而填充多个槽；在所述至少一个数据存储层中形成多个孔；在多个孔中形成多条第二电极线。
根据示例实施例，一种使用非易失性存储装置的方法可以包括：将编程电压施加在第一电极线和第二电极线之间，从而在至少一个数据存储层中引起电阻变化，其中，第一电极线是至少一对电极线中的一条，第二电极线在一对第一电极线之间，所述至少一个数据存储层在第一电极线和第二电极线之间；将读取电压施加在第一电极线和第二电极线之间，从而确定在所述至少一个数据存储层中的电阻变化。
附图说明
通过下面参照附图的详细描述，将更清楚地理解示例实施例。图1至图19表示这里描述的非限制性示例实施例。
图1是根据示例实施例的具有基础结构的非易失性存储装置的透视图；
图2是根据示例实施例的具有单层阵列结构的非易失性存储装置的透视图；
图3是根据示例实施例的具有堆叠结构的非易失性存储装置的透视图；
图4是根据示例实施例的沿图3的非易失性存储装置中的IV-IV’线截取的剖视图；
图5是根据示例实施例的具有堆叠结构的非易失性存储装置的透视图；
图6是根据示例实施例的具有基础结构的非易失性存储装置的透视图；
图7是根据示例实施例的具有堆叠结构的非易失性存储装置的透视图；
图8是沿图7的非易失性存储装置中的VIII-VIII’线截取的剖视图；
图9至图14是示出根据示例实施例的制造非易失性存储装置的方法的透视图；
图15至图17是示出根据示例实施例的制造非易失性存储装置的方法的透视图；
图18和图19是示出根据示例实施例的制造非易失性存储装置的方法的透视图。
具体实施方式
现在，将参照其中示出了示例实施例的附图来更充分地描述示例实施例。然而，本发明可以以许多不同的形式实施，并不应被解释为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将把本发明的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，可夸大组件的尺寸。
应该理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层或者“结合到”另一元件或层时，它可以直接在另一元件或层上、直接连接到另一元件或层或者直接结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层或者“直接结合到”另一元件或层时，不存在中间元件或中间层。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和全部组合。
应该理解的是，虽然术语第一、第二等可以在这里用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
为了描述方便，在这里可以使用空间相对术语，诸如“在......之下”“在......下方”、“下面的”、“在......上方”、“上面的”等来描述如附图中示出的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包括除附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”其它元件或特征“上方”。因此，示例性术语“在......下方”可以包括“在......上方”和“在......下方”两个方位。可将装置另外定位(旋转90度或处于其它方位)，并相应地解释这里使用的空间相对描述符。
这里描述的实施例将参照作为理想示意图的平面图和/或剖视图。因此，可以依靠制造技术和/或公差来修改附图。因此，示例实施例不限于附图中示出的那些，而是包括在制造工艺的基础上形成的构造上的变型。因此，在附图中示出的区域具有示意性质，并且在附图中示出的区域的形状表示元件的区域的具体形状，并不限制示例实施例。
下文中，将参照图1至图19来详细描述根据示例实施例的非易失性存储装置的结构和制造该非易失性存储装置的方法。
图1是根据示例实施例的具有基础结构的非易失性存储装置100a的透视图。参照图1，非易失性存储装置100a可以包括一对第一电极线115a和115b。第一电极线115a和115b可以彼此分开预定或给定的距离，并可以彼此平行地延伸。然而，示例实施例不限于此。例如，第一电极线115a和115b可以互不平行，或可以局部彼此平行而局部互不平行。
多条第二电极线140a可以置于第一电极线115a和115b之间。第二电极线140a可以沿第一电极线115a和115b的延伸彼此分开。第二电极线140a的数量可以由第一电极线115a和115b的长度来确定，但是示例实施例不限于此。例如，一条第二电极线140a可以置于第一电极线115a和115b之间，或可选择地，给定数量的第二电极线140a可以置于第一电极线115a和115b之间。虽然图1中第二电极线140a中的每条均为方柱(square pillar)形，但是示例实施例不限于此。例如，第二电极线140a可以为圆柱形或各种其它的多棱柱形。
第一电极线115a和115b可以包含第一导电类型的半导体，第二电极线140a可以包含与第一导电类型相对的第二导电类型的半导体。例如，第一导电类型和第二导电类型中的任意一种可以为n型，而另外一种导电类型可以为p型。然而，示例实施例不限于此，第一电极线115a和115b以及第二电极线140a可以包含导体。
至少一个数据存储层130可以置于第一电极线115a和115b与第二电极线140a之间。例如，至少一个数据存储层130可以被设置为在第一电极线115a和115b的侧壁上的一对层，从而沿第一电极线115a和115b延伸。这对数据存储层130可以彼此连接而形成一个层。可选择地，至少一个数据存储层130可以被设置为限定在第一电极线115a和115b与第二电极线140a之间的多个层。然而，示例实施例不限于此，可以以各种方式来修改至少一个数据存储层130。
至少一个数据存储层130可以控制流动在第一电极线115a和115b与第二电极线140a之间的电流。至少一个数据存储层130可以局部地存储电阻变化。例如，根据施加到至少一个数据存储层130的电压，至少一个数据存储层130可以具有较高的电阻、较低的电阻或绝缘体特性。非易失性存储装置100a可以利用至少一个数据存储层130的这样的可变特性来存储数据。
例如，至少一个数据存储层130可以包含相变电阻器。在示例实施例中，非易失性存储装置100a可以作为相变随机存取存储器(PRAM)。例如，相变电阻器可以包含硫系化合物，例如，Ge2Sb2Te5(GST)。根据相变电阻器的晶态，相变电阻器可以具有较高的电阻状态或较低的电阻状态。
至少一个数据存储层130可以包含可变电阻器。在示例实施例中，非易失性存储装置100a可以作为电阻随机存取存储器(RRAM)。与相变电阻器不同，可变电阻器可以具有与其晶态无关而变化的电阻。然而，可变电阻器可以包含相变电阻器。例如，可变电阻器可以包含NiO、Nb2O5或ZnO。
可选择地，至少一个数据存储层130可以包含具有介电击穿的材料。例如，至少一个数据存储层130可以包含例如氧化物的材料，其中，根据施加到所述材料的电压，所述材料可以具有介电击穿。因为具有介电击穿的材料不会返回到绝缘状态，所以非易失性存储装置100a可以用作一次可编程(OTP)存储装置。OTP存储装置可以被用在需要相对高存储容量的产品中。
在非易失性存储装置100a中，第一电极线115a和115b可以用作一对字线的一部分，第二电极线140a可以用作位线的一部分。因为在非易失性存储装置100a中，字线和位线在结构上彼此类似，所以字线和位线可以互换。如果至少一个数据存储层130导电，则第一电极线115a和115b以及第二电极线140a可以形成二极管结。因此，根据二极管结的偏置方向，第一电极线115a和115b以及第二电极线140a可以被分为位线和字线。
可以在第一电极线115a和115b之间共用第二电极线140a。因此，可以在第一电极线115a和115b中的一条与第二电极线140a中的一条之间限定一个存储单元。因此，可以在每条第二电极线140a的两侧限定一对存储单元。
可以通过将编程电压施加在第一电极线115a和115b中的一条与第二电极线140a中的一条之间来执行存储单元的编程。在示例实施例中，由于电流沟道效应，可以在第二电极线140a中选择的一条与第一电极线115a和115b中选择的一条之间的最短路径周围的至少一个数据存储层130处局部地执行编程。即，在至少一个数据存储层130中，可以局部地发生电阻变化。因此，即使至少一个数据存储层130被设置为一对层，也可以局部地执行编程。
可以通过将读取电压施加在第一电极线115a和115b中的一条与第二电极线140a中的一条之间来执行存储单元的读取。可以通过测量电流量来确定至少一个数据存储层130中的局部电阻变化。
图2是根据示例实施例的具有单层阵列结构的非易失性存储装置100b的透视图。参照图2，可以按阵列形式来布置第一电极线115a和115b。例如，第一电极线115a和115b可以按多个平行的列来布置。即，可以通过按列布置多个图1的非易失性存储装置100a来形成非易失性存储装置100b。可以在布置在不同列中的第二电极线140a之间共用第一电极线115a和115b中的每条。
可以交替地布置第一电极线115a和115b。例如，可以在偶数列中布置第一电极线115a，可以在奇数列中布置第一电极线115b。可选择地，可以在奇数列中布置第一电极线115a，可以在偶数列中布置第一电极线115b。因此，可以按列交替地布置第一电极线115a和115b。
第一字线117a可以电连接第一电极线115a，第二字线117b可以电连接第一电极线115b。第一字线117a和第二字线117b可以分开地设置在第一电极线115a和115b的两端上。例如，第一字线117a可以连接到第一电极线115a的端部，第二字线117b可以连接到第一电极线115b的另一端部。
在示例实施例中，第一电极线115a可以为第一字线117a的一部分。同样地，第一电极线115b可以为第二字线117b的一部分。可以通过选择第一字线117a来选择第一电极线115a，可以通过选择第二字线117b来选择第一电极线115b。在示例实施例中，可以独立地选择布置在不同列中的第二电极线140a。
图3是根据示例实施例的具有堆叠结构的非易失性存储装置100c的透视图。图4是沿图3的非易失性存储装置100c中的IV-IV’线截取的剖视图。参照图3和图4，多个图2的非易失性存储装置100b可以堆叠在多个层中。例如，多对第一电极线115a和115b可以堆叠在多个层中。在示例实施例中，绝缘层120可以置于堆叠在不同层中的第一电极线115a和115b之间。与第一电极线115a和115b相同，多对第一字线117a和第二字线117b也可以堆叠在多个层中。因此，属于不同层的第一电极线115a和115b可以彼此分开，属于不同层的第一字线117a和第二字线117b可以彼此分开。
第二电极线140a可以沿第一电极线115a和115b的叠层的侧壁垂直地延伸。因此，可以由布置在不同层中的第一电极线115a和115b共用第二电极线140a。虽然可以由布置在不同层中的第一电极线115a和115b共用第二电极线140a，但是因为第一电极线115a和115比彼此分开，所以可以分别操作属于不同层的存储单元。
至少一个数据存储层130可以沿第一电极线115a和115b的叠层的侧壁垂直地延伸。至少一个数据存储层130可以向上延伸到第一字线117a和第二字线117b的侧壁。例如，至少一个数据存储层130可以具有围绕按列布置的第二电极线140a的侧壁的圆柱形状。因为至少一个数据存储层130可以局部地存储电阻变化，如上所述，所以存储单元可以以各种方式共用至少一个数据存储层130。
非易失性存储装置100c的操作与图1的非易失性存储装置100a和图2的非易失性存储装置100b的操作基本相同，因此，将不给出重复的说明。可以分别操作非易失性存储装置100c的堆叠在多个层中的存储单元。因此，通过增加存储单元的叠层的数量(例如，第一电极线115a和115b的叠层的层数)，非易失性存储装置100c可以具有增大的容量。然而，因为非易失性存储装置100c的剖视图可以与图2的非易失性存储装置100b的剖视图相同，所以非易失性存储装置100c可以提供较高的集成度。因此，非易失性存储装置100可以适合于高集成度高容量的产品。
图5是根据示例实施例的具有堆叠结构的非易失性存储装置200c的透视图。非易失性存储装置200c可以为图3的非易失性存储装置100c的变型，因此将不给出重复的说明。参照图5，第二电极线140b中的每条可以具有圆柱形状。然而，示例实施例不限于此，第二电极线140b可以具有如图3中所示的方柱形状或其它多棱柱形状。
至少一个数据存储层130a可以围绕第二电极线140b。因此，至少一个数据存储层130a可以填充在第一电极线115a和115b之间，第二电极线140b可以凹陷到至少一个数据存储层130a中。
在第一电极线115a和115b与第二电极140b之间的最短路径周围可以局部地发生非易失性存储装置200c的至少一个数据存储层130a的电阻变化。因此，非易失性存储装置200c的操作可以与图3的非易失性存储装置100c的操作几乎相同。
虽然未示出，但是参照图1的具有基础结构的非易失性存储装置100a和图2的具有单层阵列结构的非易失性存储装置100b，可以从非易失性存储装置200c容易地推导出具有基础结构和单层阵列结构的非易失性存储装置。
图6是根据示例实施例的具有基础结构的非易失性存储装置300a的透视图。非易失性存储装置300a是图1的非易失性存储装置100a的变型，因此将不给出重复的说明。参照图6，第二电极线140c中的每条具有圆柱形状。然而，示例实施例不限于此，第二电极线140c中的每条可以具有图1中示出的方柱形状，或可以具有其它的多棱柱形状。至少一个数据存储层130a可以围绕第二电极线140c。因此，至少一个数据存储层130a可以填充在第一电极线115a和115b之间，第二电极线140c可以凹陷到至少一个数据存储层130a中。
第一半导体层150可以置于在第二电极线140c和至少一个数据存储层130a之间，第二半导体层160可以插入在第一半导体层150和第二电极线140c之间。例如，第二半导体层160可以围绕第二电极线140c，第一半导体层150可以围绕第二半导体层160。
第一半导体层150和第二半导体层160可以形成二极管结。例如，当第一半导体层150为第一导电类型时，第二半导体层160可以为与第一导电类型相对的第二导电类型。二极管结可以对流动在第一电极线115a和115b与第二电极线140c之间的电流进行整流。第一电极线115a和115b以及第二电极线140c可以包含导体。非易失性存储装置300a的操作与图1的非易失性存储装置100a的操作几乎相同，因此将不给出重复的说明。
图7是根据示例实施例的具有堆叠结构的非易失性存储装置300c的透视图。图8是沿图7的非易失性存储装置300c中的VIII-VIII’线截取的剖视图。参照图7和图8，多个图6的非易失性存储装置300a可以在单个层中形成阵列或堆叠在多个层中。例如，多对第一电极线115a和115b可以堆叠在多个层中。在示例实施例中，绝缘层120可以置于堆叠在不同层中的第一电极线115a和115b之间。
与第一电极线115a和115b相同，多对第一字线117a和第二字线117b可以堆叠在多个层中。因此，属于不同层的第一电极线115a和115b可以彼此分开，属于不同层的第一字线117a和第二字线117b可以彼此分开。
第二电极线140c可以沿第一电极线115a和115b的叠层的侧壁垂直地延伸。因此，可以由堆叠在不同层中的第一电极线115a和115b共用第二电极线140c。虽然由堆叠在不同层中的第一电极线115a和115b共用第二电极线140c，但是因为第一电极线115a和115b彼此分开，所以可以单独地操作属于不同层的存储单元。
至少一个数据存储层130a可以沿第一电极线115a和115b的叠层的侧壁垂直地延伸。至少一个数据存储层130a可以延伸到第一字线117a和第二字线117b的侧壁。例如，至少一个数据存储层130a可以具有围绕按列布置的第二电极140c的侧壁的圆柱形状。非易失性存储装置300c的操作可以与图3的非易失性存储装置100c的操作几乎相同，因此将不给出重复的说明。
图9至图14是示出根据示例实施例的制造非易失性存储装置的方法的透视图。参照图9，可以交替地堆叠多个第一电极层110和多个绝缘层120。例如，第一电极层110中的每个可以为半导体层，例如，外延层或多晶硅层。第一电极层110可以掺杂有第一导电类型的杂质。
参照图10，可以在第一电极层110和绝缘层120中形成多个槽125。第一电极层110的沿槽125的侧壁布置在多个列中的那部分可以被限定为第一电极线115。第一电极层110的沿槽125的端部布置的那部分可以被限定为字线117。因此，可以根据第一电极线115和字线117的形状来形成槽125。
参照图11，可以在每个槽125中形成至少一个数据存储层130。因此，至少一个数据存储层130可以沿第一电极线115的叠层的侧壁垂直地延伸，并具有预定或给定的厚度，从而不填充槽125。例如，至少一个数据存储层130可以包含相变电阻器、可变电阻器或具有介电击穿的材料。
参照图12，可以在至少一个数据存储层130上形成第二电极层140以填充槽125。例如，可以通过利用化学气相沉积(CVD)来形成第二导电类型的半导体层并将该半导体层平坦化来形成第二电极层140。例如，第二电极层140可以为外延层或多晶硅层，并掺杂有第二导电类型的杂质。可以通过回蚀或化学机械抛光(CMP)来执行平坦化。
参照图13，可以将第二电极层140图案化以将第二电极层140设置在第一电极线115之间，从而限定了沿第一电极线115彼此分开的多条第二电极线140a。可以通过光刻和蚀刻来执行图案化。可以根据非易失性存储装置的容量来适当地调节第二电极线140a的宽度和个数。
参照图14，可以将第一电极线115分为第一电极线115a和115b，可以将字线117分为第一字线117a和第二字线117b。例如，可以将第一电极线115中的偶数第一电极线限定为第一电极线115a，可以将第一电极线115中的奇数电极线限定为第一电极线115b。
第一字线117a可以连接到第一电极线115a并与第一电极线115b分开。第二字线117b可以连接到第一电极线115b并与第一电极线115a分开。可以使用前述的图9至图14的方法来制造图1至图4的非易失性存储装置100a、100b、100c。图9至图14的方法可以同时形成存储单元的叠层，从而简化了制造工艺并降低了制造成本。
图15至图17是示出根据示例实施例的制造非易失性存储装置的方法的透视图。可以在图9和图10的操作之后执行图15的操作。参照图15，可以形成至少一个数据存储层130a以填充槽125。可以通过使用CVD形成相变电阻器层、可变电阻器层或具有介电击穿的层并将形成的层平坦化来形成至少一个数据存储层130a。例如，可以通过回蚀或CMP来执行平坦化。
参照图16，可以在至少一个数据存储层130a中形成多个孔135。例如，可以通过光刻和蚀刻来形成孔135。参照图17，第二电极线140b可以填充孔135。可以通过使用CVD形成第二电极层并将第二电极层平坦化来形成第二电极线140b。例如，第二电极线140b可以由第二导电类型的半导体形成。
可以将第一电极线115分为第一电极线115a和115b，可以将字线117分为第一字线117a和第二字线117b。第一字线117a可以连接到第一电极线115a并与第一电极线115b分开。第二字线117b可以连接到第一电极线115b并与第一电极线115a分开。可以通过使用前述的图15至图17的方法来制造图5的非易失性存储装置200c。
图18和图19是示出根据示例实施例的制造非易失性存储装置的方法的透视图。可以在图16的操作之后执行图18的操作。然而，图18中的第一电极层110可以包含导体。参照图18，可以在至少一个数据存储层130a的在孔135中的表面上形成第一半导体层150。可以在第一半导体层150上形成第二半导体层160。可以在第二半导体层160上形成第二电极线140c以填充孔135。
参照图19，可以将第一电极线115分为第一电极线115a和115b，可以将字线117分为第一字线117a和第二字线117b。第一字线117a可以连接到第一电极线115a并与第一电极线115b分开。第二字线117b可以连接到第一电极线115b并与第一电极线115a分开。可以通过使用前述的图18和图19的方法来制造图6至图8的非易失性存储装置300a和300c。
如前面所教导的，根据示例实施例，数据存储层可以包含相变电阻器，例如，硫系化合物(GST)。然而，示例实施例不限于GST。例如，相变材料还可以包含砷-锑-碲(As-Sb-Te)、锡-锑-碲(Sn-Sb-Te)或锡-铟-锑-碲(Sn-In-Sb-Te)、砷-锗-锑-碲(As-Ge-Sb-Te)。可选择地，相变电阻器可以包含诸如钽-锑-碲(Ta-Sb-Te)、铌-锑-碲(Nb-Sb-Te)或钒-锑-碲(V-Sb-Te)的VB族元素-锑-碲或诸如钽-锑-硒(Ta-Sb-Se)、铌-锑-硒(Nb-Sb-Se)或钒-锑-硒(V-Sb-Se)的VB族元素-锑-硒。此外，相变电阻器可以包含诸如钨-锑-碲(W-Sb-Te)、钼-锑-碲(Mo-Sb-Te)或铬-锑-碲(Cr-Sb-Te)的VIB族元素-锑-碲或诸如钨-锑-硒(W-Sb-Se)、钼-锑-硒(Mo-Sb-Se)或铬-锑-硒(Cr-Sb-Se)的VIB族元素-锑-硒。上述列出的不是限制性的，本领域技术人员应该公知适合于用在数据存储层中的各种其它适合的相变材料。
如上所述，可以更容易地在多个层中堆叠根据示例实施例的非易失性存储装置。因此，通过增加存储单元的叠层的层数，例如，第一电极线的叠层的层数，非易失性存储装置可以实现增大的容量和提高的集成度。因此，根据示例实施例的非易失性存储装置可以适合于高度集成的高容量产品。
此外，根据示例实施例的制造非易失性存储装置的方法可以同时地制造存储单元的叠层，因此简化了制造工艺并降低了制造成本。
虽然已经参照附图描述了示例实施例，但是，对于本领域技术人员显而易见的是，在不脱离示例实施例的范围和精神的情况下，可以对示例实施例做出各种修改和改变。因此，应该理解的是，上述实施例不是限制性的，而是所有方面的示例。

Claims (26)

1.一种非易失性存储装置，包括：
至少一对第一电极线；
至少一条第二电极线，在所述至少一对第一电极线之间；
至少一个数据存储层，在所述至少一对第一电极线和所述至少一条第二电极线之间，并局部地存储电阻变化，
其中，所述至少一个数据存储层沿所述至少一对第一电极线的侧壁延伸。
2.如权利要求1所述的非易失性存储装置，其中，所述至少一对第一电极线包含第一导电类型的半导体，所述至少一条第二电极线包含与第一导电类型相对的第二导电类型的半导体。
3.如权利要求2所述的非易失性存储装置，其中，第一导电类型或第二导电类型是n型，另外的一个导电类型是p型。
4.如权利要求1所述的非易失性存储装置，其中，所述至少一条第二电极线包括彼此分开的多条第二电极线。
5.如权利要求4所述的非易失性存储装置，其中，所述至少一个数据存储层沿所述多条第二电极线延伸。
6.如权利要求1所述的非易失性存储装置，其中，所述至少一个数据存储层在所述至少一对第一电极线之间以围绕所述至少一条第二电极线。
7.如权利要求1所述的非易失性存储装置，其中，所述至少一条第二电极线具有圆柱形状或多棱柱形状。
8.如权利要求1所述的非易失性存储装置，其中，所述至少一个数据存储层包含可变电阻器或相变电阻器。
9.如权利要求1所述的非易失性存储装置，其中，所述至少一个数据存储层包含仅存储数据一次的具有介电击穿的氧化物。
10.如权利要求1所述的非易失性存储装置，还包括：
第一导电类型的第一半导体层，在所述至少一条第二电极线和所述至少一个数据存储层之间；
第二导电类型的第二半导体层，在第一半导体层和所述至少一条第二电极线之间，第二导电类型与第一导电类型相对。
11.如权利要求10所述的非易失性存储装置，其中，所述至少一对第一电极线和所述至少一条第二电极线包含导体。
12.如权利要求1所述的非易失性存储装置，其中，所述至少一对第一电极线包括彼此平行布置的多条第一电极线，所述至少一条第二电极线包括在多条第一电极线之间的多条第二电极线。
13.如权利要求12所述的非易失性存储装置，还包括：
第一字线，电连接多条第一电极线中的偶数第一电极线；
第二字线，电连接多条第一电极线中的奇数第一电极线。
14.如权利要求13所述的非易失性存储装置，其中，第一字线和第二字线分开地设置在多条第一电极线的两端上。
15.如权利要求1所述的非易失性存储装置，其中，所述至少一对第一电极线包括堆叠在多个层中的多对第一电极线。
16.如权利要求15所述的非易失性存储装置，其中，所述至少一条第二电极线沿第一电极线的叠层垂直地延伸。
17.如权利要求15所述的非易失性存储装置，其中，所述至少一个数据存储层沿第一电极线的叠层垂直地延伸。
18.一种制造非易失性存储装置的方法，所述方法包括如下步骤：
形成至少一对第一电极线；
沿所述至少一对第一电极线的侧壁形成至少一个数据存储层，其中，所述至少一个数据存储层局部地存储电阻变化；
在位于所述至少一对第一电极线之间的所述至少一个数据存储层上形成至少一条第二电极线。
19.如权利要求18所述的方法，其中，形成所述至少一对第一电极线的步骤包括：
交替地堆叠多个第一电极层和多个绝缘层；
在多个第一电极层中形成多个槽以限定多条第一电极线。
20.如权利要求19所述的方法，其中，形成所述至少一条第二电极线的步骤包括：
在多个槽中填充第二电极层；
将第二电极层图案化以限定多条第二电极线。
21.如权利要求19所述的方法，其中，所述至少一个数据存储层填充多个槽。
22.如权利要求21所述的方法，其中，形成所述至少一条第二电极线的步骤还包括：
在所述至少一个数据存储层中形成多个孔；
在所述多个孔中形成多条第二电极线。
23.如权利要求19所述的方法，还包括：
在所述多个槽的一端限定连接多条第一电极线的两端的第一字线和第二字线；
将多条第一电极线中的偶数第一电极线与第二字线分开，将多条第一电极线中的奇数电极线与第一字线分开。
24.如权利要求22所述的方法，在形成多条第二电极线之前，所述方法还包括：
在多个孔的内表面上形成第一导电类型的第一半导体层；
在形成在多个孔的内表面上的第一半导体层上形成第二导电类型的第二半导体层，第二导电类型与第一导电类型相对。
25.如权利要求19所述的方法，其中，所述至少一对第一电极线包含第一导电类型的半导体，所述至少一条第二电极线包含第二导电类型的半导体，第二导电类型与第一导电类型相对。
26.一种使用如权利要求1所述的非易失性存储装置的方法，所述方法包括：
将编程电压施加在第一电极线和第二电极线之间，从而在至少一个数据存储层中引起电阻变化，其中，第一电极线是至少一对电极线中的一条，第二电极线在一对第一电极线之间，所述至少一个数据存储层在第一电极线和第二电极线之间；
将读取电压施加在第一电极线和第二电极线之间，从而确定在所述至少一个数据存储层中的电阻变化。
CN200810212778.3A 2007-11-29 2008-09-08 非易失性存储装置及其制造和使用方法 Active CN101447502B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020070122732 2007-11-29
KR1020070122732A KR20090055874A (ko) 2007-11-29 2007-11-29 비휘발성 메모리 소자 및 그 제조 방법
KR10-2007-0122732 2007-11-29

Publications (2)

Publication Number Publication Date
CN101447502A CN101447502A (zh) 2009-06-03
CN101447502B true CN101447502B (zh) 2013-01-23

Family

ID=40675540

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810212778.3A Active CN101447502B (zh) 2007-11-29 2008-09-08 非易失性存储装置及其制造和使用方法

Country Status (4)

Country Link
US (1) US8283711B2 (zh)
JP (1) JP2009135489A (zh)
KR (1) KR20090055874A (zh)
CN (1) CN101447502B (zh)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
KR101418434B1 (ko) 2008-03-13 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템
KR20090115288A (ko) * 2008-05-01 2009-11-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
KR101583717B1 (ko) * 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
KR20110054088A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 비휘발성 메모리 소자
US8901650B2 (en) * 2010-02-02 2014-12-02 Sharp Kabushiki Kaisha Semiconductor device, and manufacturing method for same
JP5079927B2 (ja) 2010-02-23 2012-11-21 パナソニック株式会社 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置
JP5450165B2 (ja) 2010-02-26 2014-03-26 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
JP4921620B2 (ja) * 2010-07-01 2012-04-25 パナソニック株式会社 不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法
US8829589B2 (en) 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR101796630B1 (ko) * 2010-09-17 2017-11-10 삼성전자주식회사 3차원 반도체 장치
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
KR101811308B1 (ko) 2010-11-10 2017-12-27 삼성전자주식회사 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
EP2652740A2 (en) 2010-12-14 2013-10-23 Sandisk 3D LLC Architecture for three dimesional non-volatile storage with vertical bit lines
US8791447B2 (en) * 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US9343672B2 (en) 2011-06-07 2016-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory devices, nonvolatile memory cells and methods of manufacturing nonvolatile memory devices
CN102881317B (zh) * 2011-07-13 2015-08-12 华邦电子股份有限公司 三维存储器阵列
US8835990B2 (en) 2011-08-12 2014-09-16 Winbond Electronics Corp. 3D memory array
US8921946B2 (en) * 2011-11-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9171584B2 (en) 2012-05-15 2015-10-27 Sandisk 3D Llc Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
KR20130142518A (ko) * 2012-06-19 2013-12-30 에스케이하이닉스 주식회사 저항성 메모리 소자와 이를 포함하는 메모리 장치 및 데이터 처리 시스템
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP6009971B2 (ja) * 2012-11-16 2016-10-19 株式会社東芝 半導体記憶装置及びその製造方法
KR20140089793A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9246088B2 (en) * 2013-01-31 2016-01-26 Kabushiki Kaisha Toshiba Semiconductor memory device having a variable resistance layer serving as a memory layer
WO2014138124A1 (en) 2013-03-04 2014-09-12 Sandisk 3D Llc Vertical bit line non-volatile memory systems and methods of fabrication
US9064547B2 (en) 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
KR20140113024A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
TWI514551B (zh) * 2013-05-15 2015-12-21 Toshiba Kk Nonvolatile memory device
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
KR20150021742A (ko) 2013-08-21 2015-03-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102063529B1 (ko) * 2013-12-13 2020-01-08 매크로닉스 인터내셔널 컴퍼니 리미티드 반도체 구조 및 그 제조 방법
KR102155783B1 (ko) * 2014-01-17 2020-09-15 에스케이하이닉스 주식회사 전자장치 및 그 제조 방법
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9379246B2 (en) 2014-03-05 2016-06-28 Sandisk Technologies Inc. Vertical thin film transistor selection devices and methods of fabrication
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9627009B2 (en) 2014-07-25 2017-04-18 Sandisk Technologies Llc Interleaved grouped word lines for three dimensional non-volatile storage
WO2016043657A1 (en) * 2014-09-15 2016-03-24 Agency For Science, Technology And Research Memory structure, method for fabricating thereof, memory array device and method for operating thereof
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US9450023B1 (en) 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
US9704922B2 (en) 2015-05-29 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same while avoiding process damage to a variable resistance film
US9721961B2 (en) * 2015-05-29 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
CN109545787B (zh) * 2018-09-25 2021-04-09 成都皮兆永存科技有限公司 三维可编程存储器的制备方法
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
CN112992906B (zh) * 2021-02-19 2023-08-01 成都皮兆永存科技有限公司 全自对准高密度3d多层存储器的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1787224A (zh) * 2004-12-09 2006-06-14 旺宏电子股份有限公司 记忆体元件的制造方法、记忆体元件与相变化记忆体元件
WO2006115208A1 (ja) * 2005-04-22 2006-11-02 Matsushita Electric Industrial Co., Ltd. メモリ装置および半導体集積回路
CN1938781A (zh) * 2004-04-16 2007-03-28 松下电器产业株式会社 具有可变电阻的薄膜存储器件
CN101060129A (zh) * 2006-04-21 2007-10-24 三星电子株式会社 非易失性存储器件及其操作和制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176149A (ja) * 1997-12-08 1999-07-02 Victor Co Of Japan Ltd 磁性メモリー
DE19842883A1 (de) * 1998-09-18 2000-03-30 Siemens Ag Elektrisch programmierbare, nichtflüchtige Speicherzellenanordnung
JP2002110662A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 半導体装置の製造方法および半導体装置
US7755934B2 (en) * 2003-03-18 2010-07-13 Kabushiki Kaisha Toshiba Resistance change memory device
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7259023B2 (en) * 2004-09-10 2007-08-21 Intel Corporation Forming phase change memory arrays
KR100682926B1 (ko) * 2005-01-31 2007-02-15 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 소자 및 그 제조방법
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
KR100718255B1 (ko) * 2005-03-05 2007-05-15 삼성전자주식회사 디램 장치 및 그 제조 방법
US7511332B2 (en) * 2005-08-29 2009-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical flash memory
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP3989506B2 (ja) * 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
US7492630B2 (en) * 2006-07-31 2009-02-17 Sandisk 3D Llc Systems for reverse bias trim operations in non-volatile memory
JP2008066603A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体記憶装置及びその製造方法
US7795607B2 (en) * 2006-09-29 2010-09-14 Intel Corporation Current focusing memory architecture for use in electrical probe-based memory storage
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
FR2913523B1 (fr) * 2007-03-09 2009-06-05 Commissariat Energie Atomique Disposistif de memorisation de donnees multi-niveaux a materiau a changement de phase
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
US7795673B2 (en) * 2007-07-23 2010-09-14 Macronix International Co., Ltd. Vertical non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1938781A (zh) * 2004-04-16 2007-03-28 松下电器产业株式会社 具有可变电阻的薄膜存储器件
CN1787224A (zh) * 2004-12-09 2006-06-14 旺宏电子股份有限公司 记忆体元件的制造方法、记忆体元件与相变化记忆体元件
WO2006115208A1 (ja) * 2005-04-22 2006-11-02 Matsushita Electric Industrial Co., Ltd. メモリ装置および半導体集積回路
CN101060129A (zh) * 2006-04-21 2007-10-24 三星电子株式会社 非易失性存储器件及其操作和制造方法

Also Published As

Publication number Publication date
JP2009135489A (ja) 2009-06-18
US20090141547A1 (en) 2009-06-04
CN101447502A (zh) 2009-06-03
KR20090055874A (ko) 2009-06-03
US8283711B2 (en) 2012-10-09

Similar Documents

Publication Publication Date Title
CN101447502B (zh) 非易失性存储装置及其制造和使用方法
US9812505B2 (en) Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof
US10128312B2 (en) Non-volatile memory device
TWI716548B (zh) 半導體記憶體裝置及其製造方法
US10580976B2 (en) Three-dimensional phase change memory device having a laterally constricted element and method of making the same
CN107123661B (zh) 可变电阻存储器件及半导体器件
US10424619B2 (en) Variable resistance memory devices and methods of manufacturing the same
TWI520272B (zh) 三維記憶體陣列架構
JP5044042B2 (ja) 側壁構造化スイッチャブル抵抗器セル
CN101615656A (zh) 非易失性存储装置及其制造方法
TWI735482B (zh) 可變電阻記憶體裝置及其製造方法
US20090273054A1 (en) Non-volatile memory device and method of fabricating the same
TW201301283A (zh) 記憶體單元
EP3266046A1 (en) Parallel bit line three-dimensional resistive random access memory
US9614007B2 (en) Memory arrays
US11037992B2 (en) Variable resistance memory device
CN109698271B (zh) 可变电阻存储器件及其制造方法
CN109786548B (zh) 交叉点阵列器件及其制造方法
US10056431B2 (en) Variable resistance memory device
US10991880B2 (en) Variable resistance memory device and method of fabricating the same
KR102532156B1 (ko) 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들
US10892410B2 (en) Variable resistance memory devices and methods of manufacturing variable resistance memory devices
US20200027925A1 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
US20220271091A1 (en) Variable resistance memory device
KR102549543B1 (ko) 메모리 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant